TWI250638B - Semiconductor device and voltage division circuit - Google Patents

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1250638 九、發明說明： 【發明所屬之技術領域】 本發明係關於半導體裝置及分壓電路。 【先前技術】 習知已有一種組裝入複數個電容元件之半導體裝置。 t種半導體裝置係例如由雙極型積體電路所構成（例如參 …、專利文獻1)。第9圖係顯示用於此雙極型積體電路之辱 位電容元件的剖面構造之一例。如第9圖所示，單位電溶 -牛Cy係由p型半導體基板型分離區域2、分 域^斤包圍之N型層所構成的島區域3、形成於島區… 的N型下部電極區域4、氧化膜5、氮切膜 所谨ά、甘的上。卩电極7、以及下部電極的汲取電極8 接觸的面積而大致、，定二：艇6與下部電極4之表面 電極4之氧化膜5:: 會等於將用以覆蓋下部 乳化版5予以去除後的開口部㈣面積。 如罘10圖的平面圖所 C”以並聯連接，以構成電容:此種早位電容元件 5:15(1··3)，則將單元ΓΛ °如電容比為 容元件Ca，又將單位電容元件y予以5個亚聯作成電 容元件Cb。然後，各單位電容元7 /1/個一並聯而作成電 Ca、Cb，藉由電極線 1 Υ係依每電容元件群 構成夂— 而連接於共通電極12、13。 構成各電谷元件群c 於上部電極7的電極配線 」:谷兀件Q係藉由連接 如為3層鋁線路時，苴而^亚聯連接。電極配線假設例 、/、為由第3層的線路層，亦即位於 315993 5 1250638 ^層的線路層所形成。各單位電容元件Cy之下部 係連接於接地電位GND。 [專利文獻1]日本專利特開平u_312784號公報 【發明内容】 [發明欲解決之問題] 在構成前述電容元件群Ca、Cb之際，單位電容 Cy的設計及其佈局圖案會成為問題。換言之，由於對 ^體裝置之小型化及高精度化的要求，因此在關於電容元 件群方面，必須儘可能採用較小的單位電容元件 高精密度的電容值或電容比。 &付· :是’一般而言，為了小面積化而將單位電容元 =電谷值愈是加以縮小時，則整體的電容值或電容 圭。因此希望在不降低該等精密度的情況下 即月b夠達成小面積化的要求。 然而，習知的單位電容元件Cy的設計，或如前述第 10圖所示之佈局方式，並不適合 ^ —处々+〜 、又要獲侍尚精密度的雷 谷值或電谷比’同時又要達成小型化的要求。換言之 了達成小型化，如單純將單位電容元件以縮^體 電容元件群的電容值將偏離所期望的值而使誤差變=體 此外，在各電容元件群Ca

Cy均須要用以連接丑通電極12 / D早位電容元件 線，因而阻礙小型化。此點係與為 晕 於共通电極，而將電極喊u作牽線的情況_。 再者，由於複數個電容元件群Mb配置在同一積體 315993 6 1250638 電路上，因此，在該等每一電容元件群，均將分別配置電 極配線11及個別的共通電極12、13，因而阻礙了小型化。 [解決問題之方案] 本發明之半導體裝置係一種具有由複數個單位電容元 件所構成之電容元件群的半導體裝置5前述平位電容元件 的電容值係設定成使前述電容元件群的目標電容值、以及 構成該電容元件群之複數個前述單位電容元件所形成的合 成電容值之間的誤差更為縮小而構成。 由此，即可設定可將與目標電容值的誤差儘可能最小 化的單位電容元件。從而可獲致高精密度的電容元件群。 此外，前述電容元件群係可設為由複數個形成而構成 者。 再者，即使在具備複數個電容元件群之情況下，於各 電容元件群，亦可設定可將與目標電容值的誤差儘可能最 小化的單位電容元件。由此，可獲致高精密度的電容元件 群。 此外，關於複數個前述電容元件群，可共通採用具有 前述誤差更小的前述電容值的前述單位電容元件而構成。 因此，選定對於所有電容元件群均共通的單位電容元件， 較能達成加工更為容易的目的，且亦能儘量降低製造不均 一所引起的電容參差不齊。因此，可使製程更為簡單化， 同時提高電容比精密度。 此外，數個前述電容元件群係分別個別由具有前述誤 差更小的固有之前述電容值的前述單位電容元件所構成， 1250638 而構成前述數個前述電容元件群以外的前述電容元件群之 前述單位電容元件，係可設成與構成該數個前述電容元件 群之前述單位電容元件中任一者為同等的單位電容元件。 因此，與在各電容元件群個別設定單位電容元件之電 容值的情況相較，可將製造不均一所引起的電容偏差縮 /Jn 〇 再者，在具有由複數個單位電容元件所構成的電容元 件群之半導體裝置中，可於前述電容元件群之整體上部電 極的外周，配設該電容元件群之前述各單位電容元件之下 部電極之汲取電極。 因此，無須於各單位電容元件均予以作没取電極的牽 線，可達電容元件群的小面積化之目的，將半導體裝置予 以小型化，同時由於更容易加工，結果使得加工精度提高， 從而使得電容比精度提高。此外，前述汲取電極係配設成 包圍前述電容元件群的整體前述上部電極所構成。因此， 更進一步達到電容元件群之小面積化之目的。再者，由於 汲取電極係配設成包圍整體上部電極，因此可容易與相對 於汲取電極的外部電路等連接。再者，電容元件群具有複 數個時，不用將汲取電極配設在各電容元件群，可達到複 數個各電容元件群整體的小面積化。因此，可使具備複數 個電容元件群的半導體裝置達到小型化的目的。 此外，係於前述電容元件群之整體前述上部電極與前 述汲取電極之間，存有不存在前述單位電容元件之空曠區 域時，將虛擬元件配設在前述空曠區域所構成。因此，可 8 315993 1250638 防止空曠區域無任何存在所產生的段差，可使加工更為容 易，加工精度獲得提昇。因此，電容比即可提昇。 此外，前述單位電容元件的數量依前述各電容元件群 而有不同時，係可將前述單位電容元件數量較多的前述電 容元件群，設為配設在前述單位電容元件數量較少的前述 電容元件群之外周而構成。因此，可盡可能消除無端浪費 的空曠空間，而達整體小型化的目的。 此外，前述汲取電極係可設為將所有的前述單位電容 元件的前述汲取電極均予以一體化。因此，無須於各單位 電容元件均予以作汲取電極的牽線，可達電容元件群的小 面積化之目的，而將半導體裝置予以小型化，同時由於更 容易加工，結果使得加工精度提高，從而使得電容比精度 提向。 再者，可將前述各單位電容元件設為配置成格子狀， 且使前述各電容元件群中相互相鄰的前述各單位電容元件 之前述上部電極相互結合而成。因此，不用在各單位電容 元件形成將上部電極向外部拉出的線路圖案，即可以高密 度構裝單位電容元件，且可更進一步使電容元件群達到小 面積化之目的。因此，可使半導體裝置達到更為小型化。 而且，由於各單位電容元件配置成格子狀，因此加工精度 提昇，從而使得電容比精度提昇。 本發明之分壓電路係採用前述半導體裝置者，採用前 述電容元件群作為構成要素。 【實施方式】 9 315993 1250638 [，明之實施形態] 單位電容元件之佈局 與前態'之—例的第⑼至第8圖中’對於 分，「、 y圖之剖面圖所示習知之部分同等或共通的部 二彳目同符號’並代用前述f知技術中之說明。例如， ^。單位包4兀件之剖面構造，基本上與第9圖所述者相 容元^ 1圖之平面圖所示，半導體装置係具有成對的電 f C1、C2。圖中虛線所區劃之左側為電容元件群ci 品三，而其右側為電容元件群（；2之區域。 的上部途中分袁+攸 ％外在虛線 的虛擬元件予以包圍的區域中’係配置有後述 件C u V構谷成凡件至群C1、C 2係藉由配置多數相同單位電容元 ♦ 7 f成。再者’於所有單位電容元件Cu之整體上邻 ::7之之下相’係配設電容元件群㈣ 件Cu之下部電極之汲取電極“構成。 ^兀 因此’與前述第1〇圖所示習知之佈 較，無須於各單位電容元件Cu ^才目 ^可達電容元件群C1、C2的小面積化之目 也裝置予以小型化，同時由於更容易加工，社果:V 精度提南:從而使得電容比精度提高。D于加工 尤其疋，汲取電極8係配置成帶狀， 干 件群c卜C2之整體的上部電極7。由此，無須：夂：：兀 件群C1、C2均分別配扭、％ σ龟谷元 刀另j配叹及取電極8，可使電容元件群1 315993 10 1250638 C2達到更小面積化的 成包圍整體上部電極 之外部電路等連接。 目的。此外，由於汲取電極δ係配設 7，因此可容易與相對於汲取電極8 ，是’關於與電容元件群n、c2之上部電極之外部連 ::口、T2交叉之部分的汲取電極8，係藉由將其一 1作切口而空出空間。由此’外部連接用端子η、Τ2 與沒取電極8重疊，而成為可汲取之狀 取電極8在表面上即使作出切口，電容元件群C1、：所J 的下部電極亦仍相互連接。 :外，單位電容元仏係配置成格 二電容元件群C1、C2中相互相鄰的各單位電容元：之

P電極7係相互結合。因此，不用在各單位電容元件 Cu形成將上部電極7向外部拉丨@ & R 度構_的單位電容二=一== =為=到小面積化之目。的。因此，可使半導體裝置達 因此力」匕。而且’由於各單位電容元件配置成格子狀， 因此：：容易且精度提昇，從而使得電容比精度提昇。 冉者’在電容兀件群C卜C2與汲取Φ炻s夕叫π * 的空曠區域中配置虛擬的電容件 :° 0 生

X 在:t生的段差，可使加工更為容1加 :心侍鍉幵。因此，電容比即可提昇。 單位电谷元件之電容值的設定 兹說明構成前述電容元件群Cl、c ⑶之電容值(基準電容)之設定。在此，將電容元件群： 315993 11 1250638 之目標電容值設為4. 43pF，並將電容元件群C2之目標電 容值設為3. 10pF。首先，係於各電容元件群Cl、C2之各 目標電容值，分別設定固有的單位電容元件Cu之電容值， 俾使儘可能達到與該目標電容值相等。 例如，為了選定用以實現電容元件群C1之目標電容值 4. 43pF之單位電容元件Cu之值，而如第3圖圖式所示之 數據群，以多數的單位電容元件Cu之電容值，測量與目標 電容值的誤差。關於電容元件群C1的目標電容值4. 43pF， 請參照與第3圖之合成電容值之實際測量數據（從右侧起 第2行）以及目標電容值之誤差（右端的行）。於是，倒數第 3列的4.428225pF之實際測量值以及具有誤差達到-0. 040068%之0. 098405pF(從左側起第3行）之電容值的單 位電容元件Cu可將誤差予以最小化。 換言之，以實現電容元件群C1之目標電容值4. 43pF 之單位電容元件Cu而言，係以具有0. 098405pF的電容值 為理想。而以實現此0. 098405pF之單位電容元件Cu的形 狀而言，則例如從第3圖左侧起第1行及第2行之欄所示 為平面矩形，其寬度（W，右端的行）為9. l//m，而長度（L， 右侧起第2行）為6. 7// m。 同樣地，為了選定用以實現電容元件群C2之目標電容 值3. 10pF之單位電容元件Cu之值，而如第3圖圖式所示 之數據群，以多數的單位電容元件Cu之電容值，測量與目 標電容值的誤差。關於電容元件群C2的目標電容值3. 10 pF，請參照與第3圖之合成電容值之實際測量數據（從右侧 12 315993 1250638 ί第4行）以及目標電容值之誤差（右側起第3行）,是， =上數起第6行的3·刪75pF之實際測量值以及具有 之(M_25pF(從左側起第如之電容㈣ 位电谷元件Cu可將誤差予以最小化。 早 之。。：I::以實現電容元件群C2之目標電容值3.1〇pF =件CU而s ’係以具有G· l_25pF的電容值 而以實現此(M_25pF之單位電容元件⑶的形 in 丁及笫2仃之攔所示 J千面矩形’其寬度(w，右端的行)為85"

右側起第2行）為7.3/zni。 （L 如此’如將電容元件群Cl與電容元件群〇2分別予以 個別獨立地積體化，則如前述 ^ ^ ^ 所不，只要個別設定最佳的 早位電容元件Cu即可。 1 土的 但是，如第1圖所示，將電容 C2雙方予以積體化作A ^及电今兀件群 相组化作為1個+導體裝置時，如於六— 件群個別設定單位電容元件带六 、电谷疋 背所引起的電容偏差會變大。 衣、> 差不 計的電容值為有限，因此以〜再f’有鑑於設計時可供設 丘千 廷定與電容元件群C1、C2雙方 共通的早位電容元件Cu，爭处、去2丨 又刀 仟^更靶達到加工簡易化的目的，同 二可儘可f降低因為製造參差不齊所引起的電容偏差 因此二使二更為簡單化’同時使電容比精度： 容元Π之Γ與電容元件群心2雙方共通的單位電 群n、C2雙方具有誤差_ 式所不，係以在電容元件 、差教小之〇· ] 00325pF(從上起第3列） 315993 13 1250638 之電容值的單付帝, 之單位電容元件二為適當。以實現此〇.—25pF ^ J u的形狀而言’係例如第3圖第3列左側 之«及弟2仃之攔所示為平面矩形，其寬度（讲，右端 另奋：· 3 " m ’而長度(L，右側起第2行)為7· 5 // m。 另一貧施形態 佈乃2圖，平面圖係顯示另-實施形態之半導體裝置之 伸局圖案。茶昭箓 亦勺杯圖，與前述半導體裝置共通之部分， =括闕於車位電容元件之電容值設 述重If’因此僅就不同的部分作主要說明。 J ( 群C二25圖=面二所示之半導體裝置係具有三個電容元件 側係配設有:容::=虛_ 然後，在剩餘的，：側係配設有電容元件群C5， i餘：較大的區域則配設有電容元件群C6。 用相=大^ 係以配置較大尺+认门 电今兀仵％谷兀件群C5 容元件群C4、C6則传 位電容元件。2所構成。而電| ㈤所構成。則係以配置較小尺寸的同-單位電容元件1 然後’在三個電容元件群 ^cul =、CR5、C6所有的各單位電容元件Cu的下部件群 電極8。 丨包極之汲取 此外’在使佈局圖案具有特徵的 件Cu之數量佑夂+ + 早位電交； 各電容元件群c4、c5,而有不同；： 315993 14 1250638 以單位電容元件數量較多的電容元件群C 6，配設在單位電 容元件Cu數量較少的電容元件群C4、C5之外周。換言之， 相對於各電容元件群C4、C5之單位電容元件Cu數量係分 別為4個，而電容元件群C6之單位電容元件Cu數量則為 其10倍以上。 假使在配置該等單位電容元件Cu數不同的電容元件 群C4、C5、C6之際，將電容元件群C6設為矩形狀，與原 本矩形的電容元件群C4、C6隨意的並排，則會產生無端浪 費的空曠區域，阻礙整體的小型化。於是，作成例如將單 位電容元件Cu數量較少之電容元件群C4、C5予以相鄰配 置，且將該等電容元件群C4、C5藉由單位電容元件Cu數 量較多的電容元件群C6予以包圍的佈局時，則如第2圖所 示，即可消除無端浪費的空曠區域，而達整體小型化的目 的。 關於本形態之單位電容元件之電容值（基準電容）之設 定，其基本事項係與前述第1圖之佈局圖案的半導體裝置 情況相同，因此僅就不同的部分作主要說明。 首先，茲分別就二個電容元件群C4、C5，個別選定具 有誤差較小之固有之電容值的單位電容元件Cu。為了選定 用以實現電容元件群C5之目標電容值0. 430pF之單位電容 元件Cu之值，而如第4圖圖式所示之數據群，以數個的單 位電容元件Cu之電容值，測量與目標電容值的誤差。關於 電容元件群C5的目標電容值0.430pF，請參照與第4圖之 合成電容值之實際測量數據（從右側起第2行）以及目標電 15 315993 1250638 容值之誤差卩士 石*而）。於疋，最下段的0.431 92pF之實際測 里：以及具有誤差達到0·44651 16%之0· 1 0798PF(從左侧、 ^弟3仃）之電容值的單位電容元件Cu可將誤差予以最小 σ/吳二=，以實現電容元件群C2之目標電容值〇.430pF 之單位包谷兀件Cu而言，係以具有0· 1 0798pF的電容值為 理想。而以實現此0·職pF之單位電容元件㈣ 吕，則例如從第4圖左側起第i行及第2行之搁所示為平 面矩形，其寬度（W，右端的行）為8. 〇 侧起第2行）為8·4//π1。 又CL右 為。了适疋用以貫現電容元件群之目標電容值〇. eg PF之單位電谷兀件Cu之值，而如第4圖圖式所示之數 群，以數個的單位電容之電容值，測量與 值，。關於電容元件群C6的目標電容值0419二 日、'與弟4圖之合成電容值之實際測量數據(左侧起第$ 订）以及目標電容值之誤差（左側起第5行）。於是，從 起第2列之0.41706pF之實際測量值以及具有誤差 〇.侧(m之（M()4265pF(從左側起第3行）之電容值 位電容元件Cu可將誤差予以最小化。 」奥言之：以實現電容元件群C6之目標電容值〇.

之單位電谷兀件Cu而言’係以具有Q. 1()4265pF 為理想。而以實現此G.1G4265PF之單位t容元件Cu^ 狀而言，則例如從第3圖左側起第夏行及第2行之 乂 為平面㈣，其寬度(W’右端的行)為8. 一，而長度 315993 16 125〇638 右側起第2行）為8.1//m。 在第2圖所示半導體裝置 f — 容元件群C 4之目^ 造疋用以貫現剩餘的電 值之^在4 谷值5.〇17邱之單位電容元件Cu之 值之f示，係採用與構 —— LU之 C6之1 a千〜 处电谷元件群C5或電容元件群 6:早位電容元件中任—者為同等者。由此 牛:: 兀件群個別設定單位Φ六-Μ -、隹〇电谷 製造參差不齊所引起之電容值之情況相較’可將 據群所示，係以包括構成'Γ 小。如第5圖圖式之數 元件Cu之電容值，來測旦之數個單位電容 ΓΑ 、里/、目軚電容值的誤差。關於電容 凡件群C4之目標電容值5G17pF，請㈣ 二合 電容值之實際測量數據(：：之3成 誤差(左側起第2行)。於3 订)以及目標電容值之 〇 , 於疋，起自上方第2行之8.0//m* ::二之單位電容元件心亦即與構成電容元件群⑶之 :立#疋件Gu相同者即有—Q 24側⑽的誤差 位：：方電容元件群C5之最下段的8.0"m".4//m :單 位电谷凡件Cu相同的誤差—Q. 995()169%為小。因此 電容元件群C6之單位電容元件Cu為相同者作 .、、、構成^^兀件群C4之單位電容元件Cu較為理想。 另外，即使以電容元件群構成後述第7圖之分愿 所用之電容⑽.6G7pF)時，亦如第5圖圖式之數电 示’與電容元件群C4之情況相同，係以採用相較於電容元 件群C5(8. G/zm* 8.4//m)之情況其誤差較小、構成電容元 件群C6之8.0"* 8々m之單位電容元件〜為較 315993 17 1250638 言之，在以電容元件群構成電容C3(2. 607pF)之際，以與 第7圖之分壓電路中另一電容元件群C4乃至C6相同製程 加工時，採用與另二個電容元件群C4、C6相同的單位電容 元件，即可將因為製造參差不齊所引起的電容偏差減小。 對於特定用途之電路的應用例 參照第1圖說明的半導體裝置，係用於例如可與第6 圖所示0. IV單位精度相對應的各分壓電路。左侧的分壓電 路係以SOLAR端子檢測2. 0V的設定電壓，而右侧的分壓電 路則係以EPR端子檢測2. 9V的設定電壓。各分壓電路所用 電容C1係由第1圖之半導體裝置之電容元件群C1所構 成。此外，各分壓電路所用電容C2則係由第1圖之半導體 裝置之電容元件群C 2所構成。 在第6圖之左側的分壓電路中，係對於一端接地的電 容CO、C2之並聯電路予以串聯連接電容C1。此並聯電路 與電容C1之連接點係作為COMP輸入端子，連接於後段的 電路。 另一方面，在第6圖之右侧的分壓電路中，係對於一 端接地的電容CO、C2之並聯電路予以串聯連接電容C2。 此並聯電路與電容C2之連接點係作為COMP輸入端子，連 接於後段的電路。 兩分壓電路均係針對各電容CO、Cl、C2設定預定的電 容比。其結果，對於施加於輸入端子SOLAR、EPR之電壓， 以各設定電壓2. 0V、2. 9V為基準，可從作為三個電容之連 接點的COMP輸入端子獲得以共通的0. 9V為基準的電壓。 18 315993 1250638 換a之’施加於輪入姓$ 麼請、2. 9V為中心而上子下^、卿之電磨如以各設定電 π r ^上下、交化，則COMP輸入端子的電犀 會以共通的0.9V為中心而上下變化。 土 該等分塵電路例如可作為電子游標卡尺等測量裝置之 電路系統之—部分之用。亦即，作為連 分堡電路之後段的電路，係可採用第6圖所示之比較哭年 ^啊咖赠。亦即，將各錢電路的⑶MP輸入端。子 ^ 妾於比較器⑽的反向輸人。纟此比較器⑽的非 =端子中，係施加〇.9V的基準㈣㈣作為比較基準。 構成，施加於各分壓電路之輸入端子sglar、epr :電墨以各設定電壓2·ον、29ν為中心變化時，依據其變 ，可攸共通的比較器CMP獲得正或負的輸出。 其次’芩照第2圖說明之佈局圖案之半導體裝置 用於例如可與第7圖所示〇.lv單位精度相對應的各分壓電 路°左側的分壓電路細VDD端子制13v的設定電壓， 而中央的分壓電路則係以端子檢測14v的設定電壓， =侧的分壓電路係以端子檢測15V的設定電壓。各 为差電路所用電容C4係由第2圖之半導體裝置之電容元： 群C4所構成。此外’各分壓電路所用電容以則係 圖之半導體裝置之電容元件群C5所構成。再者，各分壓命 路所用之電容C6係由第2圖之半導體襄 - C6所構成。 甩谷兀件群 在第7圖之左側的分壓電路中，係對於—端 容C3予以串聯連接電容C4、C5、C6的並聯電路。此^ 315993 19 1250638 電路與電容C3之連接點係作為COMP輸入端子，連接於後 段的電路。 此外，在第7圖之中央的分壓電路中，係對於一端接 地的電容C6、C3的並聯電路予以串聯連接電容C4、C5的 並聯電路。該等並聯電路之連接點係作為C0MP輸入端子， 連接於後段的電路。 再者，在第7圖之右側的分壓電路中，係對於一端接 地的電容C6、C5、C3的並聯電路予以串聯連接電容C4。 此並聯電路與電容C4之連接點係作為C0MP輸入端子，連 接於後段的電路。 該等三個分壓電路均針對各電容C3乃至C6設定預定 的電容比。其結果，對於施加於各輸入端子VDD之電壓， 以各設定電壓1. 3V、1. 4V、1. 5V為基準，可從C0MP輸入 端子獲得共通的0. 9V為基準的電壓。換言之，施加於各輸 入端子VDD之電壓如以各設定電壓1. 3V、1. 4V、1. 5V為中 心上下變化，則C0MP輸入端子的電壓會以共通的0. 9V為 中心而上下變化。 該等分壓電路例如可作為電子游標卡尺等測量裝置之 電壓檢測電路系統之一部分之用。亦即，作為連接於該等 分壓電路之後段的電路，係可採用第8圖所示之比較器 (comparator)CMP。亦即，將各分壓電路的COMP輸入端子 連接於比較器CMP的反向輸入。在此比較器CMP的非反向 輸入端子中，係施加0. 9V的基準電壓Vref作為比較基準。 依據此構成，施加於各分壓電路之輸入端子VDD之電壓以 20 315993 1250638 各設定電壓為中心變化時，依據其變化， 可從共通的比較器⑽獲得正或負的輸出。 、生:外，雖，第9圖所示者作為單位電容元件之剖面構 ’但是並不以此為限，亦可將各種型態的剖面構 ::之 明。例如，以第11圖所示之剖面構造作為本 ! “形悲亦極為理想。亦即，如第11圖所示，作為 車位電容元件之剖面椹、生你仏丄 马 作成將下部電極之汲取電極 8 _置於上邛电極7之外周之構 [發明之功效] :::成半導體裝置之電容元件群，可設定盡量將與 “谷值之誤差予以最小化的單位電可

獲得高精度的電容元件群。從而叮T 料 <而可達到電容元件群之高精 Γ二二可達到電容元件群之小面積化之目的而使 型化，同時使加工更為容易，且加工精 度更為獒N。由此，電容比精度即獲得提昇。 述、及：二=前述電容元件群之整體前述上部電極與前 域1士： 不存在前述單位電容元件之空瞻區 ;二★虛擬兀件配設在前述空曠區域所構成。因此， 無任何存在所產生的段差，可使加工更為 易加精度獲得提昇。因此，電容比即可提昇。 此外，前述單位電容元件的數量 而有不同時，俜可將俞A+ 6 口书合兀件群 容… 了將則述早位電容元件數量較多的前述電 電容元件群設在前述單位電容元件數量較少的前述 件群之外周所構成。因此，可儘可能消除無端浪費 315993 21 1250638 的空曠空間，而達整體小型化的目的。 【圖式簡單說明】 第1圖係有關本發明之一實施形態之半導體裝置之平 面圖。 第2圖係有關本發明之另一實施形態之半導體裝置之 平面圖。 ^第3圖係顯示用以實現有關本發明之一實施型態之電 奋元件群Cl、C2之單位電容元件Cu之電容值及誤差等之 數據之圖表。 …第4圖係顯示用以實現有關本發明之—實施型態之電 谷兀件群C5、C6之單位電容元件Cu之電容值及誤差等之 數據之圖表。 …第5圖係顯示用以實現有關本發明之-實施型態之帝 谷元件群C3、C4之單位雷交&彳 數據之圖表。 …件Cu之電谷值及誤差等之 第6圖係顯示採用第i圖之半導體裝置之 構成例之電路圖。 之 第7圖係顯示採用第 構成例之電路圖。 3之+ w衣置之分μ電路之 第8圖係顯示連接第3圓乃μ 器之電路圖。妾弟3圖及弟4圖之分星電路之比較 第9圖係顯示與習知與本發明可 之剖面構造之一例圖。 A之早位笔容兀件 面 第】。圖係顯示習知之單位電容元件之佈局圖案平 315993 22 1250638

不百關本發明之 第11圖係顯 元件之剖面構造之一例圖。 【主要元件符號說明】 1 半導體基板 3 島區域 5 氧化膜 7 鋁的上部電極 11 電極配線 C1至 C6電容元件群 Cu 、 Cul 、 Cu2 CMP 比較器 Cy 單位電容元件 SOLAR 、EPR輸入端子 實施形態之單位電容 刀離區域 4 下部電極區域 6 氮化矽膜等電介質薄膜 8 下部電極4的汲取電k 12、13共通電極 柘

Ca、Cb電容元件群 單位電容元件 C0MP輸入端子

Dl、D2虛擬元件 ΤΙ、T2連接用端子 315993

Claims (1)

1. 3¾修(义)正本丨 第931 18745號專利申請案 申請專利範圍修正本 1. -種半導w m (94年7月29曰） 電容元件群 有由複數個單位電容元件所構成之 元件=單t電容元件的電容值係設定成使前述電容 前述單位：t電：值、以及構成該電容元件群之複數個 為縮小而成7^件所形成的合成電容值之間的誤差更 2. 如申請專利範圍帛j項之 元件群係由複數個形成所構成，置…述電谷 3·如申請專利範圍第2項之半 個前述電容元件群，係 ^ ’中’關於複數 述電容值<#、+、/、知用八有别述誤差更小的前 值之則述早位電容元件而構成。 =請專利範圍第2項之半導 =群係分别個別由具有前述誤差更:數個:迷 =值的前述單位電容元件所構成，· 元件群之：二數：前述電容元件群以外的前述電容 月J边早位電容元 元件群之前述單位” 」冓成该數個前述電容 容元件。 ^ 70件中任一者為同等的單位電 如申請專利範圍第！項 容元件群之整體上部電極的置4:’於前述電 前述各單位電容元件之：㈣笔容元件群之 p电極之汲取電極所構成。 ] 315993修正本 1250638 6. 專利範圍第5項之半導體裝置，其中，於前述電 合=科之整體上部電極與前述汲取電極之間，當存有 :=前：單位電容元件之空曠區域時，將虛擬元件配 °又在刚述空曠區域所構成。 7. ;申二專利範圍第2項至第6項中任-項之半導體裝 件群而Γ嶋單位電容元件的數量依前述各電容元 :::有:Γ，可將前述單位電容元件數量較多的前 述：：兀：”配設在前述單位電容元件數量較少的前 过电谷70件群之外周所構成。 8. 二：：專利範圍第5項或第6項之半 :核取電極係將所有前述單位電容元件的前述；^ 電極予以一體化所構成。 〒旳月』述汲取 9. 如申請專利範圍第1項至第6項中任一項丰” 使前述各單位電容元件配置二 :述各電容元件群中彼此相鄰接的前且使 件之前述上部電極相互結合而成。 电令兀 10. 如申請專利範圍第7項之 單位電容元件配置成格子狀且::置;夂， 彼此相鄰接的前述各單”容^元件群中 互結合而成。 兀件之則述上部電極相 11·如申請專利範圍第8項之 壯 單位電容元件配置成袼子’夂、中’使珂述各 彼此相鄰接的前述各單位電容元電二元件群中 互結合而成。 肖1、上°卩電極相 3】5993修正本 1250638 12. —種分壓電路，採用申請專利範圍第1項至第6項或第 10項至第11項中任一項之半導體裝置之分壓電路，係 以前述電容元件群作為構成要素。 3 315993修正本