CN1297004C - 半导体器件及分压电路 - Google Patents
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Abstract
一种半导体器件，具有由多个单位电容元件构成的电容元件组，在电容元件组的全体上部电极的外周上设置电容元件组的各单位电容元件的下部电极的引出电极，在电容元件组中可连接规定的电容元件，规定的电容元件的电容值被设定，以便至少除去电容元件组的寄生电容的影响。此外，规定的电容元件可由电容元件组构成。
Description
技术领域
本发明涉及半导体器件及分压电路。
背景技术
装入了多个电容元件的半导体器件是已知的。这样的半导体器件例如由双极型集成电路构成(例如，参照专利文献1)。图6示出用于该双极型集成电路的单位电容元件的断面构造的一例。如图6所示，单位电容元件Cy由P型的半导体衬底1；P型的分离区域2；由分离区域2包围的N型层构成的岛区域3；在岛区域3的表面上形成的N型的下部电极区域4；氧化膜5；硅氮化膜等的电介质薄膜6；铝的上部电极7；以及下部电极的引出电极8构成。其电容值大致由电介质薄膜6与下部电极4的表面接触的面积来确定。该面积与除去了覆盖下部电极4的氧化膜5的开口部5a的面积相等。
如图7的平面图所示，通过将这样的单位电容元件Cy并联连接，构成电容元件组Ca、Cb。如果电容比是5∶15(1∶3)，则将单位电容元件Cy并列5个作为电容元件Ca，而单位电容元件Cy并列15个作为电容元件Cb。然后，各单位电容元件Cy在每个电容元件组Ca、Cb中通过连接电极11而被连接到共用电极12、13上。
构成各电容元件组Ca、Cb的电容元件Cy通过连接在上部电极7上的电极布线11被并联连接。例如，如果形成3层铝布线，则电极布线在第3层的布线层、即位于最上层的布线层上形成。各单位电容元件Cy的下部电极4连接到接地电位GND。
[专利文献](日本)特开平11-312784号公报
在构成上述的电容元件组Ca、Cb时，单位电容元件Cy的设计和其布线图形成为问题。即，由于对半导体器件的小型化和高精度化的需求，对于电容元件组来说，需要尽量使用小的单位电容元件，获得高精度的电容值和电容比。
但是，一般地，由于小面积化，所以单位电容元件Cy的电容值越小，整体的电容值和电容比的精度越差。因此，要求实现不降低其精度的小面积化。
然而，在以往的单位电容元件Cy的设计和上述的图7所示的布线方式中，不适合获得高精度电容值和电容比，同时实现小型化。即，为了实现小型化而单纯地使单位电容元件Cy变小，则电容元件组整体的电容值偏离希望值而且误差变大。作为该误差的一个主要原因，是各单位电容元件Cy的下部电极的寄生电容的影响。作为该寄生电容，可举出例如相对于接地GND的寄生电容。此外，寄生电容的影响包括以下不良情况：例如，将电容元件组作为构成元件而应用于分压电路等情况下的分压值的误差等，包含寄生电容造成的电路特性等的误差。
发明内容
本发明的半导体器件，具有由多个单位电容元件构成的电容元件组，在所述电容元件组的全体上部电极的外周上设置该电容元件组的所述各单位电容元件的下部电极的引出电极，在所述电容元件组上可连接规定的电容元件，该规定的电容元件的电容值被设定为从理论上的设定值减去了计算出的寄生电容值后的值。由此，可获得可除去对于电容元件组的寄生电容的影响的半导体器件。因此，可获得高精度的电容值和电容比的半导体器件。而且，由于除去寄生电容，电容元件或电容元件组变小，所以可实现其小型化。
此外，所述规定的电容元件可由所述电容元件组构成。
而且，可从连接在所述电容元件组上的所述电容元件的规定的电容值中减去所述寄生电容的值的设定值作为该电容元件的实际的电容值。
而且，可以设定变更对作为除去所述寄生电容的影响的对象的所述电容元件组施加的电压。
此外，施加在连接在所述电容元件组上的所述电容元件的一端上的电压可以是固定的规定值。由此，对施加的电压不是不定的而是固定的电容元件，可除去由于可设定变更的施加的电压的电容元件组的寄生电容的影响。即，对于电容元件组，即使给予其设计变更施加的电压和连接的电路元件等自由度，也可通过所述电容元件除去寄生电容的影响。
而且，连接在所述电容元件组上的所述电容元件的所述电容值被设定，以便除去连接在所述电容元件组上的外部电路的外部寄生电容的影响。由此，可获得可除去于外部电路连接时的寄生电容的便利的半导体器件。
此外，所述引出电极可将所有所述单位电容元件的所述引出电极一体化。由此，不需要在每个单位电容中引环绕其引出电极，可实现电容元件组的小面积化并可以将半导体器件小型化，同时加工变得简单，结果提高加工精度。因而，提高电容比精度。
而且，所述各单位电容元件配置成格子状，所述各电容元件组中互相相邻的所述各单位电容元件的所述上部电极相互耦合。由此，无须在每个单位电容元件上形成将上部电极引出到外部的布线图形，可高密度地安装单位电容元件，可进一步实现电容元件组的小面积化。因此，可进一步实现半导体器件的小型化。此外，通过将各单位电容元件配置成格子状，提高加工精度，因而提高电容比精度。
而且，可形成多个所述电容元件组。由此，即使在包括多个电容元件组的情况下，也可获得可除去这些多个电容元件组的寄生电容的影响的半导体器件。因此，可获得高精度电容值以及电容比的半导体器件，同时由于除去的寄生电容部分、电容元件和电容元件组变小，可实现半导体器件的小型化。
本发明的分压电路，使用所述半导体器件，将所述电容元件组作为构成元件。
附图说明
图1是本发明一实施方式的半导体器件的平面图。
图2是本发明另一实施方式的半导体器件的平面图。
图3是表示使用图1的半导体器件的分压电路的构成例的电路图。
图4是表示使用图2的半导体器件的分压电路的构成例的电路图。
图5是表示连接图3和图4的分压电路的比较器的电路图。
图6是表示以往与本发明中共用的单位电容元件的断面构造的一例的图。
图7是表示以往的单位电容元件的布线图形的平面图。
图8是表示本发明一实施方式的单位电容元件的断面构造的一例的图。
具体实施方式
＝＝＝单位电容元件的布线＝＝＝
在表示实施方式的一例的图1至图8中，对于上述图6的断面图所示的与以往的部分相同或相同的部分，赋予相同的符号，以上述的现有技术代为说明。例如，关于单位电容元件的断面构造，基本上与图6所示的构造相同。
如图1的平面图所示，半导体器件具有一对电容元件组C1、C2。图中以虚线画出的左侧是电容元件组C1的区域，其右侧是电容元件组C2的区域。此外，在虚线上部中途分成两部分而包围的区域中配置后述的虚拟元件D1、D2。
各电容元件组C1、C2通过配置多个相同的单位电容元件Cu而构成。而且，在所有的单位电容元件Cu的全体上部电极7的外周上配置电容元件组C1、C2的各单位电容元件Cu的下部电极的引出电极8。
因此，与上述的图7所示的以往的布线方式的情况相比，不需要在每个单位电容元件Cu中环绕引出电极8，可实现电容元件组C1、C2的小面积化并使半导体器件小型化，同时加工容易，结果加工精度提高。因而，电容比精度提高。
特别是，将引出电极8带状配置，以使其包围电容元件组C1、C2的全体上部电极7。这样，在每个电容元件组C1、C2中无须分别配置引出电极8，可进一步实现电容元件组C1、C2的小面积化。此外，由于引出电极8被配置成包围全体上部电极7，对于引出电极8与外部电路等的连接变得容易。
但是，对于与电容元件组C1、C2的上部电极的外部连接用端子T1、T2交叉的部分的引出电极8，因将其一部分切口而空出了空间。这样，外部连接用端子T1、T2成为与引出电极8不重叠而引出的状态。然而，即使引出电极8的表面上有切口，也不改变单位电容元件C1、C2的全部下部电极互相连接。
此外，单位电容元件Cu被配置成格子状或阵列状，在各电容元件组C1、C2中，互相相邻的各单位电容元件Cu的上部电极7相互耦合。由此，无须在每个单位电容元件Cu中形成将上部电极7引出到外部的布线图形，可高密度安装多个单位电容元件Cu，同时可进一步实现电容元件组C1、C2的小面积化。因此，可进一步实现半导体器件的小型化。此外，由于各单位电容元件配置成格子状，加工容易并且精度提高，电容比精度提高。
而且，在电容元件组C1、C2和引出电极8之间产生的空闲区域中配置虚拟的电容元件。这样，可防止由于空闲区域中什么也不存在导致产生台阶，使加工容易，加工精度提高。因而，电容比提高。
＝＝＝其他实施方式＝＝＝
图2的平面图示出其他实施方式的半导体器件的布线图形。参照图1，与上述半导体器件相同的部分还包括有关单位电容元件的电容值设定的事项，由于重复，因此以不同的部分为中心进行说明。
图2的平面图示出的半导体器件具有3个电容元件组C4、C5、C6。在下部由虚线包围的2个区域中，在左侧配置电容元件组C4，在右侧配置电容元件组C5。而在剩下的大的区域中配置电容元件组C6。
电容元件组C5与两个电容元件组C4、C6使用互相不同大小(容量)的单位电容元件。电容元件组C5通过配置比较大尺寸的相同的单位电容元件Cu2而构成。电容元件组C4、C6通过配置比较小尺寸的相同的单位电容元件Cu2而构成。
接着，在三个电容元件组C4、C5、C6的所有单位电容元件Cu1、Cu2的全体上部电极7的外周上配置电容元件组C4、C5、C6的所有各单位电容元件Cu的下部电极的引出电极8。
＝＝＝对特定用途的电路的应用例＝＝＝
参照图1说明的半导体器件例如被用于图3所示的可应对0.1V单位的精度的各个分压电路中。左侧的分压电路用SOLAR端子检测2.0V的设定电压，右侧的分压电路用EPR端子检测2.9V的设定电压。各分压电路中使用的电容C1由图1的半导体器件中的电容元件组C1构成。另外，各分压电路中使用的电容C2由图1的半导体器件中的电容元件组C2构成。
图3左侧的分压电路中，相对于一端接地的电容C0、C2的并联电路，电容C1被串联连接。该并联电路与电容C1的连接点作为COMP输入端子与后级的电路连接。
另一方面，图3右侧的分压电路中，相对于一端接地的电容C0、C1的并联电路，电容C2被串联连接。该并联电路与电容C2的连接点作为COMP输入端子与后级的电路连接。
对于各电容C0、C1、C2，两分压电路都设定了规定的电容比。结果，对于输入端子SOLAR、EPR上施加的电压，各设定电压以2.0V、2.9V为基准，从三个电容的连接点的COMP输入端子可获得以相同的0.9V为基准的电压。即，如果输入端子SOLAR、EPR上施加的电压以各设定电压2.0V、2.9V为中心上下变化，则COMP输入端子的电压以相同的0.9V为中心上下变化。
这些分压电路例如可作为电子卡尺等的计测装置的电压检测电路系统的一部分使用。即，作为连接这些分压电路的后级的电路，可采用图5所示的比较器CMP。即，将各分压电路的COMP的输入端予连接到比较器CMP的反转输入。在该比较器CMP的非反转输入端子上施加作为比较基准的0.9V的基准电压Vref。由这样的结构，在施加在各分压电路的输入端子SOLAR、EPR上的电压以各设定电压2.0V、2.9V为中心变化的情况下，对应其变化，可从共用的比较器CMP获得正的或负的输出。
而参照图2说明的布线图形的半导体器件例如被用于图4所示的可应对0.1V单位的精度的各个分压电路中。左侧的分压电路用VDD端子检测1.3V的设定电压，中央的分压电路用VDD端子检测1.4V的设定电压，右侧的分压电路用VDD端子检测1.5V的设定电压。各分压电路中使用的电容C4由图2的半导体器件中的电容元件组C4构成。另外，各分压电路中使用的电容C5由图2的半导体器件中的电容元件组C5构成。而且，各分压电路中使用的电容C6由图2的半导体器件中的电容元件组C6构成。
图4左侧的分压电路中，相对于一端接地的电容C3，电容C4、C5、C6的并联电路被串联连接。该并联电路与电容C3的连接点作为COMP输入端子与后级的电路连接。再有，电容C3与电容C4、C5、C6一样，也可由多个单位电容元件构成的电容元件组构成。
此外，图4的中央的分压电路中，相对于一端接地的电容C6、C3的并联电路，电容C4、C5的并联电路被串联连接。这些并联电路的连接点作为COMP输入端子与后级的电路连接。
而且，图4右侧的分压电路中，相对于一端接地的电容C6、C5、C3的并联电路，电容C4被串联连接。该并联电路与电容C4的连接点作为COMP输入端子与后级的电路连接。
对于各电容C3至C6，这三个分压电路都设定了规定的电容比。结果，对于各输入端子VDD上施加的电压，各设定电压以1.3V、1.4V、1.5V为基准，从COMP输入端子可获得都以相同的0.9V为基准的电压。即，如果各输入端子VDD上施加的电压以各设定电压1.3V、1.4V、1.5V为中心上下变化，则COMP输入端子的电压以相同的0.9V为中心上下变化。
这些分压电路例如可作为电子卡尺等的计测装置的电压检测电路系统的一部分使用。即，作为连接这些分压电路的后级的电路，可采用图5所示的比较器CMP。即，将各分压电路的COMP的输入端子连接到比较器CMP的反转输入上。在该比较器CMP的非反转输入端子上施加作为比较基准的0.9V的基准电压Vref。由这样的结构，在施加在各分压电路的输入端子VDD上的电压以各设定电压1.3V、1.4V、1.5V为中心变化的情况下，对应其变化，可从共用的比较器CMP获得正的或负的输出。
＝＝＝电容元件组的寄生电容的除去＝＝＝
参照图1至图4，对关于除去上述的电容元件组C1、C2以及C4至C6的寄生电容的影响的技术进行说明。
首先，说明具有电容元件组C1、C2的图1的半导体器件的寄生电容的除去。如图3的分压电路所示，如前所述，构成半导体器件的电容元件组C1、C2与一端接地的电容C0(规定的电容元件)连接。这些电容元件组C1、C2的连接以及施加的电压的情况如图3所示例如至少有两种情况，是不定的并可设定变更。即，对于电容元件组C1，在图3的左侧的分压电路中，在电容元件组C1的SOLAR端子上施加2.0V的设定电压，其另一端与电容元件组C2连接。另一方面，在图3的右侧的分压电路中，电容元件组C1的一端接地，另一端与电容元件组C2连接。此外，对于电容元件组C2，在图3的左侧的分压电路中，电容元件组C2的一端接地，另一端与电容元件组C1连接。另一方面，在图3右侧的分压电路中，在电容元件组C2的EPR端子上施加2.9V的设定电压，另一端与电容元件组C1连接。
对于这些电容元件组C1、C2，电容C0如图3所示在左右两侧的分压电路中，一侧的端子接地。即，电容C0的一侧端子上施加的电压为固定的规定值(接地电位)。
通过设定该电容C0的电容值，可消除电容元件组C1、C2的寄生电容的影响。因而，获得高精度电容值和电容比的半导体器件。由于除去寄生电容，电容元件(或电容元件组)C0变小，可实现其小型化。特别是，对于与构成电容元件组C1、C2的半导体器件连接并在一端被施加电压(接地电位)的固定电容C0，其施加的电压可除去由设定变更的电容元件组C1、C2的寄生电容的影响。即，对于电容元件组C1、C2，即使给予施加电压和连接的电路元件等设计变更的自由度，通过固定的电容C0可除去寄生电容的影响。
下面说明该电容值的具体设定方法。首先，说明其设定的原理。从连接在电容元件组C1、C2上的电容C0的理论上的设定值(规定的电容值，未计入寄生电容的影响)中减去计算的寄生电容的值。该差值作为设定值当成电容C0的实际的电容值。
具体地说，在图1所示布线图形的半导体器件中，计算出电容元件组C1、C2的下部电极4整体的寄生电容值。如果是确定了布线图形的半导体器件，则通过以每单位面积的寄生电容值乘以下部电极4整体的面积，可计算出下部电极4整体的寄生电容值。从电容C0的理论上的设定值减去该下部电极4整体的寄生电容值，其差值作为设定值当成电容C0的实际的电容值。
另外，在设定电容C0的实际的电容值时，也可除去与构成半导体器件的电容元件组C1、C2连接的外部电路的外部寄生电容的影响。即，如上所述，对于图3所示分压电路，还加上构成被连接的图5的比较器(外部的电路，该电路还包含电子元件的意思)的晶体管的寄生电容，从电容C0的理论上的设定值中减去。由此，可获得还能够除去与外部电路连接时的寄生电容的方便的半导体器件。
再有，在除去外部寄生电容的影响时，通过使从比较器到各电容元件组C1、C2的布线的各自的长度相同，可除去布线的寄生电容的影响。此外，对于各电容元件组C1、C2，为了能调整电容值，使其为可微调(trimming)电容值的结构。
另外，将电容C0与电容元件组C1、C2一同作为一个半导体器件一体化的结构也属于本发明的技术思想。而且，通过设计来除去包含电容C0自身的寄生电容的半导体器件全体以及外部的寄生电容的影响也属于本发明的技术思想。
下面说明具有电容元件组C4至C6的图2的半导体器件的寄生电容的除去。如图4的分压电路所示，如前所述，构成半导体器件的电容元件组C4至C6与一端接地的电容C3(规定的电容元件)连接。这些电容元件组C4至C6连接以及施加的电压的情况如参照图4所述，例如至少有三种情况，是不定的并可设定变更。
对于这些电容元件组C4至C6，电容C3如图4所示在所有的分压电路中，一侧的端子接地。即，电容C3的一侧端子上施加的电压为固定的规定值(接地电位)。
通过设定该电容C3的电容值，可消除电容元件组C4至C6的寄生电容的影响。因而，获得高精度电容值和电容比的半导体器件。由于除去寄生电容，电容元件(或电容元件组)C3变小，可实现其小型化。特别是，对于与构成电容元件组C4至C6的半导体器件连接并在一端被施加电压(接地电位)的固定电容C3，其施加的电压可除去由设定变更的电容元件组C4至C6的寄生电容的影响。即，对于电容元件组C4至C6，即使给予施加电压和连接的电路元件等设计变更的自由度，通过固定的电容C3也可除去寄生电容的影响。
其电容值的设定的原理，与参照上述的图1和图3说明的电容元件组C1、C2情况一样。即，从连接在电容元件组C4至C6上的电容C3的理论上的设定值(规定的电容值，未算上寄生电容的影响)中减去计算的寄生电容的值。该差值作为设定值当成电容C3的实际的电容值。对于该实际的电容值，具体的设定方法，包括除去外部寄生电容的影响，与上述参照图1和图3说明的电容元件组C1、C2的情况一样。再有，对于各电容元件组C4至C6，为了能调整电容值，也使其为可微调电容值的结构。
另外，将电容C3与电容元件组C4至C6一同作为一个半导体器件一体化的结构也属于本发明的技术思想。而且，通过设计来除去包含电容C3自身的寄生电容的半导体器件全体以及外部的寄生电容的影响也属于本发明的技术思想。
再有，图6示出的为单位电容元件的断面构造的一例，但并不限于此。本发明适用于各种形式的断面构造。例如，期望图8所示的断面构造也是本发明的实施方式。即，如图8所示，作为单位电容元件的断面构造，其结构是在上部电极7的外周上配置下部电极的引出电极8。
本发明的效果是：可获得能够除去电容元件组的寄生电容的影响的半导体器件。因此，可获得高精度的电容值和电容比的半导体器件。另外，由于除去寄生电容，电容元件或电容元件组变小，可实现其小型化。
Claims (10)
1.一种半导体器件，具有由多个单位电容元件构成的电容元件组，
其特征在于，在所述电容元件组的全体上部电极的外周，设置该电容元件组的所述各单位电容元件的下部电极的引出电极，
在所述电容元件组中可连接规定的电容元件，该规定的电容元件的电容值被设定为从理论上的设定值减去了计算出的寄生电容值后的值。
2.如权利要求1所述的半导体器件，其特征在于，所述规定的电容元件可由所述电容元件组构成。
3.如权利要求1或2所述的半导体器件，其特征在于，将从连接于所述电容元件组的所述电容元件的规定的电容值中减去所述寄生电容的值的设定值作为该电容元件的实际的电容值。
4.如权利要求1或2所述的半导体器件，其特征在于，可以设定变更对作为除去所述寄生电容的影响的对象的所述电容元件组施加的电压。
5.如权利要求4所述的半导体器件，其特征在于，施加在连接于所述电容元件组的所述电容元件的一端上的电压是固定的规定值。
6.如权利要求1或2所述的半导体器件，其特征在于，连接于所述电容元件组的所述电容元件的所述电容值被设定，以便除去连接于所述电容元件组的外部电路产生的外部寄生电容的影响。
7.如权利要求1或2所述的半导体器件，其特征在于，所述引出电极将所有所述单位电容元件的所述引出电极一体化。
8.如权利要求1或2所述的半导体器件，其特征在于，所述各单位电容元件配置成格子状，所述各电容元件组中互相相邻的所述各单位电容元件的所述上部电极相互耦合。
9.如权利要求1或2所述的半导体器件，其特征在于，在所述半导体器件中形成多个所述电容元件组。
10.一种分压电路，它使用权利要求1至9任一项所述的半导体器件，将所述电容元件组作为构成元件。
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