CN1905158A - 降低元件效能不匹配的方法及半导体电路 - Google Patents
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 31
- 238000000034 method Methods 0.000 title claims abstract description 28
- 230000000694 effects Effects 0.000 claims abstract description 32
- 239000000758 substrate Substances 0.000 claims abstract description 10
- 238000002955 isolation Methods 0.000 claims description 34
- 230000009467 reduction Effects 0.000 claims description 19
- 230000008569 process Effects 0.000 claims description 5
- 238000000926 separation method Methods 0.000 abstract description 3
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 12
- 229920005591 polysilicon Polymers 0.000 description 12
- 230000001413 cellular effect Effects 0.000 description 5
- 238000010276 construction Methods 0.000 description 5
- 230000006872 improvement Effects 0.000 description 5
- 229920006395 saturated elastomer Polymers 0.000 description 5
- 238000003491 array Methods 0.000 description 4
- 238000007796 conventional method Methods 0.000 description 4
- 238000004088 simulation Methods 0.000 description 3
- 238000005530 etching Methods 0.000 description 2
- 238000001259 photo etching Methods 0.000 description 2
- 230000003068 static effect Effects 0.000 description 2
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 1
- 230000008901 benefit Effects 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 230000008859 change Effects 0.000 description 1
- 150000001875 compounds Chemical class 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 230000008030 elimination Effects 0.000 description 1
- 238000003379 elimination reaction Methods 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 238000005755 formation reaction Methods 0.000 description 1
- 230000006870 function Effects 0.000 description 1
- 238000001459 lithography Methods 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
- 239000002184 metal Substances 0.000 description 1
- 229910052710 silicon Inorganic materials 0.000 description 1
- 239000010703 silicon Substances 0.000 description 1
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
- H01L27/105—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration including field-effect components
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/0203—Particular design considerations for integrated circuits
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
- H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
- H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
- H01L21/8232—Field-effect technology
- H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
- H01L21/823481—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type isolation region manufacturing related aspects, e.g. to avoid interaction of isolation region with adjacent structure
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B99/00—Subject matter not provided for in other groups of this subclass
- H10B99/22—Subject matter not provided for in other groups of this subclass including field-effect components
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- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Element Separation (AREA)
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- Semiconductor Integrated Circuits (AREA)
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Abstract
本发明是关于一种降低元件效能不匹配的方法及半导体电路，用以降低因沟槽隔离导致的应力所引起元件不匹配。包括至少一延伸主动区是形成于基底上，其中上述主动区从至少一端延伸，且至少一运算元件设置于至少一主动区上，其中上述延伸主动区具有至少两相邻运算元件栅极之间的两倍长度。本发明所述的降低元件效能不匹配的方法及半导体电路，在高频模拟及数字电路中，可消除浅沟槽隔离边界附近的“沟槽隔离导致的应力效应”，进而消除元件的不匹配并增进效能。
Description
技术领域
本发明是有关于一种半导体设计，特别是有关于一种因浅沟槽隔离(shallow trench isolation；STI)导致的氧化层应力而造成元件效能的变异。更特别是有关于一种在半导体运算元件利用虚拟元件(dummy device)消除浅沟槽隔离导致的氧化层应力的电路及方法，因此消除运算元件的不匹配，进而增进效能。
背景技术
在模拟或高速数字电路中，诸如：锁相回路(phase lock loop；PLL)、串联/解串器(serial-deserial design)、模拟至数字转换器(analog-to-digital converter)或数字至模拟转换器(digital-to-analog converter)，为获致必要的电路效能，元件的匹配性相当重要。一般而言，由于光学或其他的因素而造成效能不稳定的现象，称为“邻近效应”(proximity effect)，此是因在光刻(lithography)期间，于一区域内元件的位置会影响照射剂量(exposure dose)。该“邻近效应”于元件边缘附近更为显著。在蚀刻过程中，因为元件的位置，蚀刻率(etch rate)亦受到影响。从一个元件至另一个元件照射剂量或蚀刻率的变化，会造成元件特性的不匹配，进而影响效能。此是因各元件所印上的图案会因照射率或蚀刻率的不同而有不同的大小。然而，在今日半导体制程中，所采用的浅沟槽隔离制程，常于浅沟槽隔离的边界形成氧化层应力。因为浅沟槽隔离的边界局限其主动区(active region)，上述氧化层应力导致浅沟槽隔离的边界附近元件效能参差不齐。此元件的不匹配是因“沟槽隔离导致的应力效应”(stress-incurred-by-trench-isolation effect)。“主动区”边缘附近的元件与远离边缘的内部元件具有不同的效能等级(例如：表示为IDSAT)。
参阅图1，图1是显示利用虚拟元件以获致较佳元件匹配性的传统方法(如标号100所示)，其中虚拟元件可为多晶硅电阻。为达到适当的电路效能，区域102所包括不同的运算元件104，必需是具有精确值的多晶硅电阻。通过在区域102的各边106加上一虚拟多晶硅电阻108，可供应这些构成元件相等的光刻照射剂量，因而降低运算多晶硅电阻104的邻近效应，进而提供更一致的图案蚀刻及最后多晶硅的宽度。
参阅图2，图2是说明传统方法于存储单元阵列中利用虚拟元件来获致较佳元件匹配性的示意图(如标号200所示)。虚拟元件的概念可延伸至如存储器的二维阵列。作用中的存储阵列单元202，是如图所示的5×5存储单元阵列，被环状的虚拟单元204所环绕(如虚线所示)。若没采用虚拟单元且图案间距非常接近光刻波长，那么阵列边缘的图案(主动区、多晶硅等等)无法如其他内部的运算单元，接受到相同的照射剂量。如此会因蚀刻率的变异造成最后单元的尺寸大小变异，而导致单元的效能变异。在本实施例中，使用虚拟元件204构成的环状物，可降低运算存储阵列单元202的邻近效应。
参阅图3，图3是显示布局302，说明成对PMOS及NMOS的典型布局，而标号304是显示饱和漏极电流IDSAT的变化与PMOS及NMOS元件(元件0、1、2、3及4)的位置距离主动区(active region；AR)边缘306的关系。标号304所标示的黑心圆圈以及空心圆圈分别对应于元件1至元件4的PMOS元件或NMOS元件的饱和漏极电流IDSAT。
在布局302中，区域308及310代表成对PMOS及NMOS的多晶硅栅极的区域，且与主动区边缘306具有不同的距离。尚有元件可被置于内部主动区312，但图未显示。举例来说，元件4最接近主动区边缘306，且因“沟槽隔离导致的应力效应”(而非“邻近效应”)，应具有最大的效能变异。从元件4至元件0，随着元件愈远离主动区边缘306，降低了因“沟槽隔离导致的应力效应”而造成的效能变异。若以五个虚拟元件置换运算元件0至4，那么元件0左边内部主动区312所有的运算元件310，将具有最小因“沟槽隔离导致的应力效应”而造成的效能变异。
如标号304显示，随着元件愈远离主动区边缘306，即从元件4至元件0，其饱和漏极电流IDSAT亦因“沟槽隔离导致的应力效应”而随之变化。从元件1至元件4，对NMOS及PMOS元件而言，其IDSAT皆会随着愈接近主动区边缘306而变化愈显著。要注意的是，该不乐见的元件效能不一致性，是“沟槽隔离导致的应力效应”(而非“邻近效应”)所引起的。此是本发明所欲解决的相关问题。
综上所述，期望在高频模拟及数字电路中，可消除浅沟槽隔离边界附近的“沟槽隔离导致的应力效应”，进而消除元件的不匹配并增进效能。
发明内容
有鉴于此，为了解决上述问题，本发明主要目的在于提供一种利用具有(或不具)多个虚拟元件的主动区的较大延伸部分，降低作用于半导体运算元件上浅沟槽隔离导致的氧化层应力的电路及方法，进而消除运算元件的不匹配并增进效能。
本发明所述的电路包括基底上第一主动区，在第一端上具有至少一延伸主动区，以及至少一运算元件位于上述第一主动区，其中上述延伸主动区降低运算元件之间的不匹配。
本发明是这样实现的：
本发明提供一种降低元件效能不匹配的方法，包括：提供一基底；形成至少一延伸主动区于上述基底上，其中上述延伸主动区从至少一主动区的至少一端延伸开来；以及设置至少一运算元件于至少一上述主动区上，其中上述延伸主动区具有一长度，而上述长度至少两倍于两相邻的上述运算元件的栅极距离。
本发明所述的降低元件效能不匹配的方法，更包括设置至少一虚拟元件于上述延伸主动区。
本发明所述的降低元件效能不匹配的方法，上述运算元件大体上被以对称的方式划分及配置，以共用一虚拟共同中心。
本发明所述的降低元件效能不匹配的方法，上述主动区具有配置于上述被划分的运算元件间的一中心区域内的上述延伸主动区。
本发明所述的降低元件效能不匹配的方法，至少一虚拟元件设置于上述中心区域内的上述延伸主动区。
本发明所述的降低元件效能不匹配的方法，上述虚拟元件是耦接至一既定接地电压。
本发明还提供一种半导体电路，具有降低元件效能不匹配的特性，包括：一第一主动区，位于一基底上，至少一延伸主动区在一第一端；以及至少一运算元件，位于上述第一主动区，其中上述延伸主动区具有一长度，而上述长度至少两倍于两相邻的上述运算元件的栅极间最短距离，以降低上述运算元件的不匹配。
本发明所述的半导体电路，上述第一主动区更包括在一第二端上的一延伸主动区。
本发明所述的半导体电路，更包括一第二主动区，至少一运算元件位于上述第二主动区之上，以及一第一延伸主动区，位于上述第二主动区的一第一端上，其中上述第一主动区与第二主动区一致，且其中上述第一主动区与第二主动区的第一延伸主动区位于上述第一主动区与第二主动区上运算元件之间的一中心区域。
本发明所述的半导体电路，更包括一第三主动区及一第四主动区，各具有一延伸主动区于上述中心区域，其中至少一运算元件大体上以对称的方式置于上述第一主动区、第二主动区、第三主动区、及第四主动区，以降低制程相关的变异。
本发明另提供一种半导体电路，该半导体电路具有降低元件不匹配的特性，包括：一第一主动区，位于一基底上，至少一延伸主动区在一第一端；至少一运算元件，位于上述第一主动区；以及至少一虚拟元件，位于上述第一端的延伸主动区，其中上述延伸主动区具有一长度，而上述长度至少两倍于两相邻的上述运算元件的栅极间最短距离，以降低上述运算元件因沟槽隔离导致的应力，且其中上述延伸主动区所增加的虚拟元件，是用以降低因光刻制程所造成的邻近效应。
本发明所述的半导体电路，上述第一主动区更包括在一第二端上的一第二延伸主动区。
本发明所述的半导体电路，上述虚拟元件是耦接至一既定接地电压。
本发明所述的半导体电路，更包括一第二主动区、一第三主动区、及一第四主动区，各具有一延伸主动区于一中心区域，且所有上述第一主动区、第二主动区、第三主动区、及第四主动区大体上以对称的方式配置，其中所有上述运算元件大体上以对称的方式置于上述第一主动区、第二主动区、第三主动区、及第四主动区。
本发明所述的半导体电路，至少一虚拟元件置于上述两个运算元件之间的中心区域。
本发明所述的降低元件效能不匹配的方法及半导体电路，在高频模拟及数字电路中，可消除浅沟槽隔离边界附近的“沟槽隔离导致的应力效应”，进而消除元件的不匹配并增进效能。
附图说明
图1是显示利用虚拟元件以获致较佳元件匹配性的传统方法；
图2是显示利用虚拟元件于存储阵列中，以获致较佳元件匹配性的传统方法；
图3是显示不同元件的饱和漏极电流的变化视其位置距离主动区边缘而定的图表及电路；
图4是显示依据本发明的第一实施例所示改良后的单元结构，解决因“沟槽隔离导致的应力效应”所引起的元件不匹配；
图5是显示依据本发明的第二实施例所示改良后的单元结构，解决因“沟槽隔离导致的应力效应”所引起的元件不匹配；
图6是显示依据本发明的第三实施例所示改良后的单元结构，解决因“沟槽隔离导致的应力效应”所引起的元件不匹配。
具体实施方式
为使本发明的上述目的、特征和优点能更明显易懂，下文特举若干较佳实施例，并配合所附图式，作详细说明如下：
参阅图4，图4是显示改良后的单元结构400，依据本发明的第一实施例，通过提供延伸的主动区402，以解决因“沟槽隔离导致的应力效应”所引起的元件不匹配。在本实施例中，延伸的主动区402包括五个虚拟元件404，用以隔绝主动区边缘406，来消除运算元件408因“沟槽隔离导致的应力效应”所引起的变异。要注意的是，延伸的主动区402的长度被定义为较近主动区边缘406的最末运算元件408的栅极边界与主动区边缘406的距离。该长度至少两倍长于任两平行晶体管之间的距离。此两平行晶体管之间的距离一般由两相邻元件的栅极边界线的最短距离(或简单地以两多晶硅线之间的距离)所定义。在本实施例中，假设内部区域410包括运算元件408及其他未知元件，因设置延伸的主动区而不受“沟槽隔离导致的应力效应”所影响。在此实施例中，延伸的主动区402大得足以完全纳入五个虚拟元件。为容纳虚拟元件，延伸的主动区的宽度可达四倍或以上的运算元件栅极的宽度。此外，延伸的主动区可以对称或非对称的方式来实施。实际上，并非每个主动区皆须延伸，为达最佳效能，可使用一般主动区及延伸主动区的组合。在不同实施例中，主要是对浅沟槽隔离边缘而言，当非必要的虚拟元件可进而协助降低元件效能的变异时，延伸的主动区提供一致的元件效能。
参阅图5，图5是显示根据本发明另一实施例所示，若干元件与各主动区边缘的虚拟元件共用一个虚拟的“共同中心”(commoncentroid)的配置500，以避免“沟槽隔离导致的应力效应”影响运算的元件。此共用虚拟“共同中心”大体上对称的配置，是将各元件划分、配置、再耦接起来共用一“共同中心”，以增进元件之间的匹配性。因此，水平、垂直或任何方向的制程变异可被抵消。举例来说，元件504a及504b各被划分成两个元件且置于对角，而栅极、源极与漏极则耦接起来。如中间区域502(具有运算元件504a及504b)所示的对称结构，因元件配置的对称性，提供较佳的元件匹配性。对称结构的对称性抵消了会导致元件不匹配的制程变异。为进一步降低因“沟槽隔离导致的应力效应”所引起的元件不匹配，具有(或不具)虚拟元件506的延伸主动区，可如图示区域508实施而成。在本实施例中，具有虚拟元件506的两个延伸主动区，是为了降低内部运算元件504a及504b的“沟槽隔离导致的应力效应”。此外，虚拟元件506是为了NMOS而接地。因为静电荷会累积在虚拟元件，该电荷会通过静电调变影响相邻元件的运作状态。然而，发生静电调变的可能性可通过将虚拟元件接地来消除。
参阅图6，图6是显示根据本发明第三实施例所述的具有额外虚拟元件以避免“沟槽隔离导致的应力效应”的改良对称结构600。在本实施例中，改良对称结构600除了被延伸成在两个主动区边缘上包括运算元件504的延伸主动区(亦可包括虚拟元件)之外，其余皆与图5中的配置500相似。区域602中的运算元件504，代表先前图5中对称结构502左半部的运算元件。区域604中的运算元件504，则代表先前图5中对称结构502右半部的运算元件。在区域602及604的运算元件的两个主动区边缘增加虚拟元件506，可更加降低运算元件504的“沟槽隔离导致的应力效应”，进而使元件的不匹配减到最小。
在本发明中，揭露若干实施例利用多个较大的延伸“主动区”，消除半导体运算元件上浅沟槽隔离导致的氧化层应力，以改善其效能。多个虚拟元件可与延伸“主动区”一起使用。增加虚拟元件除了降低“沟槽隔离导致的应力效应”外，亦可降低“邻近效应”。虚拟元件是包括功能性的与非运算中的元件。但是上述元件的功能或运算与运算元件的运算并无关系或影响。
虚拟元件可以多晶硅栅极、金属栅极、硅栅极或其化合物构成，且可用作电阻、接地连接或二极管。虚拟元件可耦接至固定电压。在一些实施例中，虚拟元件的宽度大于运算元件的宽度。当在配置虚拟元件时，两个虚拟元件之间的空间可大于两个运算元件之间的空间。上述方法已被证实对栅极长度约130nm与以下诸如100nm或70nm特别有用。在一些实施例中，虚拟栅极可以跨越超过两个独立主动区。
虽然本发明已通过较佳实施例说明如上，但该较佳实施例并非用以限定本发明。本领域的技术人员，在不脱离本发明的精神和范围内，应有能力对该较佳实施例做出各种更改和补充，因此本发明的保护范围以权利要求书的范围为准。
附图中符号的简单说明如下：
100、200：标号
102、106、508、602、604：区域
104：运算多晶硅电阻
108：虚拟多晶硅电阻
202：存储阵列单元
204：虚拟单元
302：布局
304：饱和漏极电流IDSAT与元件的位置距离主动区边缘的关系图
306、406：主动区边缘
308、310：多晶硅栅极
312：内部主动区
400：单元结构
402：延伸的主动区
404：虚拟元件
408：运算元件
410：内部区域
500：配置
502：中间区域
504、504a、504b：运算元件
506：虚拟元件
600：对称结构
Claims (15)
1.一种降低元件效能不匹配的方法，其特征在于，该降低元件效能不匹配的方法包括：
提供一基底；
形成至少一延伸主动区于上述基底上，其中上述延伸主动区从至少一主动区的至少一端延伸开来；以及
设置至少一运算元件于至少一上述主动区上，
其中上述延伸主动区具有一长度，而上述长度至少两倍于两相邻的上述运算元件的栅极距离。
2.根据权利要求1所述的降低元件效能不匹配的方法，其特征在于，更包括设置至少一虚拟元件于上述延伸主动区。
3.根据权利要求1所述的降低元件效能不匹配的方法，其特征在于，上述运算元件被以对称的方式划分及配置，以共用一虚拟共同中心。
4.根据权利要求3所述的降低元件效能不匹配的方法，其特征在于，上述主动区具有配置于上述被划分的运算元件间的一中心区域内的上述延伸主动区。
5.根据权利要求4所述的降低元件效能不匹配的方法，其特征在于，至少一虚拟元件设置于上述中心区域内的上述延伸主动区。
6.根据权利要求2或5所述的降低元件效能不匹配的方法，其特征在于，上述虚拟元件是耦接至一既定接地电压。
7.一种半导体电路，其特征在于，该半导体电路具有降低元件效能不匹配的特性，包括：
一第一主动区，位于一基底上，至少一延伸主动区在一第一端；以及
至少一运算元件，位于上述第一主动区，
其中上述延伸主动区具有一长度，而上述长度至少两倍于两相邻的上述运算元件的栅极间最短距离，以降低上述运算元件的不匹配。
8.根据权利要求7所述的半导体电路，其特征在于，上述第一主动区更包括在一第二端上的一延伸主动区。
9.根据权利要求7所述的半导体电路，其特征在于，更包括一第二主动区，至少一运算元件位于上述第二主动区之上，以及一第一延伸主动区，位于上述第二主动区的一第一端上，其中上述第一主动区与第二主动区一致，且其中上述第一主动区与第二主动区的第一延伸主动区位于上述第一主动区与第二主动区上运算元件之间的一中心区域。
10.根据权利要求9所述的半导体电路，其特征在于，更包括一第三主动区及一第四主动区，各具有一延伸主动区于上述中心区域，其中至少一运算元件以对称的方式置于上述第一主动区、第二主动区、第三主动区及第四主动区，以降低制程相关的变异。
11.一种半导体电路，其特征在于，该半导体电路具有降低元件不匹配的特性，包括：
一第一主动区，位于一基底上，至少一延伸主动区在一第一端；
至少一运算元件，位于上述第一主动区；以及
至少一虚拟元件，位于上述第一端的延伸主动区，
其中上述延伸主动区具有一长度，而上述长度至少两倍于两相邻的上述运算元件的栅极间最短距离，以降低上述运算元件因沟槽隔离导致的应力，且其中上述延伸主动区所增加的虚拟元件，是用以降低因光刻制程所造成的邻近效应。
12.根据权利要求11所述的半导体电路，其特征在于，上述第一主动区更包括在一第二端上的一第二延伸主动区。
13.根据权利要求11所述的半导体电路，其特征在于，上述虚拟元件是耦接至一既定接地电压。
14.根据权利要求11所述的半导体电路，其特征在于，更包括一第二主动区、一第三主动区及一第四主动区，各具有一延伸主动区于一中心区域，且所有上述第一主动区、第二主动区、第三主动区及第四主动区以对称的方式配置，其中所有上述运算元件以对称的方式置于上述第一主动区、第二主动区、第三主动区及第四主动区。
15.根据权利要求14所述的半导体电路，其特征在于，至少一虚拟元件置于上述两个运算元件之间的中心区域。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US11/189,940 US7259393B2 (en) | 2005-07-26 | 2005-07-26 | Device structures for reducing device mismatch due to shallow trench isolation induced oxides stresses |
| US11/189,940 | 2005-07-26 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN1905158A true CN1905158A (zh) | 2007-01-31 |
| CN100394581C CN100394581C (zh) | 2008-06-11 |
Family
ID=37670129
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CNB2006101039038A Expired - Fee Related CN100394581C (zh) | 2005-07-26 | 2006-07-26 | 降低元件效能不匹配的方法及半导体电路 |
Country Status (5)
| Country | Link |
|---|---|
| US (2) | US7259393B2 (zh) |
| JP (1) | JP2007036194A (zh) |
| CN (1) | CN100394581C (zh) |
| DE (1) | DE102006001665A1 (zh) |
| TW (1) | TWI308784B (zh) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN102324936A (zh) * | 2011-06-30 | 2012-01-18 | 复旦大学 | 一种用于电阻平均网络边缘失调矫正的非平衡空间滤波器 |
| CN103403859A (zh) * | 2011-03-04 | 2013-11-20 | 瑞萨电子株式会社 | 半导体器件 |
Families Citing this family (13)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008004796A (ja) * | 2006-06-23 | 2008-01-10 | Matsushita Electric Ind Co Ltd | 半導体装置および回路素子レイアウト方法 |
| JP5087897B2 (ja) * | 2006-09-29 | 2012-12-05 | 富士通セミコンダクター株式会社 | 半導体装置 |
| US20100019325A1 (en) * | 2007-03-05 | 2010-01-28 | Hidetatsu Nakamura | Semiconductor device |
| JP2008235350A (ja) * | 2007-03-16 | 2008-10-02 | Matsushita Electric Ind Co Ltd | 半導体集積回路 |
| FR2915024A1 (fr) * | 2007-04-12 | 2008-10-17 | St Microelectronics Crolles 2 | Procede de fabrication permettant l'homogeneisation de l'environnement de transistors et dispositif associe |
| WO2009078069A1 (ja) * | 2007-12-14 | 2009-06-25 | Fujitsu Limited | 半導体装置 |
| US8225255B2 (en) | 2008-05-21 | 2012-07-17 | International Business Machines Corporation | Placement and optimization of process dummy cells |
| JP4609907B2 (ja) * | 2008-05-22 | 2011-01-12 | ルネサスエレクトロニクス株式会社 | 半導体集積回路 |
| US9349655B2 (en) | 2008-08-29 | 2016-05-24 | Taiwan Semiconductor Manufacturing Company, Ltd. | Method for mechanical stress enhancement in semiconductor devices |
| JP5147654B2 (ja) | 2008-11-18 | 2013-02-20 | パナソニック株式会社 | 半導体装置 |
| JP5366127B2 (ja) | 2008-11-28 | 2013-12-11 | スパンション エルエルシー | アナログ集積回路 |
| US8836040B2 (en) * | 2012-11-07 | 2014-09-16 | Qualcomm Incorporated | Shared-diffusion standard cell architecture |
| KR20180064820A (ko) | 2016-12-06 | 2018-06-15 | 삼성전자주식회사 | 반도체 장치 |
Family Cites Families (14)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH065788A (ja) * | 1992-06-19 | 1994-01-14 | Nec Corp | 半導体装置 |
| US6703666B1 (en) * | 1999-07-14 | 2004-03-09 | Agere Systems Inc. | Thin film resistor device and a method of manufacture therefor |
| JP2001274258A (ja) * | 2000-03-23 | 2001-10-05 | Fuji Electric Co Ltd | ペアトランジスタ回路 |
| JP2002368080A (ja) * | 2001-06-05 | 2002-12-20 | Hitachi Ltd | 半導体集積回路装置およびその製造方法 |
| US6740940B2 (en) * | 2001-11-27 | 2004-05-25 | Samsung Electronics Co., Ltd. | Semiconductor memory devices having dummy active regions |
| JP4229617B2 (ja) * | 2002-02-04 | 2009-02-25 | Ｎｅｃエレクトロニクス株式会社 | 半導体装置及びその設計方法 |
| KR20040000758A (ko) * | 2002-06-25 | 2004-01-07 | 삼성전자주식회사 | 폭이 일정한 소자분리 영역을 갖는 반도체 장치와 그 제조방법 |
| JP3759924B2 (ja) * | 2002-11-21 | 2006-03-29 | 松下電器産業株式会社 | 半導体装置 |
| JP3897730B2 (ja) * | 2003-04-23 | 2007-03-28 | 松下電器産業株式会社 | 半導体記憶装置および半導体集積回路 |
| JP2004335741A (ja) * | 2003-05-08 | 2004-11-25 | Renesas Technology Corp | 半導体装置 |
| JP4504633B2 (ja) * | 2003-05-29 | 2010-07-14 | パナソニック株式会社 | 半導体集積回路装置 |
| JP4398195B2 (ja) * | 2003-08-08 | 2010-01-13 | パナソニック株式会社 | 半導体記憶装置 |
| JP2005086120A (ja) * | 2003-09-11 | 2005-03-31 | Matsushita Electric Ind Co Ltd | 半導体装置 |
| US7086020B2 (en) * | 2003-12-11 | 2006-08-01 | International Business Machines Corporation | Circuits and methods for matching device characteristics for analog and mixed-signal designs |
-
2005
- 2005-07-26 US US11/189,940 patent/US7259393B2/en active Active
-
2006
- 2006-01-12 DE DE102006001665A patent/DE102006001665A1/de not_active Ceased
- 2006-05-16 JP JP2006136426A patent/JP2007036194A/ja active Pending
- 2006-07-13 TW TW095125638A patent/TWI308784B/zh not_active IP Right Cessation
- 2006-07-26 CN CNB2006101039038A patent/CN100394581C/zh not_active Expired - Fee Related
-
2007
- 2007-08-20 US US11/841,791 patent/US7582494B2/en not_active Expired - Fee Related
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| Publication number | Priority date | Publication date | Assignee | Title |
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| CN103403859A (zh) * | 2011-03-04 | 2013-11-20 | 瑞萨电子株式会社 | 半导体器件 |
| US9349727B2 (en) | 2011-03-04 | 2016-05-24 | Renesas Electronics Corporation | Semiconductor device |
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| CN102324936A (zh) * | 2011-06-30 | 2012-01-18 | 复旦大学 | 一种用于电阻平均网络边缘失调矫正的非平衡空间滤波器 |
Also Published As
| Publication number | Publication date |
|---|---|
| US20070026628A1 (en) | 2007-02-01 |
| TWI308784B (en) | 2009-04-11 |
| CN100394581C (zh) | 2008-06-11 |
| US20070281398A1 (en) | 2007-12-06 |
| US7259393B2 (en) | 2007-08-21 |
| TW200723441A (en) | 2007-06-16 |
| JP2007036194A (ja) | 2007-02-08 |
| DE102006001665A1 (de) | 2007-02-08 |
| US7582494B2 (en) | 2009-09-01 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| C06 | Publication | ||
| PB01 | Publication | ||
| C10 | Entry into substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| C14 | Grant of patent or utility model | ||
| GR01 | Patent grant | ||
| CF01 | Termination of patent right due to non-payment of annual fee |
Granted publication date: 20080611 |