DE102006001665A1 - Halbleiterschaltung und Verfahren zu deren Herstellung - Google Patents
Halbleiterschaltung und Verfahren zu deren Herstellung Download PDFInfo
- Publication number
- DE102006001665A1 DE102006001665A1 DE102006001665A DE102006001665A DE102006001665A1 DE 102006001665 A1 DE102006001665 A1 DE 102006001665A1 DE 102006001665 A DE102006001665 A DE 102006001665A DE 102006001665 A DE102006001665 A DE 102006001665A DE 102006001665 A1 DE102006001665 A1 DE 102006001665A1
- Authority
- DE
- Germany
- Prior art keywords
- active area
- extended
- semiconductor circuit
- dummy
- active
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Ceased
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 28
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 5
- 238000000034 method Methods 0.000 title claims description 20
- 238000002955 isolation Methods 0.000 claims abstract description 4
- 239000000758 substrate Substances 0.000 claims abstract 5
- 230000000694 effects Effects 0.000 claims description 32
- 239000000463 material Substances 0.000 claims description 4
- 230000005484 gravity Effects 0.000 claims description 3
- 238000000206 photolithography Methods 0.000 claims 1
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims 1
- 229920005591 polysilicon Polymers 0.000 claims 1
- 101000867232 Escherichia coli Heat-stable enterotoxin II Proteins 0.000 description 24
- 230000006870 function Effects 0.000 description 7
- 238000005530 etching Methods 0.000 description 5
- 238000010586 diagram Methods 0.000 description 3
- 230000006978 adaptation Effects 0.000 description 1
- 230000006399 behavior Effects 0.000 description 1
- 239000004020 conductor Substances 0.000 description 1
- 238000010276 construction Methods 0.000 description 1
- 230000000763 evoking effect Effects 0.000 description 1
- 230000001771 impaired effect Effects 0.000 description 1
- 238000001459 lithography Methods 0.000 description 1
- 239000002184 metal Substances 0.000 description 1
- 230000003287 optical effect Effects 0.000 description 1
- 239000010703 silicon Substances 0.000 description 1
- 229910052710 silicon Inorganic materials 0.000 description 1
- 230000003068 static effect Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/0203—Particular design considerations for integrated circuits
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
- H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
- H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
- H01L21/8232—Field-effect technology
- H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
- H01L21/823481—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type isolation region manufacturing related aspects, e.g. to avoid interaction of isolation region with adjacent structure
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B99/00—Subject matter not provided for in other groups of this subclass
- H10B99/22—Subject matter not provided for in other groups of this subclass including field-effect components
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Element Separation (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Semiconductor Integrated Circuits (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
Abstract
Es werden eine Halbleiterschaltung und ein Verfahren zum Herstellen einer solchen angegeben, bei denen eine Bauelementfehlanpassung aufgrund von Verspannungen im Zusammenhang mit einer flachen Grabenisolation verringert sind. Dazu ist mindestens ein erweiterter aktiver Bereich (402) auf einem Substrat ausgebildet, der sich ausgehend von einem aktiven Bereich befindet, in dem mindestens ein Funktions-Bauelement (408) platziert ist. Der erweiterte aktive Bereich verfügt über eine Länge, die mindestens dem Doppelten des Abstands zwischen Gates zweier benachbarter Funktions-Bauelemente entspricht.
Description
- Die Erfindung betrifft allgemein das Design von Halbleiterschaltungen, wobei es insbesondere darum geht, Variationen von Eigenschaften von Bauelementen zu verringern oder zu vermeiden, zu denen es aufgrund von durch STI(shallow trench isolation = Bauelementisolierung durch flache Gräben) induzierten Oxidschichtverspannungen kommt. Dieser Effekt wird nachfolgend als STII (durch STI induziert) bezeichnet. Genauer gesagt, betrifft die Erfindung eine transparente und ein Verfahren zur Herstellung einer solchen unter Verwendung von Attrappen-Bauelementen zum Beseitigen des STII-Effekts, um dadurch Fehlanpassungen von Bauelementen im Betrieb zu vermeiden und die Funktionszuverlässigkeit von Halbleiterschaltungen zu erhöhen.
- Bei analogen oder digitalen Hochgeschwindigkeits-Halbleiterschaltungen, wie PLL-Schaltungen, Seriell/Deseriell-Wandlern, Analog/Digital-Wandlern oder Digital/Analog-Wandlern ist die Anpassung von Bauelementen aneinander extrem bedeutsam, um die benötigte Schaltungsfunktion zu erzielen. Herkömmlicherweise existiert als Grund für ungleichmäßige Bauelementeigenschaften, durch optische oder andere Einflüsse, der sogenannte "Nahanordnungseffekt", gemäß dem die körperliche Nähe eines Bauelements zu einem anderen innerhalb eines bestimmten Gebiets z.B. die Belichtungsdosis während eines Lithografievorgangs beeinflussen kann. Dieser Effekt zeigt sich besonders deutlich bei Bauelementen, die dicht an den Rändern einer Halbleiterschaltung angeordnet sind. Auch ist zu beachten, dass z.B. die Ätzrate während eines Ätzprozesses vom Ort eines Bauelements abhängen kann. Wenn die Belichtungsdosis und/oder die Ätzrate von einem Bauelement zu einem anderen variiert, kann dies zu einer Fehlanpassung von Bauelementeigenschaften und damit zu beeinträchtigtem Funktionsvermögen führen. Dies, weil die Figuren der verschiedenen Bauelemente aufgrund der variierenden Belichtungs- und/oder Ätzraten voneinander abweichen. Auch werden beim genannten STI-Prozess, wie er heutzutage häufig bei der Herstellung von Halbleiterschaltungen verwendet wird, um die STI-Grenze herum häufig Oxidschichtverspannungen induziert. Da bei einem solchen Aufbau die STI-Grenze den aktiven Bereich umgrenzt, führen die Oxidschichtverspannungen zu ungleichen Bauelementeigenschaften nahe der STI-Grenze. Diese Fehlanpassung von Bauelementen beruht auf dem o.g. STII-Effekt. Die Bauelemente nahe den Rändern des aktiven Bereichs zeigen andere Funktionswerte, z.B. hinsichtlich des Drain- Sättigungsstroms Idsat, als die anderen, innenliegenden Bauelemente, die weiter entfernt von den Rändern liegen und daher weniger oder gar nicht durch den STII-Effekt beeinflusst werden.
- Die
1 veranschaulicht einen Teil100 einer herkömmlichen Halbleiterschaltung, bei der Attrappen-Bauelemente für eine verbesserte Bauelementanpassung verwendet sind. Bei diesem Beispiel sind die Attrappen-Bauelemente Widerstände aus einem polykristallinen Material, die nachfolgend als Polywiderstände bezeichnet werden. Ein Gebiet102 enthält verschiedene Funktions-Bauelemente104 , bei denen es sich um Polywiderstände handelt, die einen möglichst genauen Wert aufweisen sollen, um die korrekte Schaltungsfunktion zu erzielen. Auf jeder Seite106 des Gebiets102 ist ein Attrappen-Polywiderstand108 hinzugefügt, wodurch der Nahanordnungseffekt auf die ganz außen liegenden Funktions-Polywiderstände104 verringert werden kann, da diese wegen der noch weiter außen liegenden Attrappen-Polywiderstände bei Lithografievorgängen im Wesentlichen dieselbe Belichtungsdosis erhalten und bei Ätzvorgängen im Wesentlichen gleich wie die weiter innen liegenden Funktions-Polywiderstände geätzt werden. So werden durch das Belichten und Ätzen für alle Funktions-Polywiderstände im Wesentlichen dieselben Figuren, also dieselben Leiterbreiten und damit innerhalb enger Grenzen dieselben Widerstandswerte erzielt. - Die
2 veranschaulicht den entsprechenden Fall für ein zweidimensionales Array200 von Speicherzellen. Beim veranschaulichten Beispiel handelt es sich um Array200 von 5 × 5 Funktions-Speicherzellen202 , wobei dieses Array durch einen Ring von Attrappen-Zellen204 (gestrichelt dargestellt) umgeben ist. Wie im eindimensionalen Fall gemäß der1 sorgen nun die um den ganzen Rand herum verlaufenden Attrappen-Zellen dafür, dass alle Funktions-Speicherzellen, die im Inneren liegen, im Wesentlichen gleich belichtet und gleich geätzt werden, so dass sie nach diesen Behandlungsvorgängen dieselben Figuren z.B. des aktiven Bereichs, polykristalliner Bereiche usw. aufweisen und dadurch gleichmaßige Eigenschaften erzielt werden. Durch die Verwendung der Attrappen- Zellen204 als Ring um die Funktions-Speicherzellen202 herum wird wiederum der Nahanordnungseffekt auf die am Rand des Arrays200 liegenden Funktions-Speicherzellen verringert. - Der Erfindung liegt die Aufgabe zugrunde, eine Halbleiterschaltung und ein Verfahren zur Herstellung einer solchen zu schaffen, bei denen Bauelemente weniger durch den STII-Effekt an STI-Rändern beeinflusst werden, um die Fehlanpassung von Bauelementen sehr gering zu halten und die Funktionswerte der Halbleiterschaltung zu verbessern.
- Diese Aufgabe ist durch das Verfahren gemäß dem Anspruch 1 und die Halbleiterschaltungen gemäß den unabhängigen Ansprüchen 9 und 14 gelöst.
- Die Erfindung wird nachfolgend anhand von durch Figuren veranschaulichten Ausführungsformen näher erläutert.
-
1 veranschaulicht eine Halbleiterschaltung mit mehreren nebeneinander angeordneten Funktions-Bauelementen und jeweils einem Attrappen-Bauelement am jeweiligen Rand. -
2 veranschaulicht ein Speicherzellenarray mit Funktions-Speicherzellen, die von Attrappen-Zellen umgeben sind. -
3 zeigt eine Halbleiterschaltung und ein zugehöriges Kurvenbild zum Drain-Sättigungsstrom für verschiedene Bauelemente abhängig von ihrer Entfernung vom Rand eines aktiven Bereichs. -
4 ,5 und6 veranschaulichen Halbleiterschaltungen mit verringertem STII-Effekt gemäß einer ersten, zweiten bzw. dritten Ausführungsform der Erfindung. - Anhand der
3 wird nun das bei der Erfindung genutzte Prinzip veranschaulicht. Diese3 zeigt im rechten Teil einen Teil302 einer Halbleiterschaltung mit mehreren Paaren von PMOS- und NMOS-Bauelementen, während rechts ein zugehöriges Diagramm304 dargestellt ist, in dem der Drain-Sättigungsstrom Idsat für die verschiedenen Bauelemente abhängig von ihrem Ort innerhalb der Halbleiterschaltung dargestellt ist. Bei den Bauelementen im Layout302 handelt es sich um Gategebiete308 und310 aus polykristallinem Material von PMOS- und NMOS-Transistorpaaren, die mit 0 bis 4 durchnummeriert sind, wobei das Bauelement mit der Nr. 4 am dichtesten beim Rand306 eines aktiven Bereichs liegt. In einem Innengebiet312 können sich noch mehr Bauelemente befinden, die jedoch nicht dargestellt sind. Da das Bauelement mit der Nr. 4 am dichtesten beim Rand306 liegt, an dem eine Oxidschicht endet, sind an ihm die stärksten Oxidschichtverspannungen und der größte STII-Effekt zu erwarten. An dieser Stelle ist der STII-Effekt stärker als der Nahanordnungseffekt. Je weiter entfernt die Bauelemente308 vom Rand306 liegen, desto geringer wird die Beeinflussung von Funktionswerten durch den STII-Effekt. - Aus dem Diagramm
304 ist es erkennbar, dass sich der Drain-Sättigungsstrom Idsat aufgrund des STII-Effekts von einem Bauelement zum nächsten ändert, wobei für die NMOS-Bauelemente eine Verringerung dieses Stroms um bis zu etwa 20% auftritt, wobei die größte Abweichung für das direkt am Rand306 liegende Bauelement gilt, wohingegen für die PMOS-Bauelemente dieser Strom aufgrund des STII-Effekts um etwa 6 bis 8% ansteigt, wobei das STII-Effekt direkt am Rand306 den größten Anstieg zeigt. - Wie es aus dem Diagramm
304 erkennbar ist, unterscheiden sich die Drain-Sättigungsströme für die Bauelemente mit den Nummern 1 und 2 kaum mehr voneinander. Dies bedeutet, dass z.B. dann, wenn alle fünf Bauelemente mit den Nummern 0 bis 4 als Attrappen-Bauelemente verwendet würden und das Bauelement310 das erste Funktions-Bauelement wäre, dieses praktisch unbeeinflusst durch den STII-Effekt wäre. Auf dieser Erkenntnis beruht die Erfindung. - Die
4 zeigt eine modifizierte Zellenstruktur400 gemäß einer ersten Ausführungsform der Erfindung zum Überwinden der unterschiedlichen Bauelementeigenschaften aufgrund des STII-Effekts durch Anbringen eines erweiterten aktiven Bereichs402 . Dieser erweiterte aktive Bereich402 enthält fünf Attrappen-Bauelemente404 , die für Isolierung gegen einen Rand406 des aktiven Bereichs sorgen, um Funktions- Bauelemente408 unbeeinflusst vom STII-Effekt zu halten. Der erweiterte aktive Bereich402 ist hierbei der Bereich zwischen der Gategrenze des letzten Funktions-Bauelements, der näher am aktiven Bereich liegt, und dem Rand des aktiven Bereichs. Diese Länge sollte mindestens doppelt so groß wie der Abstand zwischen irgendwelchen zwei parallelen Transistoren sein. Der Abstand zwischen zwei parallelen Transistoren ist typischerweise durch den kürzesten Abstand zwischen zwei benachbarten Gategrenzlinien zweier Bauelemente definiert (oder einfach durch den Abstand zwischen zwei polykristallinen Leitungen). Bei dieser Ausführungsform ist davon ausgegangen, dass das interne Gebiet410 Funktions-Bauelemente408 und andere, nicht dargestellte Bauelemente enthält, die wegen der Platzierung des erweiterten aktiven Bereichs vom STII-Effekt unbeeinflusst bleiben. Bei diesem speziellen Beispiel erstreckt sich der erweiterte aktive Bereich402 über fünf Paare (PMOS und NMOS) von Attrappen-Bauelementen, jedoch können zusätzliche Attrappen-Bauelemente hinzugefügt werden. Um die Attrappen-Bauelemente unterzubringen, kann der erweiterte aktive Bereich eine Breite aufweisen, die dem Vier- oder Fünffachen der Gatebreite eines Funktions-Bauelements entspricht. Darüber hinaus kann der erweiterte aktive Bereich symmetrisch oder asymmetrisch ausgebildet sein. In der Praxis muss nicht jeder aktive Bereich erweitert werden, sondern es kann eine Kombination normaler und erweiterter aktiver Bereiche verwendet werden, um die jeweils beste Funktion von Bauelementen zu erzielen. Es ist zu beachten, dass für die Verringerung des STII-Effekts vor allem die Ausdehnung des erweiterten aktiven Bereichs wesentlich ist, dass in ihm also nicht notwendigerweise Attrappen-Bauelemente vorhanden sein müssen. Diese verringern jedoch den STII-Effekt noch weiter, und vor allem vergleichmäßigen sie auch den Nahanordnungseffekt. - Die
5 zeigt eine Anordnung500 von Bauelementen mit einem sogenannten Schwerpunktsaufbau, bei dem noch zusätzlich Attrappen-Bauelemente an jedem Rand des aktiven Bereichs vorhanden sind, um zu verhindern, dass der STII-Effekt die Funktions-Bauelemente beeinträchtigt. Diese im Wesentlichen symmetrische Anordnung mit einem gemeinsamen Schwerpunkt ist eine Technik zum Verbessern der Übereinstimmung von Bauelementeigenschaften dadurch, dass zwei Bauelemente in mehrere kleinere Bauelemente aufgeteilt werden und sie so platziert und verbunden werden, dass sie sich um ein gemeinsames Zentrum herum befinden. Infolgedessen können Prozessvariationen in horizontaler vertikaler oder irgendeiner anderen Richtung aufgehoben werden. Z.B, sind in der5 die Bauelemente504a und504b in jeweils zwei Teil- Bauelemente unterteilt, die diagonal platziert sind, wobei die Gates, Sources und Drains entsprechend verbunden sind. Die im zentralen Bereich502 angeordnete symmetrische Struktur mit den Funktions-Bauelementen504a und504b sorgt für bessere Übereinstimmung der Bauelementeigenschaften aufgrund der symmetrischen Anordnung. Durch die Designsymmetrie der Struktur werden Gradienten betreffend Prozessvariationen aufgeho ben, die zu Fehlanpassungen führen. Eine weitere Verringerung der Fehlanpassungen aufgrund des STII-Effekts wird wiederum durch einen erweiterten aktiven Bereich508 erzielt, in dem bei der dargestellten Ausführungsform jeweils zwei Attrappen-Bauelemente506 angeordnet sind, was jedoch bei anderen Ausführungsformen nicht der Fall sein muss. Die Attrappen-Bauelemente sind, wenn es sich um einen NMOS-Aufbau handelt, geerdet. Da sich an den Attrappen-Bauelementen eine statische elektrische Ladung ansammeln kann, kann diese das Verhalten benachbarter Bauelemente durch elektrostatische Modulation möglicherweise beeinflussen. Dies kann durch die genannte Erdung vermieden werden. - Die
6 zeigt eine modifizierte symmetrische Struktur600 mit noch mehr Attrappen-Bauelementen gemäß einer dritten Ausführungsform der Erfindung, um den STII-Effekt zu verhindern. Diese symmetrische Struktur600 ist der symmetrischen Struktur500 in der5 mit der Ausnahme ähnlich, dass sie so erweitert ist, dass sie erweiterte aktive Bereiche (und wahlweise Attrappen-Bauelemente in diesen) an beiden Rändern der aktiven Bereiche der Funktions-Bauelemente504 aufweist. Attrappen-Bauelemente504 in einem Gebiet602 repräsentieren die linke Hälfte der in der symmetrischen Struktur502 , wie sie in der5 veranschaulicht ist, angeordneten Funktions-Bauelemente. Funktions-Bauelemente504 in einem Gebiet604 repräsentieren die rechte Hälfte der in der symmetrischen Struktur502 der5 dargestellten Funktions-Bauelemente. Durch das Hinzufügen der Attrappen-Bauelementen506 an den beiden Rändern des aktiven Bereichs, in dem sich die in den Gebieten602 und604 dargestellten Funktions-Bauelemente befinden, ermöglicht eine weitere Verringerung des STII-Effekts auf die Funktions-Bauelemente504 , so dass die Bauelement-Fehlanpassung weiter verringert ist. - Gemäß der Erfindung werden also größere Erweiterungen des aktiven Bereichs verwendet, um den durch Oxidschichtverspannungen hervorgerufenen STII-Effekt auf Funktions-Bauelemente zu verringern. In den Erweiterungen des aktiven Bereichs können auch mehrere Attrappen-Bauelemente verwendet werden, durch die insbesondere auch der Nahanordnungseffekt, zusätzlich zu ihrem Beitrag betreffend die Verringerung des STII- Effekts, verringert werden kann. Zu den Attrappen-Bauelementen können Funktions-Bauelemente sowie Bauelemente ohne Funktion gehören. Die Funktionen dieser Bauelemente sind irrelevant, da sie keinen Einfluss auf den Betrieb der Funktions-Bauelemente haben.
- Die Attrappen-Bauelemente können z.B. Gateleitungen aus polykristallinem Material, Metall oder Silicium, oder Kombinationen hiervon, sein, und sie können als Widerstände, Masseanschlüsse oder Dioden verwendet werden. Sie können mit einer festen Spannung, insbesondere der Massespannung, verbunden sein. Die Attrappen-Bauelemente können auch andere Abmessungen als die Funktions-Bauelemente aufweisen, insbesondere breiter als diese sein. Wenn die Attrappen-Bauelemente angebracht werden, kann der Abstand zwischen zwei derselben anders als derjenige zwischen zwei Funktions-Bauelementen, insbesondere größer, sein. Die Erfindung hat sich speziell bei Funktions-Bauelementen mit einer Gatelänge von ungefähr 130 nm und darunter, wie bei 100 nm und 70 nm, als nützlich erwiesen. Es sei darauf hingewiesen, dass ein Attrappen-Bauelement, z.B. ein Attrappen-Gate, auch so aufgebaut sein kann, dass es sich über mehr als zwei unabhängige erweiterte aktive Bereiche erstreckt.
Claims (19)
- Verfahren zum Herstellen einer Halbleiterschaltung, mit den folgenden Schritten: – Bereitstellen eines Substrats; – Ausbilden eines oder mehrerer erweiterter aktiver Bereiche (
402 ) auf dem Substrat, die sich ausgehend von mindestens einem Ende eines aktiven Bereichs aus erstrecken; und – Platzieren mindestens eines Funktions-Bauelements (408 ) im aktiven Bereich; – wobei der erweiterte aktive Bereich über eine Länge verfügt, die mindestens doppelt so groß wie der Abstand zwischen Gates zweier benachbarter Funktions-Bauelemente ist. - Verfahren nach Anspruch 1, dadurch gekennzeichnet, dass ferner mindestens ein Attrappen-Bauelement (
404 ) im erweiterten aktiven Bereich (402 ) platziert wird. - Verfahren nach Anspruch 1, dadurch gekennzeichnet, dass die erweiterten aktiven Bereiche (
402 ) an beiden Enden eines vorbestimmten aktiven Bereichs ausgebildet werden. - Verfahren nach Anspruch 1, dadurch gekennzeichnet, dass die Funktions-Bauelemente aufgeteilt und auf im Wesentlichen symmetrische Weise so angeordnet werden, dass sie sich praktisch um einen Schwerpunkt herum befinden, um Prozessvariationsgradienten zu verringern (
5 ). - Verfahren nach Anspruch 4, dadurch gekennzeichnet, dass die aktiven Bereiche über erweiterte aktive Bereiche verfügen, die im zentralen Bereich zwischen den unterteilten Funktions-Bauelementen angeordnet werden.
- Verfahren nach Anspruch 5, dadurch gekennzeichnet, dass mindestens ein Attrappen-Bauelement in den erweiterten aktiven Bereichen im zentralen Bereich platziert werden.
- Verfahren nach Anspruch 1, dadurch gekennzeichnet, dass die Attrappen-Bauelemente mit einer Massespannung verbunden werden.
- Verfahren nach Anspruch 1, dadurch gekennzeichnet, dass die Gates der Attrappen-Bauelemente aus einem Polysiliciummaterial hergestellt werden.
- Halbleiterschaltung mit: – einem ersten aktiven Bereich auf einem Substrat mit mindestens einem erweiterten aktiven Bereich (
402 ) an einem ersten Ende; und – mindestens einem Funktions-Bauelement (408 ) im ersten aktiven Bereich; – wobei der erweiterte aktive Bereich eine Länge aufweist, die mindestens dem Doppelten des kürzesten Abstands zwischen zwei Gates zweier benachbarter Funktions-Bauelemente entspricht, um die Bauelementfehlanpassung zwischen den Funktions-Bauelementen zu verringern. - Halbleiterschaltung nach Anspruch 9, dadurch gekennzeichnet, dass der erste aktive Bereich an seinem zweiten Ende über einen weiteren erweiterten aktiven Bereich verfügt.
- Halbleiterschaltung nach Anspruch 9, dadurch gekennzeichnet, dass ein zweiter aktiver Bereich mit mindestens einem Funktions-Bauelement und einem ersten erweiterten aktiven Bereich an seinem ersten Ende vorhanden ist, wobei der erste und der zweite aktive Bereich in einer Linie liegen und wobei sich die ersten erweiterten aktiven Bereiche und der erste und der zweite aktive Bereich in einem zentralen Bereich zwischen den Funktions-Bauelementen im ersten und zweiten aktiven Bereich befinden.
- Halbleiterschaltung nach Anspruch 11, dadurch gekennzeichnet, dass ein dritter und ein vierter aktiver Bereich mit erweiterten aktiven Bereichen im zentralen Bereich vorhanden sind, wobei sich im ersten bis vierten aktiven Bereich jeweils mindestens ein Funktions-Bauelement befindet, die auf im wesentlichen symmetrische Weise angeordnet sind, um prozessbezogene Variationen zu verringern.
- Halbleiterschaltung nach Anspruch 9, dadurch gekennzeichnet, dass die Länge des erweiterten aktiven Bereichs dazu ausreicht, mindestens drei Attrappen-Bauelemente (
404 ) aufzunehmen. - Halbleiterschaltung mit: – einem ersten aktiven Bereich auf einem Substrat mit mindestens einem erweiterten aktiven Bereich (
402 ) an einem ersten Ende; – mindestens einem Funktions-Bauelement (408 ) im ersten aktiven Bereich; – mindestens einem Attrappen-Bauelement (404 ) im erweiterten aktiven Bereich am ersten Ende; – wobei der erweiterte aktive Bereich über eine Länge verfügt, die mindestens dem Doppelten des kürzesten Abstands zwischen zwei Gates zweier benachbarter Funktions-Bauelemente entspricht, um durch eine Grabenisolation an den Funktions-Bauelementen verursachte Verspannungen zu verringern, wobei die Attrappen-Bauelemente in den erweiterten aktiven Bereichen hinzugefügt sind, um einen Nahanordnungseffekt aufgrund von Fotolithografieprozessen zu verringern. - Halbleiterschaltung nach Anspruch 14, dadurch gekennzeichnet, dass der erste aktive Bereich ferner über einen zweiten erweiterten aktiven Bereich an seinem zweiten Ende verfügt.
- Halbleiterschaltung nach Anspruch 14, dadurch gekennzeichnet, dass die Attrappen-Bauelemente mit einer festen Massespannung verbunden sind.
- Halbleiterschaltung nach Anspruch 14, dadurch gekennzeichnet, dass ein zweiter, dritter und vierter aktiver Bereich zusätzlich vorhanden sind, deren erweiterte aktive Bereiche in einem zentralen Bereich angeordnet sind, wobei alle vier aktiven Bereiche auf im Wesentlichen symmetrische Weise angeordnet sind und alle Funktions-Bauelemente auf im Wesentlichen symmetrische Weise in den vier aktiven Bereichen platziert sind.
- Halbleiterschaltung nach Anspruch 17, dadurch gekennzeichnet, dass im zentralen Bereich zwischen irgendwelchen zwei Funktions-Bauelementen kein Attrappen-Bauelement platziert ist.
- Halbleiterschaltung nach Anspruch 17, dadurch gekennzeichnet, dass im zentralen Bereich zwischen den Funktions-Bauelementen mindestens ein Attrappen-Bauelement platziert ist.
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
US11/189,940 US7259393B2 (en) | 2005-07-26 | 2005-07-26 | Device structures for reducing device mismatch due to shallow trench isolation induced oxides stresses |
US11/189,940 | 2005-07-26 |
Publications (1)
Publication Number | Publication Date |
---|---|
DE102006001665A1 true DE102006001665A1 (de) | 2007-02-08 |
Family
ID=37670129
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
DE102006001665A Ceased DE102006001665A1 (de) | 2005-07-26 | 2006-01-12 | Halbleiterschaltung und Verfahren zu deren Herstellung |
Country Status (5)
Country | Link |
---|---|
US (2) | US7259393B2 (de) |
JP (1) | JP2007036194A (de) |
CN (1) | CN100394581C (de) |
DE (1) | DE102006001665A1 (de) |
TW (1) | TWI308784B (de) |
Families Citing this family (15)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2008004796A (ja) * | 2006-06-23 | 2008-01-10 | Matsushita Electric Ind Co Ltd | 半導体装置および回路素子レイアウト方法 |
JP5087897B2 (ja) * | 2006-09-29 | 2012-12-05 | 富士通セミコンダクター株式会社 | 半導体装置 |
WO2008108339A1 (ja) * | 2007-03-05 | 2008-09-12 | Nec Corporation | 半導体装置 |
JP2008235350A (ja) * | 2007-03-16 | 2008-10-02 | Matsushita Electric Ind Co Ltd | 半導体集積回路 |
FR2915024A1 (fr) * | 2007-04-12 | 2008-10-17 | St Microelectronics Crolles 2 | Procede de fabrication permettant l'homogeneisation de l'environnement de transistors et dispositif associe |
JPWO2009078069A1 (ja) * | 2007-12-14 | 2011-04-28 | 富士通株式会社 | 半導体装置 |
US8225255B2 (en) | 2008-05-21 | 2012-07-17 | International Business Machines Corporation | Placement and optimization of process dummy cells |
JP4609907B2 (ja) * | 2008-05-22 | 2011-01-12 | ルネサスエレクトロニクス株式会社 | 半導体集積回路 |
US9349655B2 (en) | 2008-08-29 | 2016-05-24 | Taiwan Semiconductor Manufacturing Company, Ltd. | Method for mechanical stress enhancement in semiconductor devices |
JP5147654B2 (ja) | 2008-11-18 | 2013-02-20 | パナソニック株式会社 | 半導体装置 |
JP5366127B2 (ja) | 2008-11-28 | 2013-12-11 | スパンション エルエルシー | アナログ集積回路 |
WO2012120599A1 (ja) * | 2011-03-04 | 2012-09-13 | ルネサスエレクトロニクス株式会社 | 半導体装置 |
CN102324936A (zh) * | 2011-06-30 | 2012-01-18 | 复旦大学 | 一种用于电阻平均网络边缘失调矫正的非平衡空间滤波器 |
US8836040B2 (en) * | 2012-11-07 | 2014-09-16 | Qualcomm Incorporated | Shared-diffusion standard cell architecture |
KR20180064820A (ko) | 2016-12-06 | 2018-06-15 | 삼성전자주식회사 | 반도체 장치 |
Family Cites Families (14)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH065788A (ja) * | 1992-06-19 | 1994-01-14 | Nec Corp | 半導体装置 |
US6703666B1 (en) * | 1999-07-14 | 2004-03-09 | Agere Systems Inc. | Thin film resistor device and a method of manufacture therefor |
JP2001274258A (ja) * | 2000-03-23 | 2001-10-05 | Fuji Electric Co Ltd | ペアトランジスタ回路 |
JP2002368080A (ja) * | 2001-06-05 | 2002-12-20 | Hitachi Ltd | 半導体集積回路装置およびその製造方法 |
US6740940B2 (en) * | 2001-11-27 | 2004-05-25 | Samsung Electronics Co., Ltd. | Semiconductor memory devices having dummy active regions |
JP4229617B2 (ja) * | 2002-02-04 | 2009-02-25 | Necエレクトロニクス株式会社 | 半導体装置及びその設計方法 |
KR20040000758A (ko) * | 2002-06-25 | 2004-01-07 | 삼성전자주식회사 | 폭이 일정한 소자분리 영역을 갖는 반도체 장치와 그 제조방법 |
JP3759924B2 (ja) * | 2002-11-21 | 2006-03-29 | 松下電器産業株式会社 | 半導体装置 |
JP3897730B2 (ja) | 2003-04-23 | 2007-03-28 | 松下電器産業株式会社 | 半導体記憶装置および半導体集積回路 |
JP2004335741A (ja) * | 2003-05-08 | 2004-11-25 | Renesas Technology Corp | 半導体装置 |
JP4504633B2 (ja) * | 2003-05-29 | 2010-07-14 | パナソニック株式会社 | 半導体集積回路装置 |
JP4398195B2 (ja) | 2003-08-08 | 2010-01-13 | パナソニック株式会社 | 半導体記憶装置 |
JP2005086120A (ja) * | 2003-09-11 | 2005-03-31 | Matsushita Electric Ind Co Ltd | 半導体装置 |
US7086020B2 (en) * | 2003-12-11 | 2006-08-01 | International Business Machines Corporation | Circuits and methods for matching device characteristics for analog and mixed-signal designs |
-
2005
- 2005-07-26 US US11/189,940 patent/US7259393B2/en active Active
-
2006
- 2006-01-12 DE DE102006001665A patent/DE102006001665A1/de not_active Ceased
- 2006-05-16 JP JP2006136426A patent/JP2007036194A/ja active Pending
- 2006-07-13 TW TW095125638A patent/TWI308784B/zh not_active IP Right Cessation
- 2006-07-26 CN CNB2006101039038A patent/CN100394581C/zh not_active Expired - Fee Related
-
2007
- 2007-08-20 US US11/841,791 patent/US7582494B2/en not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
US20070281398A1 (en) | 2007-12-06 |
CN100394581C (zh) | 2008-06-11 |
US7259393B2 (en) | 2007-08-21 |
JP2007036194A (ja) | 2007-02-08 |
CN1905158A (zh) | 2007-01-31 |
US7582494B2 (en) | 2009-09-01 |
US20070026628A1 (en) | 2007-02-01 |
TWI308784B (en) | 2009-04-11 |
TW200723441A (en) | 2007-06-16 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
DE102006001665A1 (de) | Halbleiterschaltung und Verfahren zu deren Herstellung | |
DE69124009T2 (de) | Dünnfilmtransistor und Verfahren zur Herstellung | |
DE102004063523B4 (de) | Halbleitervorrichtung | |
DE10250832B4 (de) | MOS-Transistor auf SOI-Substrat mit Source-Durchkontaktierung und Verfahren zur Herstellung eines solchen Transistors | |
DE102012219375B4 (de) | Halbleitervorrichtung mit lokalen Transistorverbindungsleitungen | |
DE69314980T2 (de) | Halbleiteranordnung mit wenigstens einem Paar symmetrischer MOSFETs | |
DE102013105074A1 (de) | Integrierter Schaltkreis, der FinFETs mit verschiedenen Finnenprofilen umfasst | |
DE102013105765A1 (de) | FinFET mit eingebautem MOS-Varaktor und Verfahren zu seiner Herstellung | |
DE102012221620A1 (de) | Verfahren zum Strukturieren von Merkmalen in einer Struktur unter Verwendung einer Mehrfachseitenwandbildübertragungstechnik | |
DE102008006524A1 (de) | Finnenverbindung für Multi-Gate-Feldeffekt-Transistoren | |
DE102009000624A1 (de) | Asymmetrische segmentierte Kanaltransistoren | |
DE102012219376A1 (de) | Halbleitervorrichtung mit lokalen Transistorverbindungsleitungen | |
DE69128206T2 (de) | FET mit U-förmiger Gateelektrode | |
DE102019005973A1 (de) | Graben- mosfet-kontakte | |
DE102008032796A1 (de) | Halbleitervorrichtung mit P-N-Säulenabschnitt | |
DE112019004342T5 (de) | Halbleitervorrichtung und verfahren zur herstellung derselben | |
DE102021108583A1 (de) | IC-Produkt mit einer FinFET-Vorrichtung mit einzelner aktiver Finne und eineelektrisch inaktive Struktur für Finnen zur Verringerung von Verspannung | |
DE3021042A1 (de) | Widerstandselement mit hoher durchbruchsspannung fuer integrierte schaltungen | |
DE69024234T2 (de) | Kondensator für eine integrierte Schaltung | |
EP1336989B1 (de) | Transistorbauelement | |
DE102007056741B4 (de) | Feldeffekttransistor und Verfahren zu dessen Herstellung | |
DE3932445C2 (de) | Komplementäre Halbleitereinrichtung mit einem verbesserten Isolationsbereich | |
DE102023121160A1 (de) | Halbleitervorrichtung und verfahren zu ihrer herstellung | |
DE102012113217A1 (de) | Halbleitervorrichtung und Verfahren zur Herstellung derselben | |
DE10247431A1 (de) | Halbleitervorrichtung |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
OP8 | Request for examination as to paragraph 44 patent law | ||
8131 | Rejection |