TWI308784B - Method and circuit for reducing device performance mismatch - Google Patents

Description

1308784 九、發明說明： 【發明所屬之技術領域】 本發明係有關於一種半導體設計，特別是有關於一 種因淺溝槽隔離（shallow trench isolation ; STI)導致 的氧化層應力而造成元件效能的變異。更特別是有關於 • 一種在半導體運算元件利用虛擬元件（dummy device ) -消除淺溝槽隔離導致的氧化層應力的電路及方法，因此 消除運算元件的不匹配，進而增進效能。 【先前技術】 在類比或高速數位電路中，諸如：鎖相迴路（phase lock loop; PLL)、串聯/解串器（seriai_deserial design)、 類比至數位轉換器（analog-to-digital converter)、或數 位至類比轉換器（digital-to-analog converter)，為獲致 必要的電路效能，元件的匹配性相當重要。一般而言， 肇因於光學或其他的因素而造成效能不穩定的現象，稱 ® 為「鄰近效應」（proximity effect )，此乃因在微影 (lithography)期間，於一區域内元件的位置會影響照射 : 劑量（exposure dose)。該「鄰近效應」於元件邊緣附近 ， 更為顯著。在蝕刻過程中，因為元件的位置，蝕刻率（etch rate )亦受到影響。從一個元件至另一個元件照射劑量或 蝕刻率的變化，會造成元件特性的不匹配，進而影響效 能。此乃因各元件所印上的圖案會因照射率或蝕刻率的 不同而有不同的大小。然而，在今日半導體製程中，所 0503-A30268TWF/ihhuang 5

圍， 圍内 1308784 採用的淺溝槽隔離製程，常於淺溝槽隔離的邊界形成氧 化層應力。因為淺溝槽隔離的邊界侷限其主動區（active region)，上述氧化層應力導致淺溝槽隔離的邊界附近元 件效能參差不齊。此元件的不匹配乃因「溝槽隔離導致 的應力效應」C stress-incurred-by-trench-isolation effect)。「主動區」邊緣附近的元件與遠離邊緣的内部 几件具有不同的效能等級（例如··表示為。加）。 、期望在高頻類比及數位電路中，可消除淺溝槽隔離 邊界附近的「溝槽隔離導致的應力效應」，進而消除元 件的不匹配並增進效能。 【發明内容】 有於此，為了解決上述問題，本發明主要目的在 於提供—制料有（或不具）複數虛擬元件之主動區 的較大延伸部分’降低作用於半導體運算元件上淺溝槽 隔離導致的氧化層應力的電路及方法，進而消除運算^ 件的不匹配並增進效能。 一山在-實施射，電路包括基底上第—主動區，在第 :端上具有至少一延伸主動區’以及至少-運算元件位 ;上述第-主動區，其中上述延伸主動區降低運算元件 之間的不匹配。 午 本發明雖詳述如上，然其並非用以限定本發明的範 壬何—此項技藝者，在不脫離本發明之精神和 ，當可做些許的更動與潤飾。 〇503-A30268TWF/ihhuang 1308784 造 =列說明並配合所賴式，t可明瞭本發明之構 耜作方法、及其額外目的與優點。 【實施方式】 為使本發.明之上述目的、輯徽知與At ® n 4 ^日J狩俊和優點能更明顯易 «’下文特舉若干較佳實施例，並配合所附 細錄H T . 、丨F汁 實施例：

—參閱第1圖’第1圖係顯示彻虛擬元件以獲致較 佳70件匹配性之傳統方法，其巾虛擬元件可為多晶石夕電 ，一。為達到適當的電路效能，區4 1〇2所包括不同的運 元件104，必需是具有精確值的多晶 請的各邊1〇6加上一虛擬多晶梦電請4= 些構成7L件相等的微影照射劑量，因而降低運算多晶石夕

2 1〇4的鄰近效應，進而提供更—致的圖㈣刻及最 後夕晶石夕的寬度。 參閱第2圖，帛2圖係朗傳统方法於記憶單元陣 列中利用虛擬^件來獲致較佳元件匹配性之示意圖（如 標號200所示）。虛擬元件的概念可延伸至如記憶體的 一”列。作时的記憶陣列單元搬，係如圖所示的5 X 5記憶單元陣列，被環狀的虛擬單元2〇4所環繞（如卢 線所示）。若沒制虛擬單元且圖㈣距非f接近微^ 波長，那⑽列邊緣的圖案（主動區、多晶發等等）益 法如其他内部的運算單元，接受到相同的照射劑量。如 〇503-A30268TWF/ihhi uang 7 1308784 ψ 此會因蝕刻率的變異造成最後單元的尺寸大小變異，而 導致單元的效能變異。在本實施例中，使用虛擬元件2〇4 構成之環狀物，可降低運算記憶陣列單元2〇2的鄰近效 應。 參閱第3圖’第3圖係顯示佈局3〇2，說明成對pM〇s 及NMOS的典型佈局，而標號烟係顯示飽和没極電流 Idsat的變化與PMOS及NMOS元件（元件〇、i、2、3、 及4 )的位置距離主動區（active regi〇n; AR )邊緣3〇6 關係。 在佈局302中，區域308及31〇代表成對pM〇s及 NMOS之多晶㈣極的區域’且與主動區邊緣則具有 不同的距離。尚有元件可被置於内部主動區312，但圖未 顯示。舉例來說’元件4最接近主動區邊緣306，且因「溝 槽隔離導致的應力效應」（而非「鄰近效應」），應且 有最大的效能變異。從元件4至元件0,隨著元件愈遠離 主動區邊緣306,降低了因「溝槽隔離導致的應力效應」 而造成的效能變異。若以五個虛擬元件置換運算元件〇 至4那麼元件〇左邊内部主動區3所有的運算元件 31〇,將具有最小因「溝槽隔離導致的應力效 的效能變異。 如標號304顯示，隨著元件愈遠離主動區邊緣306， Pk元件4至元件〇 ’其飽和沒極電流&如亦因「溝槽隔 離導致的應力效應」而隨之變化。從元件i至元件4 画S及PM0S元件而言，其^皆會隨著愈接近主動 0503-A30268TWF/ihhuang 8 1308784 區邊緣306而變化愈顯著。要注意的是，該不樂見的元 件效能不一致性，係「溝槽隔離導致的應力效應」（而 非「鄰近效應」）所引起的❶此乃本發明所欲解決的相 關問題。 參閱第4圖，第4圖係顯示改良後的單元結構4〇〇， 依據本發明之第一實施例，藉由提供延伸的主動區4〇2， 以解決因「溝槽隔離導致的應力效應」所引起的元件不 匹配。在本實施例中，延伸的主動區4〇2包括五個虛擬 元件404’用以隔絕主動區邊緣4〇6,來消除運算元件4〇8 因「溝槽隔離導致的應力效應」所引起的變異。要注意 的是—i—落体輪主為^區一4〇2_的—長度被定義為較近主動區邊 緣之最末運算元件之閘極邊界與主動區逄緣的距離。該 至少兩倍長於任兩平行電晶體之間的距離。此兩平 行電晶體之間的距離一般由兩相鄰元件之閘極邊界線之 •最短距離（或簡單地以兩多晶矽線之間的距離）所定義。 在本實施例中，假設内部區域410包括運算元件4〇8及 其他未知元件，因設置延伸的主動區而不受「溝槽隔離 導致的應力效應」所影響。，延伸的主動 區402大得足以完全納入五個虛彳^性。為玄細.輕元 動嚴的寬度可達倍或以上^運 H此外，延伸的主動區可以對稱或非對稱的方 式來實施。實際上，並非每個主動區皆須延伸，為達最 佳效能’可使用一般主動區及延伸主動區的組合。在不 同實施例中，主要是對淺溝槽隔離邊緣而言，當非必要 〇503-A30268TWF/ihhuang 9 1308784 的虛擬元件可進而協助降低元件效能之變異時，延伸的 主動區提供一致的元件效能。 參閱第5圖，第5圖係顯示根據本發明另一實施例 所示，若干元件與各主動區邊緣之虛擬元件共用一個虛 擬的「共同中心」（common centroid)的配置5〇〇，以避 免「溝槽隔離導致的應力效應」影響運算的元件。此共 用虛擬「共同中心」大體上對稱的配置，係將各元件^ 分、配置、再耦接起來共用一「共同中心」，以增進元 件之間的匹配性。因此，水平、垂直、或任何方向的製 程變異可她消。舉例綠，元件遍及5_各被劃 刀成兩個元件且置於對角，而閘極、源極、與汲極則耦 接起來。如中間區域502 (具有運算元件5〇如及知仙） 所不之對稱結構，因元件配置的對稱性，提供較佳之元 件匹配性。對稱結構之對稱性抵消了會導致元件不匹配 的製程變異。為進—步降低因「溝槽隔離導致的應力效 應」所引起的元件不匹配，具有（或不具）虛擬元件5〇6 之延伸主動區，可如圖示區域5G8實施而成。在本實施 例中’具有虛擬元件5G6之兩個延伸主動區，是為了降 低内部運异辑5〇4a及5〇4b之「溝槽隔離導致的應力 效5 ] 1此外，虛擬元件506係為了 NM0S而接地。因 S電何會累積在虛擬元件’該電荷會藉由靜電調變影 曰^4元件的運作狀態。然而’發生靜電調變的可能性 可精由將虛擬元件接地來消除。 ，閱第6圖，第6圖係顯示根據本發明第三實施例 〇503-A30268TWF/ihhuang 10 1308784 所述之具有額外虛擬元件以避免「溝槽隔離導致的應力 六‘、、」的改良對稱結構6〇〇。在本實施例中，改良對稱会士 冓〇〇除了被延伸成在兩個主動區邊緣上包括運算元件 =4的延伸主動區（亦可包括虛擬元件）之外，其餘皆與 弟5圖中的配置500相似。區域602中之運算元件5〇4 , 代表先前第5圖中對稱結構5〇2左半部之運算元件。區 域604中之運算元件5〇4，則代表先前第5圖中對稱結構 右半°卩之運鼻元件。在區域602及604之運算元件的 兩個主動區邊緣增加虛擬元件5〇6，可更加降低運算元件 5〇4之「溝槽隔離導致的應力效應」，進而使元件= 配減到最小。 在本，明中，揭露若干實施例利用複數個較大的延 伸:主動區」’消除半導體運算元件上淺溝槽隔離導致 的虱化層應力，以改善其效能。複數個虛擬元件可盥延 伸「主動區」-起使用。增加虛擬元件除了降低「溝槽 馨隔離導致的應力效應」外，亦可降低「鄰近效應」 擬元件係包括功能性的與非運算中的元件。但是上二 .件的功能或運算與運算元件的運算並無關係或影響。Μ . 虛擬兀件可以多晶矽閘極、金屬閘極、矽閘極、或 .其化合物構m用作電阻、接地連接、或二極體: 虛擬元件可耦接至ϋ定糕。在—些實施财， 件的寬度大於運算元件的寬度。t在配置虛擬元件時， 兩個虛擬元件之間的空間可大於兩個 間。上述方法已被證實對閉極長度 0503-A30268TWF/ihhuang 11 1308784 100nm或70nm特別有用。在一些實施例中，虛擬閘極可 以跨越超過兩個獨立主動區。 上述之不同實施例係用以實現本發明之不同特徵。 特殊組成元件及製程係用以闡明本發明。上述舉例僅為 說明，並非用以限定本發明的範圍。 本發明雖以較佳實施例揭露如上，然其並非用以限 定本發明的範圍，任何熟習此項技藝者，在不脫離本發 明之精神和範圍内，當可做些許的更動與潤飾，因此本 發明之保護範圍當視後附之申請專利範圍所界定者為 準。

0503-A30268TWF/ihhuang 12 1308784 【圖式簡單說明】 第1圖係顯示利用虛擬元件以獲致較佳元件匹配 之傳統方法。 第2圖係顯示利用虛擬元件於記憶陣列中，以獲致 較佳元件匹配性之傳統方法。 第3圖係顯示不同元件的飽和汲極電流的變化視其 -位置距離主動區邊緣而定的圖表及電路。 第4圖係顯示依據本發明之第一實施例所示改良後 的單元結構，解決因「溝槽隔離導致的應力效應」所引 起的元件不匹配。 第5圖係顯示依據本發明之第二實施例所示改良後 的單元結構，解決因「溝槽隔離導致的應力效應」所引 起的元件不匹配。 ”第6圖係顯示依據本發明之第三實施例所示改良後 的早結構’解決因「溝槽隔離導致的應力效應」所引 起的元件不匹配。

I 【主要元件符號說明】 / 100、200〜標號； -· 102、106、508、602、604〜區域； 104〜運算多晶矽電阻； 108〜虛擬多晶發電阻； 202〜記憶陣列單元； 204〜虚擬單元； 302〜佈局； 0503-A30268TWF/ihhuang 13 Γ308784 304〜飽和汲極電流Idsat與元件的位置距離主動區邊 緣的關係圖； 306、406〜主動區邊緣； 308、310〜多晶矽閘極； 312〜内部主動區； 400〜單元結構； • 402〜延伸的主動區； 404〜虛擬元件； . 408〜運算元件； 410〜内部區域； 500〜配置； 502〜中間區域； . 504、504a、504b〜運算元件； 506〜虛擬元件； 600〜對稱結構。 0503-A30268TWF/ihhuang 14

Claims (1)

1308784 期：97.11.13

第95125638號申請專利範圍修正本 十、申請專利範圍： I一種降低元件效能不匹配的方法 提供一基底； 形成至少一延伸主動區於上述基底上，i *伸主動區從至少一主動區之至少-端延伸開來； , 6 又置至少一運算元件於至少一上述主動區上；以及 設置至少一虛擬元件於上述延伸主動區上； 鲁其中上述延伸主動區具有—長度，而上述長度至少 兩倍於兩相鄰之上述運算元件之間極距離。 2.如申請專利範圍第1項所述之降低元件效能不匹 -的方法其中上述延伸主動區係實施於—既定主動區 的兩端。 3·如申請專利範圍第1項所述之降低元件效能不匹 配的方法，其中上述運算元件大體上被以對稱的方式劃 刀及配置，以共用一虛擬共同中心，進而降低製程變異 鲁之梯度。 ’、 4·如申請專利範圍第3項所述之降低元件效能不匹 配的方法，其中上述主動區具有配置於上述被劃分之運 -异元件間之一中心區域内的上述延伸主動區。 5.如申請專利範圍第4項所述之降低元件效能不匹 配的方法，更包括至少一虛擬元件設置於上述中心區域 内的上述延伸主動區。 6·如申請專利範圍第5項所述之降低元件效能不匹 配的方法’其中上述虛擬元件係耦接至一既定接地電壓。 0503-A30268TWF2/jamn Gwo 1308784 第95125638號申糊範圍修正本 修正日期⑽U3 _ 7.如申請專利範圍第5項所述之降低元件效能不匹 =的方法，其中上述虛擬元件之閘極係以多晶矽材料製 8·種半‘體電路，具有降低元件效能不匹配 性，包括： 之4寸 一第一主動區，位於一基底上，至少一 在—第一端；以及 動& | 至>一運异元件，位於上述第一主動區； 其中上述延伸主動區具有一長I，而i述長度至少 兩倍於兩相鄰之上述運算元件之閘極間最短距離， 低上述運异元件的不匹配； ，、中上述延伸主動區包括至少三個虛擬元件。 、、=如申請專利範圍第8項所述之半導體電路，其中 上述第-主動區更包括在—第二端上之—延伸主動區。 一如申請專利範圍第8項所述之半導體電路，更包 ，括一第一主動區’至少一運算元件位於上述第二主動區 之亡，以及一第一延伸主動區，位於上述第二主動區之 -第-端上，其中上述第一主動區與第二主動區一致， 且其中上述第一主動區與第二主動區之第一延伸主動區 位於上述第一主動區與第二主動區上運算元件之間的一 中心區域。 如申請專利範圍第々10項所述之半導體電路，更 包括-第三主動區及一第四主動區，各具有一延伸主動 區於上述中心區域，其中至少一運算元件大體上以對稱 050j-A30268TWF2/Jamn Gwo 16 1308784 第95125638號申請專利範圍修正本 修正日期：97.11.13 的方式置於上述第一主動區、第二主動區、第三主動區、 及第四主動區’以降低製程相關之變異。 12. —種半導體電路，具有降低元件不匹配之特性， 包括： 一第一主動區，位於一基底上，至少一延伸主動區 在一第一端；

至少一運算元件，位於上述第一主動區；以及 至少一虛擬元件，位於上述第一端之延伸主動區； 其中上述延伸主動區具有一長度’而上述長度至少 兩倍於兩相鄰之上述運算元件之閘極間最短距離，以降 低上述運算元件因溝槽隔離導致的應力，且其中上述延 伸主動區所增加之虛擬元件，係用以降低因光微影製程 所造成之鄰近效應。 13·如申請專利範圍第12項所述之半導體電路，其 中上述第一主動區更包括在一第二端上之一第二延伸主 動區。 14. 如申請專利範圍第12項所述之半導體電路，其 中上述虛擬元件係耦接至一既定接地電壓。 15. 如申請專利範圍第12項所述之半導體電路，更 第-主動區、-第二主動區、及—第四主動區， 各具有=延伸主動區於一中心區域，且所有上述第一主 第二主動區、第三主動區、及第四主動區大體上 =稱的方式配置，其中所有上述運算元件大體上以對 稱的方式置於上述第-主純、第二主動區 〇5〇3-A3〇268TWF2/JamnGwo 17 1308784 第95125638號申請專利範圍修正本 修正曰期：97.11.13 區、及第四主動區。 16. 如申請專利範圍第15項所述之半導體電路，其 中並無虛擬元件置於任意兩個上述運算元件之間的中心 區域。 17. 如申請專利範圍第15項所述之半導體電路，其 中至少一虛擬元件置於上述兩個運算元件之間的中心區 域。

0503-A30268TWF2/Jamn Gwo 18