TWI770759B - 積體電路 - Google Patents

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Abstract

一種積體電路包括上拉電路、靜電放電(ESD)首級防護電路和下拉電路。上拉電路耦合在焊盤和第一電壓端子之間。ESD首級防護電路包括耦合至焊盤和上拉電路的第一端子，以及耦合至與第一電壓端子不同的第二電壓端子的第二端子。下拉電路具有耦合至焊盤、ESD首級防護電路和上拉電路的第一端子，以及耦合至第二電壓端子的第二端子。下拉電路包括第一導電類型的至少一個第一電晶體，其第一端子耦合至下拉電路的第一端子。該至少一個第一電晶體的擊穿電壓大於ESD首級防護電路的觸發電壓。

Description

積體電路
本案是關於一種積體電路，特別是關於一種具有與焊盤耦接之汲極穩流電晶體的積體電路。
ESD事件產生極高的電壓並導致短持續時間的高電流脈衝，這會損壞積體電路裝置。對於積體電路裝置的ESD保護設計，業界已經實現了兩級ESD保護電路，包括例如ESD初級保護電路和受害裝置。然而，在ESD初級保護電路導通之前，由於ESD初級保護電路的高快速開啟電壓，受害裝置可能會被損壞。
根據本公開的一個實施例，提供了一種積體電路，包括：上拉電路，耦合在焊盤和第一電壓端子之間；靜電放電(ESD)初級保護電路，包括耦合至所述焊盤和所述上拉電路的第一端子，以及耦合至與所述第一電壓端子不同的第二電壓端子的第二端子；以及下拉電路，包括耦合至所述焊盤、所述靜電放電初級保護電路和所述上拉電路的第一端子，以及耦合至所述第二電壓端子的第二端子， 其中，所述下拉電路包括第一導電類型的至少一個第一電晶體，所述至少一個第一電晶體的第一端子耦合至所述下拉電路的第一端子；其中，所述至少一個第一電晶體的擊穿電壓大於所述靜電放電初級保護電路的觸發電壓。
根據本公開的另一實施例，提供了一種積體電路，包括：電阻結構，耦合在第一電壓端子和焊盤之間；第一有源區域，耦合到所述焊盤和所述電阻結構；第二有源區域，耦合在所述第一有源區域和第二電壓端子之間，所述第二電壓端子不同於所述第一電壓端子；第一類型的第三有源區域，耦合到所述焊盤和所述第一有源區域；以及所述第一類型的第四有源區域，耦合在所述第三有源區域和所述第二電壓端子之間，其中，所述第三有源區域的寬度大於所述第四有源區域的寬度；其中，所述第一有源區域和所述第二有源區域被包括在用作第一電晶體的結構中，並且所述第三有源區域和所述第四有源區域被包括在用作第二電晶體的結構中；其中，所述第二電晶體被配置為在所述第一電晶體截止時釋放從所述焊盤注入的靜電電荷。
100-500,300’:積體電路
110,210:焊盤(pad)
120:上拉電路
130:下拉電路
140:靜電放電(ESD)初級保護電路
VDDIO,VSS:電源電壓，電壓端子
220-240,220a-220c,230a-230d,240a-240b,FOD:電晶體
P_sub:基板
NW,DNW:阱區域
221a-221c,231a-231c,241a-241c,221d-221i,231d-231i,231j-231l,241d-241m:閘極
222a,222b,232a,232b,242a,242b,222c-222f,232c-232f,242c,232g-232h,242d-242e:有源區域
251a-251g,251h-251s:導電段
R:電阻元件
RL:電阻結構
600:方法
610-620:步驟
700:電子設計自動化(EDA)系統
710:I/O,I/O介面
720:處理器，硬體處理器
730:網路介面
740:網路
750:匯流排
760:非暫態電腦可讀存儲介質
761:電腦程式代碼(指令)
762:存儲標準單元的庫
763:使用者介面
770:製造工具
800:IC製造系統
810:設計室
811:IC設計佈局圖
820:遮罩室
821:資料準備
822:遮罩製造
823:遮罩
830:IC製造商/製造者
832:晶圓製造
833:晶圓
840:IC裝置
在結合附圖閱讀下面的具體實施方式時，可以從下面的具體實施方式中最佳地理解本公開的一實施例的各方面。應當注意，根據行業的標準做法，各種特徵不是按比例繪製的。事實上，為了討論的清楚起見，各種特徵的尺 寸可能被任意增大或減小。
第1圖是根據一些實施例的積體電路的一部分的方塊圖。
第2A圖是根據一些實施例的與第1圖的積體電路相對應的積體電路的一部分的等效電路。
第2B圖是根據一些實施例的第2A圖中的積體電路的一部分的平面視圖中的佈局圖。
第3A圖是根據各種實施例的與第1圖的積體電路相對應的積體電路的一部分的等效電路。
第3B圖是根據一些實施例的第3A圖中的積體電路的一部分的平面視圖中的佈局圖。
第3C是根據另一些實施例的第3A圖中的積體電路的一部分的平面視圖中的佈局圖。
第4A圖是根據一些實施例的與第1圖的積體電路相對應的積體電路的一部分的等效電路。
第4B圖是根據一些實施例的第4A圖中的積體電路的一部分的平面視圖中的佈局圖。
第5A圖是根據一些實施例的與第1圖的積體電路相對應的積體電路的一部分的等效電路。
第5B圖是根據一些實施例的第5A圖中的積體電路的一部分的平面視圖中的佈局圖。
第6圖是根據一些實施例的操作積體電路的方法的流程圖。
第7圖是根據本公開的一些實施例的用於設計積體電路佈局設計的系統的方塊圖。
第8圖是根據一些實施例的積體電路製造系統以及與其相關聯的積體電路製造流程的方塊圖。
下面的公開內容提供了用於實現所提供的主題的不同特徵的許多不同的實施例或示例。下文描述了組件和佈置的具體示例以簡化本公開的一實施例。當然，這些僅僅是示例而不意圖是限制性的。例如，在下面的描述中，在第二特徵上方或之上形成第一特徵可以包括以直接接觸的方式形成第一特徵和第二特徵的實施例，並且還可以包括可以在第一特徵和第二特徵之間形成附加特徵，使得第一特徵和第二特徵可以不直接接觸的實施例。此外，本公開可以在各個示例中重複參考數位和/或字母。該重複是出於簡單和清楚的目的，並且其本身並不指示所討論的各種實施例和/或配置之間的關係。
在本說明書中使用的術語通常具有在本領域和在使用每個術語的特定上下文中的普通含義。本說明書對示例的使用(包括本文討論的任何術語的示例)僅是說明性的，絕不限制本公開的一實施例或任何示例性術語的範圍和含義。同樣，本公開不限於本說明書中給出的各種實施例。
儘管術語「第一」、「第二」等在本文中可用於描述各種元件，但是這些元件不應受這些術語的限制。這些術語用於將一個元件與另一個元件區分開。例如，在不脫 離實施例的範圍的情況下，第一元件可以被稱為第二元件，並且類似地，第二元件可以被稱為第一元件。如本文所使用的，術語「和/或」包括一個或多個相關聯的所列項的任何和所有組合。
現在參考第1圖。第1圖是根據各種實施例的積體電路100的一部分的方塊圖。為了說明，積體電路100包括焊盤(pad)110、上拉電路120、下拉電路130和靜電放電(ESD)初級保護電路140。焊盤110耦合到上拉電路120的端子、下拉電路130的端子和ESD初級保護電路140的端子。上拉電路120的另一端子耦合到被配置為接收電源電壓VDDIO(以下段落中也將被稱為「電壓端子VDDIO」)的電壓端子。下拉電路130的端子耦合至上拉電路120的端子和ESD初級保護電路140的端子，並且下拉電路130的另一端子耦合到被配置為接收電源電壓VSS(以下段落中也將被稱為「電壓端子VSS」)的電壓端子。ESD初級保護電路140的端子耦合至上拉電路120的端子和下拉電路130的端子，並且ESD初級保護電路140的另一端子耦合至下拉電路130的另一端子和電壓端子VSS。在一些實施例中，積體電路100利用有效的釋放路徑來提供ESD保護以繞過任何ESD應力。例如，積體電路100保護內部電路(未示出)不被人體模型(human body model，HBM)、充電裝置模型(charge device model，CDM)和機器模型(machine model，MM)中的不期望的和不可預測的靜電放電事件損壞。出於 說明的目的給出了第1圖所示的積體電路100。各種等效的ESD保護電路在本公開的一實施例的預期範圍內。例如，在一些實施例中，跟蹤器電路與上拉電路120和/或下拉電路130相耦合，並且被配置為在普通操作模式下控制上拉電路120和下拉電路130。
在一些實施例中，在ESD事件期間，例如，下拉電路130鉗制ESD事件中由靜電電荷感應的電壓，並且在ESD初級保護電路140尚未導通時，來自焊盤110的ESD電流的一部分通過下拉電路130分流到電壓端子VSS。隨著ESD電流的增加，ESD初級保護電路140的兩個端子上的電壓增加，並且進一步達到觸發電壓，該觸發電壓被配置為導通ESD初級保護電路140。因此，ESD初級保護電路140導通以使ESD電流的一部分從焊盤110釋放到電壓端子VSS。
現在參考第2A圖。第2A圖是根據一些實施例的與第1圖的積體電路100相對應的積體電路200的一部分的等效電路。積體電路200包括焊盤210和電晶體220-240。相對於例如第1圖的焊盤110配置焊盤210。相對於例如第1圖的上拉電路120配置電晶體220。相對於例如第1圖的下拉電路130配置電晶體230。相對於例如第1圖的ESD初級保護電路140配置電晶體240。在一些實施例中，電晶體230與電晶體240基本相同。
為了說明，在一些實施例中，電晶體220的端子耦合到電壓端子VDDIO，並且電晶體220的另一端子耦 合到焊盤210。電晶體230的端子耦合到焊盤210，並且電晶體230的另一端子耦合到電壓端子VSS。電晶體240的端子耦合到焊盤210，並且電晶體240的另一端子耦合到電壓端子VSS。
在一些實施例中，電晶體220是第一導電類型(即P型)電晶體，並且電晶體230和240是第二導電類型(即N型)電晶體。
在一些實施例中，電晶體230的擊穿電壓大於例如作為第2A圖的ESD初級保護電路的電晶體240的觸發電壓。在替代實施例中，電晶體230的擊穿電壓的絕對值是電晶體220的擊穿電壓的絕對值的N倍，其中N大於約2。電晶體220-240的配置的細節將在以下段落中討論。
出於說明性目的給出了積體電路200。積體電路200的各種實施方式在本公開的一實施例的預期範圍內。例如，在一些實施例中，積體電路200包括並聯耦合以用作電晶體220的多個P型電晶體，和/或並聯耦合以用作電晶體230和/或電晶體240的多個N型電晶體。
現在參考第2B圖。第2B圖是根據一些實施例的第2A圖中的積體電路200的一部分的平面視圖中的佈局圖。為了說明，積體電路200包括基板P_sub、第二導電類型(即N型)的阱區域NW、閘極221a-221c、231a-231c、241a-241c、有源區域222a、222b、232a、232b、242a、242b、以及導電段251a-251g。在一些 實施例中，閘極221a-221c以及有源區域222a、222b設置在阱區域NW中。閘極231a-231c、241a-241c以及有源區域232a、232b、242a和242b設置在基板P_sub上。導電段251a-251g例如佈置在閘極221a-221c、231a-231c、241a-241c和有源區域222a、222b、232a、232b、242a、242b上方。
為了說明，閘極221a-221c以及導電段251a-251b和251c一起對應於電晶體220。閘極231a-231c以及導電段251c、251d和251e一起對應於電晶體230。閘極241a-241c以及導電段251c、251f和251g一起對應於電晶體240。在這樣的實施例中，電晶體220-240共用導電段251c，其對應於如第2A圖所示的通過導電段251c耦合到焊盤210的電晶體220-240。
為進一步說明第2B圖，導電段251a對應於電晶體220的源極端子。閘極221b和導電段251b一起對應於電晶體220的閘極端子。導電段251c對應於電晶體220的汲極端子。導電段251c還對應於電晶體230的汲極端子。閘極231b和導電段251d一起對應於電晶體230的閘極端子。導電段251e對應於電晶體230的源極端子。導電段251c進一步對應於電晶體240的汲極端子。閘極241b和導電段251f一起對應於電晶體240的閘極端子。導電段251g對應於電晶體240的源極端子。
在一些實施例中，閘極221a、221c、231a、231c、 241a和241c被稱為虛設閘極，其中在一些實施例中，「虛設」閘極被稱為未被電連接為MOS裝置的閘極，在電路中沒有任何功能。
有源區域222a通過導電段251a耦合到電壓端子VDDIO。有源區域222b通過導電段251c耦合到有源區域232a和242a。有源區域232b通過導電段251e耦合到電壓端子VSS。有源區域242b通過導電段251g耦合到電壓端子VSS。
繼續參考第2B圖，為了說明，有源區域232a的寬度大於有源區域232b的寬度，並且還大於有源區域222a、222b和242b的寬度。在一些實施例中，有源區域232a的寬度基本上等於有源區域242a的寬度。在替代實施例中，有源區域232a的寬度是有源區域232b、222a、222b和242b的寬度的約5倍至約6倍。
利用第2B圖的配置，在一些實施例中，有源區域232a被配置用於形成電晶體230，而導電段251c對應於耦合到焊盤210的電晶體230的汲極端子。在這樣的實施例中，與一些方法相比，電晶體230(具有耦合到焊盤210的較寬寬度的有源區域232a以接收ESD電流)得到增加的並且更大的汲極鎮流以提高ESD性能。因此，當ESD事件發生時，作為第1圖的下拉電路130的電晶體230能夠承受較大的ESD電流。
在一些方法中，與第2A圖中的電晶體230相關聯的下拉電路包括具有耦合到焊盤以接收ESD電流的有 源區域的電晶體，其中，有源區域的寬度等於耦合到電源電壓(例如，電壓端子VDDIO和/或VSS)的其他普通有源區域的寬度。因此，上述電晶體具有典型的擊穿電壓。此外，下拉電路耦合到與第2A圖中的電晶體240相關聯的ESD初級保護電路。然而，在一些方法中，ESD初級保護電路的觸發電壓大於包括在下拉電路中的電晶體的擊穿電壓。因此，當跨下拉電路和ESD初級保護電路的電壓(由ESD事件引起)增加並且達到包括在下拉電路中的電晶體的擊穿電壓而沒有達到ESD初級保護電路的觸發電壓時，在ESD初級保護電路導通以釋放ESD電流之前，包括在下拉電路中的電晶體被ESD電流損壞。
與上述方法相比，利用如上文在第2A圖至第2B圖的實施例中所討論的配置，電晶體230的擊穿電壓可以增加，並且例如為上述方法中的擊穿電壓的約2至3倍。
出於說明性目的給出了第2A圖至第2B圖的積體電路200。積體電路200的各種實施方式在本公開的一實施例的預期範圍內。例如，在一些實施例中，有源區域222b的寬度等於有源區域232a的寬度，而有源區域222a的寬度等於有源區域232b的寬度。
在一些實施例中，電晶體的耦合到焊盤的有源區域的寬度被選擇為使得電晶體的擊穿電壓增加並且大於ESD初級保護電路的觸發電壓。有源區域的最佳寬度由ESD性能、洩漏電流和佈局面積來權衡。
現在參考第3A圖。第3A圖是根據各種實施例的 與第1圖的積體電路100相對應的積體電路300的一部分的等效電路。關於第3A圖的實施例，與第2A圖中的元件相同的元件被指定相同的附圖標記以易於理解。為了簡潔起見，在此省略了以上段落中已經詳細討論的相似元件的具體操作，除非需要引入與第3A圖所示的元件的協作關係。
與第2A圖的積體電路200相比，積體電路300還包括電晶體220a-220c、230a-230c和240a-240b。電晶體220a-220b相對於例如第2A圖的電晶體220被配置，並且被配置為用作第1圖的上拉電路120。電晶體230a相對於例如第2A圖的電晶體230被配置，並且電晶體230a-230c被配置為用作第1圖的下拉電路130。電晶體240a相對於例如第2A圖的電晶體240被配置，並且電晶體240a-240b被配置為用作第1圖的ESD初級保護電路140。
為了說明，電晶體220a-220c串聯耦合在電壓端子VDDIO和焊盤210之間。電晶體230b-230c串聯耦合到電晶體230a的端子和電壓端子VSS，而電晶體230a的另一端子耦合到焊盤210。電晶體240b串聯耦合到電晶體240a的端子和電壓端子VSS，而電晶體240a的另一端子耦合到焊盤210。電晶體240b的控制端子被耦合到電壓端子240b。
在一些實施例中，電晶體220a-220c是第一導電類型(即P型)電晶體，並且電晶體230a-230c和 240a-240b是第二導電類型(即N型)電晶體。
在一些實施例中，電晶體230a-230c整體的擊穿電壓大於電晶體240a-240b整體的觸發電壓。換句話說，在電晶體230a-230c被損壞之前，電晶體240a-240b被導通。
在一些實施例中，電晶體230a的擊穿電壓是電晶體230b-230c的擊穿電壓的N倍，其中N大於約2。電晶體230a的擊穿電壓的絕對值是電晶體220a-220c中的每一個的擊穿電壓的絕對值的N倍。在替代實施例中，電晶體230a的擊穿電壓實質上與電晶體240a的擊穿電壓相同。在以下段落中將討論電晶體220a-220c、230a-230c和240a-240b的配置的細節。
出於說明性目的給出了積體電路300。積體電路300的各種實施方式在本公開的一實施例的預期範圍內。例如，在一些實施例中，電晶體230a的擊穿電壓大於電晶體240a-240b整體的觸發電壓。
現在參考第3B圖。第3B圖是根據一些實施例的第3A圖中的積體電路300的一部分的平面視圖中的佈局圖。關於第3B圖的實施例，與第2B圖中的元件相同的元件被指定相同的附圖標記以易於理解。為了簡潔起見，在此省略了以上段落中已經詳細討論的相似元件的具體操作，除非需要引入與第3B圖所示的元件的協作關係。
與第2B圖的積體電路200相比，積體電路300還包括閘極221d-221i、231d-231i和241d、有源區 域222c-222f、232c-232f和242c、以及導電段251h-251r。在一些實施例中，閘極221d-221i和有源區域222c-222f設置在阱區域NW中。閘極231d-231i、241d和有源區域232c-232f、242c設置在基板P_sub上。導電段251h-251r例如佈置在閘極221d-221i、231d-231i和241d以及有源區域222c-222f、232c-232f和242c上方。
為了說明，閘極221d-221f和導電段251i、251l、251k一起對應於電晶體220b。閘極221g-221i和導電段251j、251l、251m一起對應於電晶體220c。閘極231d-231f和導電段251n、251p、251q一起對應於電晶體230b。閘極231g-231i和導電段251o、251q、251r一起對應於電晶體230c。閘極241c-241d和導電段251f一起對應於電晶體240b。在一些實施例中，閘極221d、221f、221g、221i、231a、231c、231d、231f、231g、231i和241d被稱為虛設閘極。
為了進一步說明第3B圖，導電段251k對應於電晶體220a的源極端子和電晶體220b的汲極端子。閘極221e和導電段251i一起對應於電晶體220b的閘極端子。導電段251l對應於電晶體220b的源極端子和電晶體220c的汲極端子。閘極221h和導電段251j一起對應於電晶體220c的閘極端子。導電段251m對應於電晶體220c的源極端子。在這樣的實施例中，電晶體220a-220b共用導電段251k，其對應於通過導電段251k彼此耦合的 電晶體220a-220b。電晶體220b-220c共用導電段251l，其對應於通過導電段251l彼此耦合的電晶體220b-220c。
導電段251p對應於電晶體230a的汲極端子和電晶體230b的源極端子。閘極231e和導電段251n一起對應於電晶體230b的閘極端子。導電段251q對應於電晶體230b的汲極端子和電晶體230c的源極端子。閘極231h和導電段251o一起對應於電晶體230c的閘極端子。導電段251r對應於電晶體230c的源極端子。在這樣的實施例中，電晶體230a-230b共用導電段251p，其對應於通過導電段251p彼此耦合的電晶體230a-230b。電晶體230b-230c共用導電段251q，其對應於通過導電段251q彼此耦合的電晶體230b-230c。
導電段251h對應於電晶體240b的源極，並且閘極241c和導電段251h一起對應於電晶體240b的閘極端子。在這樣的實施例中，電晶體240a-240b共用有源區域242b，其對應於彼此耦合的電晶體240a-240b。
有源區域222e通過導電段251m耦合到電壓端子VDDIO。有源區域232f通過導電段251r耦合到電壓端子VSS。有源區域242c通過導電段251h耦合到電壓端子VSS。
繼續參考第3B圖，為了說明，有源區域232a的寬度大於有源區域232b-232f的寬度，並且還大於有源區域222c-222e和242c的寬度。在一些實施例中，有 源區域232a的寬度是有源區域232b-232f、222c-222e和242c的寬度的約5倍至約6倍。
利用第3A圖至第3B圖的配置，積體電路300具有多個電晶體作為下拉電路並且ESD初級保護電路在較高電壓域(例如，電壓VDDIO約為3.3伏)中操作，相比於積體電路200具有單個電晶體作為下拉電路並且ESD初級保護電路以約為1.8伏的電壓VDDIO來操作。
出於說明性目的給出了第3A圖至第3B圖的配置。積體電路300的各種實施方式在本公開的一實施例的預期範圍內。例如，在一些實施例中，用作下拉電路的一個電晶體中包括的電晶體的數量小於3。
現在參考第3C圖。第3C圖是根據另一些實施例的第3A圖中的積體電路300的一部分的平面視圖中的佈局圖。關於第3C圖的實施例，與第3B圖中的元件相同的元件被指定相同的附圖標記以易於理解。為了簡潔起見，在此省略了以上段落中已經詳細討論的相似元件的具體操作，除非需要引入與第3C圖所示的元件的協作關係。
與第3B圖的積體電路300相比，代替具有單獨的有源區域，積體電路300’的電晶體(對應於第3A圖的電晶體220a-220c、230a-230c)包括共用的有源區域。為了說明，電晶體220a-220b共用有源區域222a，其對應於在電晶體220a的源極區域和電晶體220b的汲極區域處彼此耦合的電晶體220a-220b。電晶體220b-220c共用有源區域222f，其對應於在電晶體220b的源極區域 和電晶體220c的汲極區域處彼此耦合的電晶體220b-220c。此外，電晶體230a-230b共用有源區域232b，其對應於在電晶體230a的源極區域和電晶體230b的汲極區域處彼此耦合的電晶體230a-230b。電晶體230b-230c共用有源區域232d，其對應於在電晶體230b的源極區域和電晶體230c的汲極區域處彼此耦合的電晶體230b-230c。
利用第3C圖的配置，與第3B圖的積體電路300相比，具有共用的有源區域的積體電路300’在佈局設計中佔據較小的面積。
現在參考第4A圖。第4A圖是根據一些實施例的與第1圖的積體電路100相對應的積體電路400的一部分的等效電路。關於第4A圖的實施例，與第3A圖中的元件相同的元件被指定相同的附圖標記以易於理解。為了簡潔起見，在此省略了以上段落中已經詳細討論的相似元件的具體操作，除非需要引入與第4A圖所示的元件的協作關係。
與第3A圖的積體電路300相比，代替具有對應於第1圖的上拉電路120的多個電晶體220a-220c，積體電路400包括耦合在電壓端子VDDIO和焊盤210之間的電阻元件R。在一些實施例中，電阻元件R由具有高電阻的電阻器來實現以提供ESD保護。
現在參考第4B圖。第4B圖是根據一些實施例的第4A圖中的積體電路400的一部分的平面視圖中的佈局 圖。關於第4B圖的實施例，與第3B圖中的元件相同的元件被指定相同的附圖標記以易於理解。為了簡潔起見，在此省略了以上段落中已經詳細討論的相似元件的具體操作，除非需要引入與第4A圖所示的元件的協作關係。
與第3B圖的積體電路300相比，代替具有對應於第3A圖的電晶體220a-220c的結構，積體電路400包括與第1圖的上拉電路120相對應的電阻結構RL，以及設置在基板P_sub上的阱區域DNW。為了說明，電阻結構被設置在基板P_sub上，並且通過導電段251m耦合到電壓端子VDDIO並通過導電段251c耦合到有源區域232a和242a。此外，代替被佈置在基板P_sub上，閘極231a、231b、231d、231h和231i以及有源區域232a-232b、232d和232f被佈置在阱區域DNW中。
出於說明性目的給出了第4A圖至第4B圖的積體電路400的配置。積體電路400的各種實施方式在本公開的一實施例的預期範圍內。例如，在一些實施例中，電晶體230a-230c包括單獨的有源區域，而不是具有如第4B圖所示的共用的有源區域。
現在參考第5A圖。第5A圖是根據一些實施例的與第1圖的積體電路100相對應的積體電路500的一部分的等效電路。關於第5A圖的實施例，與第4A圖中的元件相同的元件被指定相同的附圖標記以易於理解。為了簡潔起見，在此省略了以上段落中已經詳細討論的相似元件的具體操作，除非需要引入與第5A圖所示的元件的協作關 係。
與第4A圖的積體電路400相比，積體電路500包括對應於第1圖的ESD初級保護電路140的電晶體FOD，以及第二導電類型(即N型)的電晶體230d。為了說明，電晶體FOD的端子耦合至電阻元件R和焊盤210，而電晶體FOD的另一端子耦合至電壓端子VSS和電晶體230d的端子。電晶體FOD的控制端子耦合到電晶體FOD的另一端子和電壓端子VSS。電晶體230d串聯耦合至電晶體230c和電壓端子VSS。在一些實施例中，電晶體230a-230d一起用作對應於第1圖的下拉電路130的電晶體。
在一些實施例中，電晶體FOD由場氧化物裝置實現以在焊盤210處分流ESD電荷。出於說明性目的給出電晶體FOD。電晶體FOD的各種實施方式在本公開的一實施例的預期範圍內。例如，在一些實施例中，電晶體FOD是具有可調閾值電壓的厚場氧化物裝置。
現在參考第5B圖。第5B圖是根據一些實施例的第5A圖中的積體電路500的一部分的平面視圖中的佈局圖。關於第5B圖的實施例，與第3B圖和第4B圖中的元件相同的元件被指定相同的附圖標記以易於理解。為了簡潔起見，在此省略了以上段落中已經詳細討論的相似元件的具體操作，除非需要引入與第5B圖所示的元件的協作關係。
與第4B圖的積體電路400相比，積體電路500 包括如第3B圖中所討論的分離的有源區域、閘極231j-231l、241d-241m、有源區域232g-232h和242d-242e、以及導電段251s。為了說明，閘極231j-231l和有源區域232g-232h設置在阱區域DNW中。閘極241d-241h和有源區域242d設置在基板P_sub上的阱區域NW中。閘極241i-241m和有源區域242e設置在基板P_sub上。在一些實施例中，導電段251c進一步佈置在閘極241d-241h和有源區域242d上方。導電段251r進一步佈置在有源區域232g上方。導電段251s佈置在有源區域232h和242e以及閘極241i-241m上方。
為了說明，閘極231j-232h以及導電段251r、251p和251s一起對應於電晶體230d。具體地，閘極251p和導電段251p對應於電晶體230d的閘極端子。導電段251r對應於電晶體230d的汲極端子。導電段251s對應於電晶體230d的源極端子，並且耦合到電壓端子VSS。閘極241d-241m、導電段251c和251r、以及基板P_sub一起對應於電晶體FOD。具體地，導電段251c對應於電晶體FOD的第一端子，其耦合到焊盤210。導電段251s對應於電晶體FOD的第二端子，其耦合至電壓端子VSS和電晶體230d的源極端子。基板P_sub對應於電晶體FOD的第三端子，其耦合到電晶體FOD的第二端子和電壓端子VSS。在一些實施例中，閘極241d-241m被稱為虛設閘極。
有源區域232h通過導電段251s耦合到有源區域242e。有源區域242d通過導電段251c耦合到電阻結構RL、有源區域232a和焊盤210。
在一些實施例中，有源區域242d是第一導電類型(即P型)，並且有源區域242e是第二導電類型(即，N型)。出於說明性目的給出了電晶體FOD的配置。電晶體FOD的各種實施方式在本公開的一實施例的預期範圍內。例如，在一些實施例中，在電晶體FOD中包括的有源區域具有相同的導電類型(即N型)。
繼續參考第5B圖，為了說明，有源區域232a的寬度大於有源區域232g-232h的寬度。在一些實施例中，有源區域232a的寬度是有源區域232g-232h的寬度的約5倍至約6倍。
在一些方法中，積體電路包括與電晶體230a相對應的電晶體，但是該電晶體具有寬度相等的有源區域。結果，積體電路在約1.5KV下通過人體模型測試而在約1.8KV下失效，並且在450V下通過充電裝置模型測試而在500V下失效。與上述方法相比，利用第5A圖至第5B圖的配置，積體電路500為在較高電壓域中操作的內部電路提供良好的ESD保護。例如，在本公開的一些實施例中，積體電路500在約2.5KV下通過人體模型測試，並且在約700V下通過充電裝置模型測試(即電流的峰值為約6.7A)。此外，通過比較傳輸線脈衝(TLP)測試的結果，擊穿電流從如一些方法所示的約1.1A增加到如本公 開的一些實施例中所示的約3.2A。換句話說，與一些方法相比，積體電路500在傳輸線脈衝測試中獲得了很大的改進。
出於說明目的給出了第5A圖至第5B圖的配置。積體電路500的各種實施方式在本公開的一實施例的預期範圍內。例如，在一些實施例中，用作下拉電路的一個電晶體中包括的電晶體的數量大於4。
現在參考第6圖。第6圖是根據一些實施例的操作積體電路100、200、300、400或500的方法600的流程圖。應理解，可以在第6圖所示的過程之前、之中和之後提供附加的操作，並且對於該方法的另外的實施例，可以替換或消除下面描述的一些操作。操作/過程的順序可以互換。貫穿各種視圖和說明性實施例，相同的參考標號用於指示相同的元件。方法600包括以下參考第2A圖描述的操作610-620。
在操作610中，靜電電荷通過有源區域232a和有源區域232b從焊盤210釋放到電壓端子VSS。在一些實施例中，有源區域232a和有源區域232b具有N型導電性，並且有源區域232a和有源區域232b的寬度彼此不同。有源區域232a和有源區域232b被包括在具有第一擊穿電壓的N型摻雜的電晶體230中。
在一些實施例中，有源區域232a的寬度是有源區域232b的寬度的約5倍至約6倍。
在一些實施例中，參考第3B圖，靜電電荷通過耦 合在有源區域232b和電壓端子VSS之間的有源區域232c-232f從焊盤210釋放到電壓端子VSS。有源區域232a-232f具有相同的導電類型。有源區域232a的寬度大於有源區域232b-232f的寬度。
在一些實施例中，有源區域232c-232f被包括在用作電晶體230b-230c的結構中，其中，電晶體230b-230c中的每一個具有小於第一擊穿電壓的第二擊穿電壓。
在一些實施例中，參考第3B圖，靜電電荷通過耦合在焊盤210和電壓端子VDDIO之間的有源區域222a-222f從焊盤210被放電到電壓端子VDDIO。有源區域222a-222f具有P型導電性。在一些實施例中，有源區域232a的寬度大於有源區域222a-222f的寬度。
在操作620中，靜電電荷通過ESD初級保護電路釋放，該ESD初級保護電路包括例如第1圖的ESD初級保護電路140和第2A圖的電晶體240。在一些實施例中，電晶體240具有與如圖所示的有源區域232a和電壓端子VSS相耦合的端子。在一些實施例中，ESD初級保護電路140具有低於第一擊穿電壓(例如，第2A圖的電晶體230的擊穿電壓)的觸發電壓。
在一些實施例中，在操作620中，參考第2B圖，靜電電荷通過耦合到焊盤210的有源區域242a以及耦合在有源區域242a和電壓端子VSS之間的有源區域242b被釋放。
在一些實施例中，有源區域232a和242a具有第一寬度，並且有源區域232b和242b具有小於第一寬度的第二寬度。
現在參考第7圖。第7圖是根據本公開的一些實施例的用於設計積體電路佈局設計的電子設計自動化(EDA)系統700的方塊圖。EDA系統700被配置為實現第6圖中公開的並結合第2A圖至第5B圖進一步解釋的方法600的一個或多個操作。在一些實施例中，EDA系統700包括APR系統。
在一些實施例中，EDA系統700是通用計算設備，包括硬體處理器720和非暫態電腦可讀存儲介質760。除其他項之外，非暫態電腦可讀存儲介質760被編碼有(即存儲)電腦程式代碼(指令)761，即一組可執行指令。由硬體處理器720執行指令761(至少部分地)表示實現例如方法600的一部分或全部的EDA工具。
處理器720通過匯流排750電耦合至非暫態電腦可讀存儲介質760。處理器720通過匯流排750還電耦合至I/O介面710和製造工具770。網路介面730也通過匯流排750電連接到處理器720。網路介面730連接到網路740，以便處理器720和非暫態電腦可讀存儲介質760能夠通過網路740連接到外部元件。處理器720配置為執行編碼在非暫態電腦可讀存儲介質760中的電腦程式代碼761，以使EDA系統700可用於執行所提到的過程和/或方法的一部分或全部。在一個或多個實施例中，處理器720 是中央處理單元(CPU)、多處理器、分散式處理系統、專用積體電路(ASIC)、和/或合適的處理單元。
在一個或多個實施例中，非暫態電腦可讀存儲介質760是電、磁、光、電磁、紅外、和/或半導體系統(或裝置或設備)。例如，非暫態電腦可讀存儲介質760包括半導體或固態記憶體、磁帶、可移動電腦磁片、隨機存取記憶體(RAM)、唯讀記憶體(ROM)、剛性磁片、和/或光碟。在使用光碟的一個或多個實施例中，非暫態電腦可讀存儲介質760包括光碟唯讀記憶體(CD-ROM)、讀/寫光碟(CD-R/W)、和/或數位視訊光碟(DVD)。
在一個或多個實施例中，非暫態電腦可讀存儲介質760存儲電腦程式代碼761，該電腦程式代碼761被配置為使EDA系統700(其中這種執行(至少部分地)代表EDA工具)可用於執行所述過程和/或方法的一部分或全部。在一個或多個實施例中，非暫態電腦可讀存儲介質760還存儲有助於執行所述過程和/或方法的一部分或全部的資訊。在一個或多個實施例中，非暫態電腦可讀存儲介質760存儲標準單元的庫762，包括本文所公開的這種標準單元，例如，包括以上關於第2A圖討論的電晶體220-240的單元。
EDA系統700包括I/O介面710。I/O介面710耦合到外部電路。在一個或多個實施例中，I/O介面710包括用於將資訊和命令傳送到處理器720的鍵盤、小鍵盤、滑鼠、軌跡球、觸控板、觸控式螢幕、和/或游標方向鍵。
EDA系統700還包括耦合到處理器720的網路介面730。網路介面730允許EDA系統700與網路740進行通信，一個或多個其他電腦系統連接到網路740。網路介面730包括：無線網路介面，例如，藍牙、WIFI、WIMAX、GPRS或WCDMA；或有線網路介面，例如，乙太網、USB或IEEE-1364。在一個或多個實施例中，在兩個或多個EDA系統700中實現所述過程和/或方法的一部分或全部。
EDA系統700還包括耦合到處理器720的製造工具770。製造工具770被配置為根據由處理器720處理的設計檔來製造積體電路，例如，第1圖所示的積體電路100。
EDA系統700被配置為通過I/O介面710接收資訊。通過I/O介面710接收的資訊包括指令、資料、設計規則、標準單元庫、和/或用於由處理器720處理的其他參數中的一個或多個。資訊經由匯流排750傳輸到處理器720。EDA系統700配置為通過I/O介面710接收與UI相關的資訊。該資訊作為使用者介面(UI)763存儲在非暫態電腦可讀存儲介質760中。
在一些實施例中，所述過程和/或方法的一部分或全部被實現為用於由處理器執行的獨立軟體應用。在一些實施例中，所述過程和/或方法的一部分或全部被實現為作為附加軟體應用的一部分的軟體應用。在一些實施例中，所述過程和/或方法的一部分或全部被實現為軟體應用的 外掛程式。在一些實施例中，所述過程和/或方法中的至少一個被實現為作為EDA工具的一部分的軟體應用。在一些實施例中，所述過程和/或方法的一部分或全部被實現為EDA系統700所使用的軟體應用。在一些實施例中，使用諸如可從鏗騰電子科技有限公司(CADENCE DESIGN SYSTEMS，Inc.)獲得的VIRTUOSO®之類的工具、或另一合適的佈局生成工具來生成包括標準單元的佈局圖。
在一些實施例中，這些過程被實現為存儲在非暫態電腦可讀記錄介質中的程式的功能。非暫態電腦可讀記錄介質的示例包括但不限於外部/可移動和/或內部/內置存儲裝置或記憶體單元，例如，光碟(例如，DVD)、磁片(例如，硬碟)、半導體記憶體(例如，ROM、RAM)、存儲卡等中的一項或多項。
第8圖是根據一些實施例的IC製造系統800以及與其相關聯的IC製造流程的方塊圖。在一些實施例中，基於佈局圖，使用IC製造系統800來製造下列項中的至少一項：(A)一個或多個半導體遮罩或(B)半導體積體電路的層中的至少一個元件中。
在第8圖中，IC製造系統800包括在與製造IC裝置840有關的設計、開發、以及製造週期和/或服務中彼此交互的實體，例如，設計室810、遮罩室820和IC製造商/製造者(「fab」)830。IC製造系統800中的實體通過通信網路連接。在一些實施例中，通信網路是單個網路。在一些實施例中，通信網路是各種不同的網路，例 如，內部網和互聯網。通信網路包括有線和/或無線通訊通道。每個實體與一個或多個其他實體進行交互，並向一個或多個其他實體提供服務和/或從其接收服務。在一些實施例中，設計室810、遮罩室820和IC製造商/製造者830中的兩個或更多個由單個較大公司擁有。在一些實施例中，設計室810、遮罩室820和IC製造商/製造者830中的兩個或更多個在公共設施中共存並使用公共資源。
設計室(或設計團隊)810生成IC設計佈局圖811。IC設計佈局圖811包括為IC裝置840(例如，上面關於第2B圖、第3B圖、第4B圖和第5B圖所討論的積體電路200、300、400和500)設計的各種幾何圖案(例如，第2B圖、第3B圖、第4B圖和第5B圖所描繪的IC佈局設計)。幾何圖案對應於組成要製造的IC裝置840的各種元件的金屬、氧化物、或半導體層的圖案。各個層進行組合以形成各種IC特徵。例如，IC設計佈局圖811的一部分包括在半導體基板(例如，矽晶圓)中形成的各種IC特徵(例如，有源區域、閘極電極、源極和汲極、層間互連的導電段或過孔、以及焊盤的開口)以及設置在半導體基板上的各種材料層。設計室810實施適當的設計過程以形成IC設計佈局圖811。設計過程包括邏輯設計、物理設計、或佈局和佈線中的一個或多個。IC設計佈局圖811呈現在具有幾何圖案資訊的一個或多個資料檔案中。例如，IC設計佈局圖811可以以GDSII檔案格式或DFII檔案格式表達。
遮罩室820包括資料準備821和遮罩製造822。遮罩室820使用IC設計佈局圖811來製造一個或多個遮罩823，其根據IC設計佈局圖811被用來製造IC裝置840的各個層。遮罩室820執行遮罩資料準備821，其中，IC設計佈局圖811被轉換成代表性資料檔案(「RDF」)。遮罩資料準備821將RDF提供給遮罩製造822。遮罩製造822包括遮罩寫入器。遮罩寫入器將RDF轉換為基板上的圖像，例如，遮罩(調製盤)823或半導體晶圓833。遮罩資料準備821處理IC設計佈局圖811，以符合遮罩寫入器的特定特性和/或IC製造商/製造者830的要求。在第8圖中，資料準備821和遮罩製造822被示為單獨的元件。在一些實施例中，資料準備821和遮罩製造822可以統稱為遮罩資料準備。
在一些實施例中，資料準備821包括光學接近校正(OPC)，其使用光刻增強技術來補償圖像誤差，例如，可能由衍射、干涉、其他工藝影響等引起的圖像誤差。OPC調整IC設計佈局圖811。在一些實施例中，資料準備821包括進一步的解析度增強技術(RET)，例如，離軸照明、子解析度輔助特徵、相移遮罩、其他合適的技術等或其組合。在一些實施例中，還使用反光刻技術(ILT)，其將OPC視為反成像問題。
在一些實施例中，資料準備821包括遮罩規則檢查器(MRC)，其利用一組遮罩創建規則來檢查已經在OPC中進行過處理的IC設計佈局圖811，該組遮罩創建 規則合包含某些幾何和/或連線性限制以確保足夠的餘量，以解決半導體製造工藝中的可變性等。在一些實施例中，MRC修改IC設計佈局圖811以補償遮罩製造822期間的限制，這可以撤銷由OPC執行的部分修改以滿足遮罩創建規則。
在一些實施例中，資料準備821包括光刻工藝檢查(LPC)，其模擬將由IC製造商/製造者830實施以製造IC裝置840的工藝。LPC基於IC設計佈局圖811來模擬該工藝以創建類比製造裝置，例如，IC裝置840。LPC類比中的工藝參數可以包括與IC製造週期的各個工藝相關聯的參數、與用於製造IC的工具相關聯的參數、和/或製造工藝的其他方面。LPC考慮了各種因素，例如，航空圖像對比度、焦深(「DOF」)、遮罩誤差增強因素(「MEEF」)、其他合適的因素等、或其組合。在一些實施例中，在通過LPC創建了類比製造裝置之後，如果模擬器件在形狀上不夠接近以滿足設計規則，則重複OPC和/或MRC以進一步完善IC設計佈局圖811。
應當理解，為了清楚起見，資料準備821的以上描述已被簡化。在一些實施例中，資料準備821包括諸如邏輯操作(LOP)之類的附加特徵，以根據製造規則來修改IC設計佈局圖811。此外，可以以各種不同的循序執行在資料準備821期間應用於IC設計佈局圖811的處理。
在資料準備821之後並且在遮罩製造822期間， 基於經修改的IC設計佈局圖811來製造遮罩823或一組遮罩823。在一些實施例中，遮罩製造822包括基於IC設計佈局圖811來執行一個或多個光刻曝光。在一些實施例中，基於經修改的IC設計佈局圖811，使用電子束(e-beam)或多個電子束的機制來在遮罩(光遮罩或調製盤)823上形成圖案。可以以各種技術形成遮罩823。在一些實施例中，遮罩823是使用二進位技術形成的。在一些實施例中，遮罩圖案包括不透明區域和透明區域。用於曝光已經塗覆在晶圓上的圖像敏感材料層(例如，光致抗蝕劑)的輻射束(例如，紫外線(UV)束)被不透明區域阻擋並且透射通過透明區域。在一個示例中，遮罩823的二元遮罩版本包括透明基板(例如，熔融石英)以及塗覆在二元遮罩的不透明區域中的不透明材料(例如，鉻)。在另一示例中，使用相移技術形成遮罩823。在遮罩823的相移遮罩(PSM)版本中，在相移遮罩上形成的圖案中的各個特徵被配置為具有適當的相差以增強解析度和成像品質。在各個示例中，相移遮罩可以是衰減PSM或交替PSM。由遮罩製造822生成的(一個或多個)遮罩被用於各個工藝中。例如，這樣的(一個或多個)遮罩被用於離子注入工藝以在半導體晶圓833中形成各種摻雜區域，被用於蝕刻工藝以在半導體晶圓833中形成各種蝕刻區域，和/或用於在其他合適的工藝。
IC製造商/製造者830包括晶圓製造832。IC製造商/製造者830是IC製造企業，其包括一個或多個用於 製造各種不同IC產品的製造設施。在一些實施例中，IC製造商/製造者830是半導體鑄造廠。例如，可能存在用於多個IC產品的前端製造(前端(FEOL)製造)的製造設施，而第二製造設施可以提供用於互連和封裝IC產品的後端製造(後端(BEOL)製造)，並且第三製造設施可以為鑄造企業提供其他服務。
IC製造商/製造者830使用由遮罩室820製造的(一個或多個)遮罩823來製造IC裝置840。因此，IC製造商/製造者830至少間接地使用IC設計佈局圖811來製造IC裝置840。在一些實施例中，半導體晶圓833由IC製造商/製造者830使用(一個或多個)遮罩823來製造以形成IC裝置840。在一些實施例中，IC製造包括至少間接地基於IC設計佈局圖811來執行一次或多次光刻曝光。半導體晶圓833包括矽基板或在其上形成有材料層的其他合適的基板。半導體晶圓833還包括(在隨後的製造步驟中形成的)各種摻雜區域、電介質特徵、多級互連等中的一個或多個。
如上所述，本公開的一實施例的積體電路提供了一種ESD保護電路，其實現了耦合至焊盤的汲極穩流(drain-ballasted)電晶體。在焊盤處的ESD衝擊期間，汲極穩流電晶體能夠承受和釋放ESD電流，直到ESD初級保護電路導通以釋放ESD電流為止。
在一些實施例中，一種積體電路包括上拉電路、靜電放電(ESD)初級保護電路和下拉電路。上拉電路耦合 在焊盤和第一電壓端子之間。ESD初級保護電路包括耦合至焊盤和上拉電路的第一端子，以及耦合至與第一電壓端子不同的第二電壓端子的第二端子。下拉電路具有：耦合至焊盤、ESD初級保護電路和上拉電路的第一端子，以及耦合至第二電壓端子的第二端子。下拉電路包括第一導電類型的至少一個第一電晶體，該至少一個第一電晶體的第一端子耦合至下拉電路的第一端子。該至少一個第一電晶體的擊穿電壓大於ESD初級保護電路的觸發電壓。在一些實施例中，下拉電路還包括第一導電類型的多個第二電晶體。至少一個第一電晶體的第二端子與多個第二電晶體串聯耦合。至少一個第一電晶體的擊穿電壓大於多個第二電晶體中的每個第二電晶體的擊穿電壓。在一些實施例中，ESD初級保護電路還包括第一導電類型的第二電晶體。至少一個第一電晶體與第二電晶體基本上相同。在一些實施例中，上拉電路包括第二導電類型的至少一個第三電晶體，耦合到至少一個第一電晶體，其中，第二導電類型不同於第一導電類型。至少一個第一電晶體的擊穿電壓的絕對值是至少一個第三電晶體的擊穿電壓的絕對值的N倍，其中，N大於約2。在一些實施例中，至少一個第一電晶體包括多個第一電晶體，其中，多個第一電晶體中的第一個電晶體耦合到下拉電路的第一端子。ESD初級保護電路還包括第一導電類型的多個第二電晶體，其中，多個第二電晶體中的第一個電晶體耦合到ESD初級保護電路的第一端子。多個第一電晶體中的第一個電晶體的擊穿電壓和多個第二 電晶體中的第一個電晶體的擊穿電壓具有實質上相同的值。在一些實施例中，ESD初級保護電路還包括第一導電類型的第二電晶體，耦合在ESD初級保護電路的第一端子和第二端子之間。上拉電路包括電阻元件，耦合到第二電晶體。下拉電路還包括第一導電類型的多個第三電晶體，耦合在至少一個第一電晶體和第二電壓端子之間。至少一個第一電晶體的擊穿電壓和第二電晶體的擊穿電壓大於多個第三電晶體中的每個第三電晶體的擊穿電壓。在一些實施例中，至少一個第一電晶體還包括第一級電晶體和多個第二級電晶體。第一級電晶體具有：第一端子，耦合到下拉電路的第一端子；以及第二端子，串聯耦合到多個第二級電晶體。第一級電晶體的擊穿電壓是多個第二級電晶體中的每個第二級電晶體的擊穿電壓的N倍，其中，N大於2。
還公開了一種積體電路，其包括電阻結構、第一有源區域、第二有源區域、第三有源區域和第四有源區域。電阻結構耦合在第一電壓端子和焊盤之間。第一有源區域耦合到焊盤和電阻結構。第二有源區域耦合在第一有源區域和第二電壓端子之間，該第二電壓端子不同於第一電壓端子。第一類型的第三有源區域耦合到焊盤和第一有源區域。第一類型的第四有源區域耦合在第三有源區域和第二電壓端子之間，其中，第三有源區域的寬度大於第四有源區域的寬度。第一有源區域和第二有源區域被包括在用作第一電晶體的結構中，並且第三有源區域和第四有源區域被包括在用作第二電晶體的結構中。第二電晶體被配置為 在第一電晶體截止時釋放從焊盤注入的靜電電荷。在一些實施例中，第四有源區域的寬度是第三有源區域的寬度的約5倍至約6倍。在一些實施例中，電阻結構包括：第一類型的阱區域以及第二類型的第五有源區域和第二類型的第六有源區域，該第二類型與第一類型不同，該第五有源區域和第六有源區域具有相同的寬度並且設置在阱區域中，其中，第五有源區域耦合到焊盤、第一有源區域和第四有源區域，並且第六有源區域耦合在第五有源區域和第一電壓端子之間。第五有源區域和第六有源區域被包括在用作第三電晶體的結構中。第一有源區域和第二有源區域是第一類型，並且第一有源區域和第四有源區域具有相同的寬度，該寬度大於第五有源區域和第六有源區域的寬度。在一些實施例中，積體電路還包括第一類型的第七有源區域和第一類型的第八有源區域。第一類型的第七有源區域鄰近第二有源區域佈置並耦合到第二電壓端子，其中，第二有源區域和第七有源區域被包括在用作第四電晶體的結構中，並且第一有源區域的寬度大於第七有源區域的寬度。第一類型的第八有源區域和第一類型的第九有源區域具有相同的寬度，並且被包括在用作第五電晶體的結構中，其中，第四有源區域的寬度大於第八有源區域和第九有源區域的寬度。該積體電路還包括：串聯耦合在焊盤和第一電壓端子之間的多個第三電晶體；以及串聯耦合在第二電晶體和第二電壓端子之間的多個第五電晶體。在一些實施例中，積體電路還包括第一類型的多個第五有源區域和第一 類型的第六有源區域。多個第五有源區域中的一個第五有源區域耦合到第二電壓端子，並且多個第五有源區域中的另一個第五有源區域和第三有源區域被包括在用作第三電晶體的結構中，其中，多個第五有源區域中的每個第五有源區域具有小於第四有源區域的寬度。第六有源區域耦合至第二電壓端子，並且第一有源區域的寬度大於第六有源區域的寬度，其中，第六有源區域和第二有源區域被包括在用作第四電晶體的結構中。電阻結構包括第一類型的阱區域以及設置在該阱區域中的第二類型的多個第七有源區域，該第二類型與第一類型不同。多個第七有源區域中的一個第七有源區域耦合到焊盤、第一有源區域和第四有源區域，並且多個第七有源區域中的另一個第七有源區域耦合到第一電壓端子。多個第七有源區域的寬度小於第四有源區域的寬度。在一些實施例中，積體電路還包括第一類型的第一阱區域和第一類型的第二阱區域，以及第一類型的第五有源區域和第一類型的第六有源區域。第五有源區域和第六有源區域設置在第二阱區域中。第五有源區域和第六有源區域具有相同的寬度，並且被包括在用作第三電晶體的結構中，其中，第四有源區域的寬度大於第五有源區域和第六有源區域的寬度。電阻結構包括耦合在焊盤和第一電壓端子之間的電阻層。第一有源區域是與第一類型不同的第二類型，並且第一有源區域佈置在第一阱區域中，第二有源區域是第一類型，並且第三有源區域至第六有源區域佈置在第二阱區域中。該積體電路還包括耦合在第二 電晶體和第二電壓端子之間的多個第三電晶體。在一些實施例中，多個第三電晶體的數量等於或大於3。
還公開了一種方法，該方法包括以下操作：通過第一有源區域和第二有源區域將靜電電荷從焊盤釋放到第一電壓端子，該第一有源區域耦合到焊盤並且該第二有源區域耦合在第一有源區域和第一電壓端子之間，其中，第一有源區域和第二有源區域的導電類型相同並且寬度彼此不同，並且第一有源區域和第二有源區域被包括在具有第一擊穿電壓的第一電晶體中；以及通過ESD初級保護電路釋放靜電電荷，該ESD初級保護電路具有與第一有源區域相耦合的第一端子以及與第一電壓端子相耦合的第二端子，其中，ESD初級保護電路的觸發電壓低於第一擊穿電壓。在一些實施例中，第一有源區域的寬度是第二有源區域的寬度的約5倍至約6倍。在一些實施例中，該方法還包括以下操作：通過多個第三有源區域將靜電電荷從焊盤釋放到第一端子，該多個第三有源區域耦合在第二有源區域和第一電壓端子之間。第一有源區域、第二有源區域和多個第三有源區域具有第一導電類型。多個第三有源區域被包括在用作多個第二電晶體的結構中，多個第二電晶體各自具有小於第一擊穿電壓的第二擊穿電壓。在一些實施例中，第一有源區域的寬度大於第二有源區域以及多個第三有源區域的寬度。在一些實施例中，該方法還包括以下操作：通過多個第四有源區域將靜電電荷從焊盤釋放到第二電壓端子，該多個第四有源區域耦合在焊盤和第二電壓端子之 間。多個第四有源區域具有與第一導電類型不同的第二導電類型。第一有源區域的寬度大於多個第四有源區域的寬度。在一些實施例中，通過ESD初級保護電路釋放靜電荷的操作包括：通過第三有源區域和第四有源區域釋放靜電電荷，該第三有源區域耦合到焊盤和第一有源區域，並且該第四有源區域耦合在第三有源區域和第一電壓端子之間。第一有源區域和第三有源區域具有第一寬度，並且第二有源區域和第四有源區域具有小於第一寬度的第二寬度。
以上概述了若干實施例的特徵，使得本領域技術人員可以更好地理解本公開的一實施例的各方面。本領域技術人員應當理解，他們可以容易地使用本公開的一實施例作為設計或修改其他工藝和結構以實現本文介紹的實施例的相同目的和/或實現本文介紹的實施例的相同優點的基礎。本領域技術人員還應該認識到，這樣的等同構造不脫離本公開的一實施例的精神和範圍，並且他們可以在不脫離本公開的一實施例的精神和範圍的情況下在本文中進行各種改變、替換和變更。
100:積體電路
110:焊盤(pad)
120:上拉電路
130:下拉電路
140:靜電放電(ESD)初級保護電路
VDDIO,VSS:電源電壓，電壓端子

Claims (8)

  1. 一種積體電路，包括：一上拉電路，耦合在一焊盤和一第一電壓端子之間；一靜電放電初級保護電路，包括耦合至該焊盤和該上拉電路的一第一端子，以及耦合至與該第一電壓端子不同的一第二電壓端子的一第二端子；以及一下拉電路，包括耦合至該焊盤、該靜電放電初級保護電路和該上拉電路的一第一端子，以及耦合至該第二電壓端子的一第二端子，其中，該下拉電路包括一第一導電類型的至少一個第一電晶體，該至少一個第一電晶體的一第一端子耦合至該下拉電路的一第一端子；其中，該至少一個第一電晶體的一擊穿電壓大於該靜電放電初級保護電路的一觸發電壓；其中在操作中，當該下拉電路用以將從該焊盤流至該第二電壓端子的一靜電放電電流放電時，該上拉電路用以以自該第一電壓端子接收的一第一供應電壓操作。
  2. 如請求項1所述的積體電路，其中該下拉電路還包括：該第一導電類型的複數個第二電晶體；其中，該至少一個第一電晶體的一第二端子與該些第二電晶體串聯耦合；其中，該至少一個第一電晶體的一擊穿電壓大於該些第二電晶體中的每個第二電晶體的一擊穿電壓。
  3. 如請求項1所述的積體電路，其中該靜電放電初級保護電路還包括：該第一導電類型的一第二電晶體；其中該至少一個第一電晶體與該第二電晶體基本上相同。
  4. 如請求項3所述的積體電路，其中該上拉電路包括：一第二導電類型的至少一個第三電晶體，耦合到該至少一個第一電晶體，其中，該第二導電類型不同於該第一導電類型；其中，該至少一個第一電晶體的一擊穿電壓的一絕對值是該至少一個第三電晶體的一擊穿電壓的一絕對值的N倍，其中，N大於約2。
  5. 如請求項1所述的積體電路，其中該至少一個第一電晶體包括：複數個第一電晶體，其中，該些第一電晶體中的一第一個電晶體耦合到該下拉電路的一第一端子；其中，該靜電放電初級保護電路還包括該第一導電類型的複數個第二電晶體，其中，該些第二電晶體中的一第一個電晶體耦合到該靜電放電初級保護電路的一第一端子；其中，該些第一電晶體中的一第一個電晶體的一擊穿電 壓和該些第二電晶體中的一第一個電晶體的一擊穿電壓具有基本上相同的值。
  6. 一種積體電路，包括：一電阻結構，被包含於一上拉電路中，並電性耦合在一第一電壓端子和一焊盤之間；一第一有源區域，耦合到該焊盤和該電阻結構；一第二有源區域，耦合在該第一有源區域和一第二電壓端子之間，該第二電壓端子不同於該第一電壓端子；一第一類型的一第三有源區域，耦合到該焊盤和該第一有源區域；以及該第一類型的一第四有源區域，耦合在該第三有源區域和該第二電壓端子之間，其中，該第三有源區域的一寬度大於該第四有源區域的一寬度；其中，該第一有源區域和該第二有源區域被包括在用作一第一電晶體的結構中，並且該第三有源區域和該第四有源區域被包括在用作一下拉電路中之一第二電晶體的結構中；其中在操作中，該電阻結構用以以自該第一電壓端子接收的一第一供應電壓操作，以及該下拉電路中的該第二電晶體被配置為在該第一電晶體截止時釋放從該焊盤注入的靜電電荷。
  7. 如請求項6所述的積體電路，其中該第三有 源區域的一寬度是該第四有源區域的一寬度的約5倍至約6倍。
  8. 如請求項6所述的積體電路，其中該電阻結構包括：該第一類型的一阱區域；以及一第二類型的一第五有源區域和該第二類型的一第六有源區域，該第二類型與該第一類型不同，該第五有源區域和該第六有源區域具有相同的寬度並且設置在該阱區域中，其中，該第五有源區域耦合到該焊盤、該第一有源區域和該第三有源區域，並且該第六有源區域耦合在該第五有源區域和該第一電壓端子之間；其中，該第五有源區域和該第六有源區域被包括在用作一第三電晶體的結構中；其中，該第一有源區域和該第二有源區域具有該第一類型，並且該第一有源區域和該第三有源區域具有相同的一寬度，該寬度大於該第五有源區域和該第六有源區域的寬度。
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