CN220604691U - 集成电路 - Google Patents

Abstract

提供一种集成电路且该集成电路包括：一第一导电型的一第一主动区域，该第一主动区域耦接至一第一电压端子且对应于包括在一位准移位器电路的一反相器中的一第一晶体管的一第一端子及一第二晶体管的一第一端子，其中该第一晶体管用以使静电电荷放电至该第一电压端子；及对应于一第三晶体管的不同于该第一导电型的一第二导电型的第二主动区域及第三主动区域，其中该第二主动区域耦接至一第二电压端子，且该第三主动区域耦接至该位准移位器电路的不同于该第二电压端子的一第一端子。该第三晶体管用以传输用于该集成电路的来自该第二电压端子的一第一供应电压。

Description

集成电路

技术领域

本揭示案的是关于一集成电路，特别是包含静电放电路径的集成电路。

背景技术

ESD事件产生极高的电压且导致持续时间短的高电流脉冲，该些脉冲会损害集成电路装置。举例而言，当ESD电流在集成电路的端子之间放电时，集成电路的晶体管中的栅极氧化物层被击穿。为了有效的ESD保护，ESD保护电路经常需要占用大面积的大量NMOS/PMOS。

实用新型内容

根据本揭示案的一实施例，提供一种集成电路且集成电路包括：第一导电型的第一主动区域，第一主动区域耦接至第一电压端子且对应于包括在位准移位器电路的反相器中的第一晶体管的第一端子及第二晶体管的第一端子，其中第一晶体管用以使静电电荷放电至第一电压端子；及对应于第三晶体管的不同于第一导电型的第二导电型的第二主动区域及第三主动区域，其中第二主动区域耦接至第二电压端子，且第三主动区域耦接至位准移位器电路的不同于第二电压端子的第一端子。第三晶体管用以传输用于集成电路的来自第二电压端子的第一供应电压。

根据本揭示案的一实施例，提供一种集成电路且集成电路包括：第一导电型的第一主动区域，第一主动区域耦接至第一电压端子且对应于包括在位准移位器电路的反相器中的第一晶体管的第一端子及第二晶体管的第一端子，第一晶体管及第二晶体管在布局图中在第一方向上彼此分开，其中第一晶体管用以使静电电荷放电至第一电压端子；及对应于第三晶体管的不同于第一导电型的第二导电型的第二主动区域及第三主动区域，第三晶体管包括在静电放电保护电路中，其中第二主动区域耦接至第二电压端子，且第三主动区域耦接至位准移位器电路的不同于第二电压端子的端子，其中第三晶体管用以传输用于集成电路的来自第二电压端子的第一供应电压。

根据本揭示案的一实施例，提供一种集成电路且集成电路包括：第一导电型的第一主动区域，第一主动区域耦接至第一电压端子且对应于包括在位准移位器电路的反相器中的第一晶体管的第一端子及第二晶体管的第一端子，第一晶体管及第二晶体管在布局图中在第一方向上彼此分开，其中第一晶体管用以使静电电荷放电至第一电压端子；及对应于第三晶体管的不同于第一导电型的第二导电型的第二主动区域及第三主动区域，第三晶体管包括在静电放电保护电路中，其中第二主动区域耦接至第二电压端子，且第三主动区域耦接至位准移位器电路的不同于第二电压端子的一端子，其中第三晶体管用以传输用于集成电路的来自第二电压端子的第一供应电压，以及在布局图中，第三晶体管在第一方向上配置在第一晶体管与第二晶体管之间。

附图说明

本揭示案的一实施例的态样将在结合附图阅读时自以下详细描述最佳地了解。请注意，根据产业中的标准方法，各种特征未按比例绘制。实际上，为了论述清楚起见，各种特征的尺寸可任意地增大或减小。

根据一些实施例，图1为集成电路的一部分的方块图；

图2A为根据一些实施例对应于图1的集成电路的一部分的等效电路；

图2B为根据一些实施例对应平面图的图2A中的集成电路的一部分的布局图；

图3A为根据一些实施例对应于图1的集成电路的一部分的等效电路；

图3B为根据一些实施例对应平面图的图3A中的集成电路20的一部分的布局图；

图3C为根据各种实施例对应于图1的集成电路的一部分的等效电路；

图4A为根据各种实施例对应于图1的集成电路的一部分的等效电路；

图4B为根据各种实施例对应平面图的图4A中的集成电路的一部分的布局图；

图5A为根据各种实施例对应于图1的集成电路的一部分的等效电路；

图5B为根据各种实施例对应平面图的图5A中的集成电路20的一部分的布局图；

图6A为根据各种实施例对应于图1的集成电路的一部分的等效电路；

图6B为根据各种实施例对应平面图的图6A中的集成电路的一部分的布局图；

图7A为根据各种实施例对应于图1的集成电路的一部分的等效电路；

图7B为根据各种实施例对应平面图的图7A中的集成电路的一部分的布局图；

图8为根据各种实施例制造集成电路的方法的流程图；

图9为根据各种实施例用于设计集成电路布局设计的系统的方块图；

图10为根据各种实施例集成电路制造系统的方块图，及与该集成电路制造系统相关联的集成电路制造流程。

【符号说明】

10:集成电路

11:静电放电(ESD)保护电路

12:位准移位器电路

20:集成电路

21:ESD保护电路

22:位准移位器电路

23:反相器

24:输出级电路

30:集成电路

30’:集成电路

31:ESD保护电路

31’:ESD保护电路

31a:拉低电路

31b:虚拟电路

31c:拉低电路

31d:虚拟电路

40:集成电路

41:ESD保护电路

50:集成电路

51:ESD保护电路

60:集成电路

61:ESD保护电路

70:集成电路

71:ESD保护电路

72:虚拟电路

110:主动区

110a:主动区

110b:主动区

111～114:主动区域

112a:主动区域

112b:主动区域

113a:主动区域

113b:主动区域

120:主动区

120a:主动区

120b:主动区

121:主动区域

122:主动区域

123:主动区域

123a:主动区域

123b:主动区域

124:主动区域

130:主动区

131～133:主动区域

140:主动区

141～143:主动区域

211～219:栅极

301～311:导电线

331～334:导电线

351～353:导电线

361:导电线

401～404:导电迹线

431:导电迹线

432:导电迹线

451:导电迹线

800:方法

S810:操作

S820:操作

S830:操作

900:电子设计自动化(EDA)系统

910:I/O接口

920:处理器

930:网络接口

940:网络

950:总线

960:记忆体

961:指令

962:标准单元库

963:使用者界面(UI)

970:制造工具

1000:IC制造系统

1010:设计室

1011:IC设计布局图

1020:遮罩室

1021:数据准备

1022:遮罩制造

1023:遮罩

1030:晶圆厂

1031:晶圆制造

1032:晶圆

1040:IC装置

DMYN2:晶体管

DMYP1:晶体管

DMYP2:晶体管

IN:输入端子

INN:端子

OUT:输出端子

MP1:晶体管

MP2:晶体管

MP3:晶体管

MP4:晶体管

MP4_1:晶体管

MP4_2:晶体管

MP5:晶体管

MN1:晶体管

MN2:晶体管

MN3:晶体管

MN4:晶体管

MN4_1:晶体管

MN4_2:晶体管

MN5:晶体管

NET1:端子

NET2:端子

NET3:端子

NW1:N井/井

NW2:N井/井

PW1:P型井/井

PW2:P型井/井

VDDI:电压端子/供应电压

VDDO:电压端子/供应电压

Vgs:压降

VIA:通孔

VSS:电压端子/供应电压

具体实施方式

以下揭示内容提供用于实现所提供标的的不同特征的许多不同实施例或实例。组件及配置的特定实例将在下文描述以简化本揭示案的一实施例。当然，这些仅为实例且不欲为限制性的。举例而言，在随后的描述中的第一特征形成于第二特征上方或上可包括第一特征及第二特征是直接接触地形成的实施例，且亦可包括额外特征可形成于第一特征与第二特征之间，使得第一特征及第二特征不可直接接触的实施例。另外，本揭示案的一实施例可在各种实例中重复参考数字及/或字母。此重复是出于简单及清楚的目的且本身并不规定所论述的各种实施例及/或组态之间的关系。

本说明书中所用的术语在此项技术中及在每一术语使用所在的特定上下文中通常具有一般含义。本说明书中的实例，包括本文所论述的任何术语的实例，的用途仅为说明性的，且绝不限制揭示内容或任何例示术语的范围及含义。同样地，本揭示案的一实施例不限于在本说明书中给出的各种实施例。

尽管术语“第一”、“第二”等在本文中可用于描述各种元件，但是这些元件不应受到这些术语的限制。这些术语用于区分一个元件与另一个元件。举例而言，在不背离实施例的范畴的情况下，第一元件可被称作第二元件，且类似地，第二元件可被称作第一元件。如本文所用，术语“及/或”包括相关联的所列项目中的一或多个的任何及所有组合。

如本文所用，术语“包含”、“包括”、“具有”、“含有”、“涉及”及类似者将被理解为开放式的，即，意味着包括但不限于。

如本文所用，“左右”、“约”、“近似”或“实质上”通常应是指给定值或范围的任何近似值，其中近似值视其所属的各种技术而改变，且近似值的范畴应与其所属的熟悉此项技术者所理解的最广泛解释一致，以便涵盖所有此等修改及类似结构。在一些实施例中，近似值通常应意味着在给定值或范围的20％内，较佳在10％内，且更佳在5％内。本文中给出的数量为近似值，意味着术语“左右”、“约”、“近似”或“实质上”可在未明确说明的情况下推断，或意味着其他近似值。

现在参考图1。根据一些实施例，图1为集成电路10的一部分的方块图。为了说明，该集成电路包括静电放电(electrostatic discharge，ESD)保护电路11及位准移位器电路12。在一些实施例中，ESD保护电路11耦接至位准移位器电路12的一端子，以防止位准移位器电路12在发生在输入/输出端子、内部端子及/或用以将供应电压提供至位准移位器电路12的电压端子处的ESD事件中被损坏。位准移位器电路12用以使在输入端子IN接收到的信号的电压摆动移位，以基于提供至位准移位器电路12的电压相应地输出一输出信号。

现在参考图2A。根据一些实施例，图2A为对应于图1的集成电路10的集成电路20的一部分的等效电路。为了说明，集成电路20包括ESD保护电路21及包括反相器23及输出级电路24的位准移位器电路22。在一些实施例中，ESD保护电路21及位准移位器电路22分别相对于例如图1中的ESD保护电路11及位准移位器电路12组态。如图2A所示，ESD保护电路21耦接至位准移位器电路22的输入端子IN且用以在ESD事件中保护位准移位器电路22免于带电装置模型(charged device model，CDM)应力。

为了说明，位准移位器电路22包括具有晶体管MP1及MN1、晶体管MP2及MN2的反相器23，及具有晶体管MP3及MN3的输出级电路24。

晶体管MN1及MP1串联耦接在电压端子VDDI与VSS之间，该些晶体管的栅极(被称为反相器23的输入)耦接至输入端子IN、ESD保护电路21及晶体管MN2的栅极，且该些晶体管的漏极(被称为反相器23的输出)耦接至晶体管MN3的栅极(被称为输出级电路24的端子INN)。

晶体管MP2～MP3的源极耦接至电压端子VDDO。晶体管MP2的漏极在端子NET1处耦接至晶体管MP3的栅极。晶体管MP3的漏极在输出端子OUT处耦接至晶体管MP2的栅极。晶体管MN2～MN3的源极耦接至电压端子VSS。晶体管MN2的漏极耦接至端子NET1。晶体管MN3的漏极耦接至输出端子OUT。

输出级电路24包括晶体管MP3及MN3。晶体管MP4的栅极端子及漏极端子一起耦接至电压端子VDDI，且晶体管MP4的漏极耦接至输入端子IN、晶体管MN2的栅极及反相器23的输入。晶体管MN4的栅极端子及漏极端子一起耦接至电压端子VSS，且晶体管MN4的漏极耦接至晶体管MP4的漏极。

在一些实施例中，自电压端子VDDO、VDDI及VSS提供的亦被称为VDDO、VDDI及VSS的供应电压彼此不同。替代地说明，晶体管MP1、MP4及MN1、MN4在VDDI电压域中操作，而晶体管MP2～MP3及晶体管MN2～MN3在VDDO电压域中操作。在一些实施例中，供应电压VDDI及VDDO的电压位准大于供应电压VSS。在各种实施例中，供应电压VDDO的电压位准在提供至集成电路20的供应电压中是最高的。

在一些实施例中，在输入端子IN及/或电压端子VDDI处的ESD事件期间，晶体管MN4用以使静电电荷放电至电压端子VSS。

在一些实施例中，晶体管MN1～MN4是N导电型的，而晶体管MP1～MP4是P导电型的。

现在参考图2B。根据一些实施例，图2B为对应平面图的图2A中的集成电路20的一部分的布局图。如图2B所示，集成电路20包括在第一半导体层中的主动区(例如，氧化物扩散(oxide diffusion，OD))110至140、在处于第一半导体层上方的第二半导体层中的栅极(例如，多晶硅(POLY))211～219、在处于第二半导体层上方的第三半导体层中的导电线(例如，金属一层)301～311及在处于第三半导体层上方的第四半导体层中的导电迹线(例如，金属二层)401～404。集成电路20进一步包括耦接在集成电路20中的结构之间的触点VIA。

在一些实施例中，主动区110及130掺杂有p型掺杂剂，包括诸如硼、铟、铝、镓或其组合。主动区120及140掺杂有n型掺杂剂，包括诸如磷、砷或其组合。除非另有提及，否则本文中揭示的N井NW1～NW2是通过将基板掺杂n型掺杂剂来形成。在一些实施例中，基板包括半导体材料，诸如但不限于硅、锗、掺杂有p型掺杂剂的化合物半导体，包括碳化硅及砷化镓。

出于说明目的，主动区110至140在x方向上延伸且分别包括主动区域111～114、121～124、131-133及141-143。主动区110在x方向上与主动区130分开。主动区120在x方向上与主动区140分开。此外，主动区110至120在y方向上分开地安置，且主动区130至140在y方向上分开地安置。在一些实施例中，主动区域111～114及131～133为P导电型的且分别在集成电路20的基板上的N井NW1及NW2中。在各种实施例中，N井NW1及NW2彼此不同。基板上的主动区域121～124及141-143是N导电型的。

栅极211～219在y方向上延伸。栅极211交叉越过主动区110至120。栅极212～213与主动区110重叠，栅极214～215与主动区120重叠，栅极216～217与主动区130重叠，并且栅极218～219与主动区140重叠。

如图2B所示，主动区域111～114与栅极211～213交错。主动区域121～124与栅极211、214～215交错。主动区域131～133与栅极216～217交错。主动区域141～143与栅极218～219交错。

在一些实施例中，在布局图中，ESD保护电路21配置在反相器23与输出级电路24之间。举例而言，位准移位器电路22中的晶体管MN1～MN2在x方向上彼此分开，且ESD保护电路21中的晶体管MN4、MP4沿着x方向配置在晶体管MN1～MN2之间。

确切地说，参考图1至图2B，主动区域111～112对应于晶体管MP1的漏极及源极，主动区域121～122对应于晶体管MN1的漏极及源极，且栅极211对应于晶体管MP1及MN1的栅极。主动区域112及114对应于晶体管MP4(通过图2B的实施例中的两个并联耦合晶体管MP4_1及MP4_2形成)的源极，主动区域113对应于晶体管MP4的漏极，且栅极212～213对应于晶体管MP4的栅极。类似地，主动区域122及124对应于晶体管MN4(通过图2B的实施例中的两个并联耦合晶体管MN4_1及MN4_2形成)的源极，主动区域123对应于晶体管MN4的漏极，且栅极214～215对应于晶体管MN4的栅极。主动区域131及133对应于晶体管MP2～MP3的漏极，且主动区域132对应于晶体管MP2～MP3的源极。栅极216～217分别对应于晶体管MP2～MP3的栅极。主动区域141及143对应于晶体管MN2～MN3的漏极，且主动区域142对应于晶体管MN2～MN3的源极。栅极218～219分别对应于晶体管MN2～MN3的栅极。

如图2B所示，关于ESD保护电路21中的晶体管MP4及MN4，导电线301经由主动区域112、栅极212～213及主动区域114(它们经由通孔VIA彼此耦接在一起)将电压VDDI提供至集成电路20。处于栅极212～213之间的主动区域113经由在y方向上延伸的导电线304耦接至主动区域123，且经由导电迹线402(导电迹线402在x方向上延伸)及导电线311另外耦接至栅极211及栅极218。耦接至电压端子VSS的导电线302另外耦接至主动区域122、124及栅极214～215。

对应于晶体管MP1及MN1的漏极的主动区域111及121经由在y方向上延伸的导电线305彼此耦接。导电线305通过经由导电线310耦接至栅极219的导电迹线401另外耦接至端子INN。

关于输出级电路24及晶体管MP2及MN2，导电线303经由主动区域132将电压VDDO提供至集成电路20。主动区域131通过导电线309耦接至主动区域141，且经由导电迹线403(导电迹线403对应于端子NET1)及导电线307另外耦接至栅极217。主动区域133通过导电线306耦接至主动区域143，且通过导电线308及对应于输出端子OUT的导电迹线404另外耦接至栅极216。导电线302通过耦接至主动区域142而将电压VSS另外提供至输出级电路24。

在一些方法中，集成电路包括位准移位器电路中的未使用虚设结构，这导致面积损失，不提供ESD保护能力，且使核心电路遭受耦接至位准移位器电路的输入端子及输出端子的晶体管的栅极端子与源极端子之间的巨大压降。替代地说明，在电路中没有恰当保护设计的情况下，耦接至输入接脚及输出接脚的晶体管的栅极容易被击穿。

利用本申请案的组态，晶体管MN2或晶体管MN3的栅极与源极之间的压降Vgs减小12％，且与集成电路中没有ESD保护电路的一些方法相比，没有面积浪费。

现在参考图3A至图3B。根据一些实施例，图3A为对应于图1的集成电路10的集成电路30的一部分的等效电路，图3B为对应平面图的图3A中的集成电路30的一部分的布局图。相对于图1至图2B的实施例，为了容易理解，用相同的参考数字来指定图3A至图3B中的相似元件。为简洁起见，本文中省略了类似元件的具体操作，该些具体操作已经在以上段落中详细地论述。在一些实施例中，集成电路30是相对于例如图1的集成电路10组态。

为了说明，替代具有ESD保护电路21，集成电路30包括ESD保护电路31。ESD保护电路31包括拉低电路31a及虚拟电路31b，拉低电路31a及虚拟电路31b在端子NET2处耦接至晶体管MN2～MN3的源极。晶体管MP4～MP5串联耦接在电压端子VDDI与耦接至晶体管MN4的栅极的端子NET3之间，这样能够维持高电压偏压。晶体管MP4～MP5的栅极在端子NET2处耦接至晶体管MN4的漏极。晶体管MN4的源极耦接至电压端子VSS。虚拟电路31b中的晶体管DMYN2具有耦接至端子NET2的第一端子及耦接至电压端子VSS的第二端子及栅极。

在一些实施例中，拉低电路31a经组态为正反馈电路。举例而言，晶体管MN4稍微接通以将晶体管MP4～MP5的栅极的电压位准下拉。因此，将晶体管MP4～MP5接通以使晶体管MN4进一步完全导电。类似地，在各种实施例中，晶体管MP4～MP5稍微接通以将晶体管MN4的栅极的电压位准上拉。因此，将晶体管MN4接通以使晶体管MP4～MP5进一步完全导电。基于上述内容，拉低电路31a在工作中将端子NET2的电压位准下拉至供应电压VSS。替代地说明，ESD保护电路31进一步用以根据电压端子VSS处的电压来调整端子NET2(被称为位准移位器电路22的内部端子)的电压位准。

在电压端子VDDI与电压端子VSS之间的ESD事件中，对应的ESD电流可通过晶体管MN4另外放电，从而保护内部电路，例如，位准移位器电路22。确切地说，晶体管MN4限制电流且分割端子NET2与电压端子VSS之间的电压，且因此，晶体管MN2或晶体管MN3的压降Vgs减小，从而防止积聚在电压端子VDDI处的静电电荷在输入端子IN处放电以将晶体管MN2的栅极击穿，或在端子INN处放电以将晶体管MN3的栅极击穿。

利用本申请案的组态，与一些方法相比，晶体管MN2或晶体管MN3的压降Vgs有效地减小至44％。

参考图3B，集成电路30进一步包括导电线331～334及导电迹线431～432。导电线331～334是相对于例如图1的导电线301～311及导电迹线401～404组态。

在一些实施例中，对应于图3A的晶体管MP4～MP5的栅极的栅极212～213经由导电线331、导电迹线432及导电线334及通孔VIA耦接至对应于晶体管MN2～MN3的源极的主动区域142。确切地说，导电线331的一部分在x方向上延伸以耦接栅极212～213，而另一部分在y方向上延伸以耦接主动区域123及对应于端子NET2的导电迹线432。

主动区域114经由导电线332、导电迹线431及导电线333耦接至栅极214。在布局图中，导电迹线431安置在栅极212与栅极214之间及栅极213与栅极215之间。替代地说明，导电迹线431安置在主动区110与主动区120之间。

在一些实施例中，栅极215对应于晶体管DMYN2的栅极，且主动区域123及124分别对应于第一端子及第二端子。

利用本申请案的组态，与一些方法相比，晶体管MN2或晶体管MN3的压降Vgs有效地减小至约44％。

现在参考图3C。根据各种实施例，图3C为对应于图1的集成电路10的集成电路30’的一部分的等效电路。在一些实施例中，集成电路30’包括相对于ESD保护电路31组态的ESD保护电路31’。

与图3B的实施例相比，替代具有串联耦接在端子NET2与晶体管MN4之间的多于一个的P型晶体管，在ESD保护电路31’的拉低电路31c中，仅一个P型晶体管MP4及晶体管MN4耦接至端子NET2。虚拟电路31d包括晶体管DMYN2及三个端子都耦接至电压端子VDDI的晶体管DMYP2。

现在参考图4A至图4B。根据一些实施例，图4A为对应于图1的集成电路10的集成电路40的一部分的等效电路，图4B为对应平面图的图4A中的集成电路40的一部分的布局图。相对于图1至图3C的实施例，为了容易理解，用相同的参考数字来指定图4A至图4B中的相似元件。在一些实施例中，集成电路40是相对于例如图1的集成电路10组态。

在一些实施例中，集成电路40包括ESD保护电路41，ESD保护电路41是相对于例如图3A的ESD保护电路31组态。

与图3A的ESD保护电路31相比，图4A中的ESD保护电路41包括晶体管MN5，晶体管MN5的栅极端子及漏极端子均耦接至端子NET2而源极耦接至电压端子VSS。

在工作中，根据一些实施例，晶体管MN5回应于端子NET2的高电压位准将端子NET2的电压位准下拉，如此防止由晶体管MP4、MN4及MP5组成的拉低电路在启动阶段被锁定且因此使端子NET2的电压位准稳定为具有供应电压VSS。

在电压端子VDDI与电压端子VSS之间的ESD事件中，对应的ESD电流可通过晶体管MN4～MN5另外放电，从而保护内部电路，例如，位准移位器电路22。确切地说，晶体管MN4～MN5限制电流且分割端子NET2与电压端子VSS之间的电压，且因此，晶体管MN2或晶体管MN3的压降Vgs减小，从而防止积聚在电压端子VDDI处的静电电荷在输入端子IN处放电以将晶体管MN2的栅极击穿，或在端子INN处放电以将晶体管MN3的栅极击穿。

如图4B所示，晶体管MN5配置在晶体管MN1与晶体管MN2之间。导电线331将对应于晶体管MN5的栅极的栅极215及对应于晶体管MN5的漏极的主动区域123另外耦接至端子NET2。

利用本申请案的组态，与一些方法相比，晶体管MN2或晶体管MN3的压降Vgs有效地减小至约51％。

现在参考图5A至图5B。根据一些实施例，图5A为对应于图1的集成电路10的集成电路50的一部分的等效电路，图5B为对应平面图的图5A中的集成电路50的一部分的布局图。相对于图1至图4B的实施例，为了容易理解，用相同的参考数字来指定图5A至图5B中的相似元件。在一些实施例中，集成电路50是相对于例如图1的集成电路10组态。

与图3A至图3B的实施例相比，晶体管MN2～MN3的源极耦接至电压端子VSS。集成电路50包括ESD保护电路51。在一些实施例中，ESD保护电路51经组态为拉高电路，该拉高电路在端子NET2处耦接至反相器23中的晶体管MP1的源极，以将供应电压VDDI传输至集成电路50，如图5A所示。

确切地说，在ESD保护电路51中，晶体管MP4二极管连接在电压端子VDDI与端子NET2之间。晶体管MP5的源极耦接至电压端子VDDI，而漏极耦接至端子NET2。晶体管MN4～MN5串联耦接在晶体管MP5的栅极与电压端子VSS之间，其中晶体管MN4～MN5的栅极共同耦接至端子NET2。

在一些实施例中，ESD保护电路51进一步用以根据电压端子VDDI处的电压来调整端子NET2(被称为位准移位器电路22的内部端子)的电压位准。晶体管MP5、MN4～MN5经组态为反馈电路，且晶体管MP4回应于端子NET2处的低电压位准而接通。因此，端子NET2的电压位准基于供应电压VDDI被上拉。替代地说明，晶体管MP4～MP5及MN4～MN5用以将供应电压VDDI传输至集成电路50。此外，具有高电压位准的信号是根据ESD保护电路51产生。

在自电压端子VDDI及VSS及/或自电压端子VDDI至电压端子VDDO的ESD事件中，对应的ESD电流可通过晶体管MP4～MP5另外放电，从而保护内部电路，例如，位准移位器电路22。确切地说，晶体管MP4～MP5限制电流且分割电压，且因此，晶体管MN2或晶体管MN3的压降Vgs减小。利用本申请案的组态，与一些方法相比，晶体管MN2或晶体管MN3的压降Vgs有效地减小至约69％。

如图5B所示，集成电路50包括导电线351～353及导电迹线451。导电线351～353是相对于例如图1的导电线301～311组态。导电迹线451是相对于例如图1的导电迹线401～404组态。

导电线301耦接至对应于晶体管MP4～MP5的源极的主动区域113，以将电压VDDI提供至集成电路50。导电线302耦接至对应于晶体管MN4的源极的主动区域122。晶体管MN4及MP4在布局图中沿着y方向彼此对准。晶体管MN5及MP5在布局图中沿着y方向彼此对准。栅极212、214～215分别对应于晶体管MP4、MN4～MN5的栅极，且通过导电线351彼此耦接且另外耦接至对应于晶体管MP4的漏极的主动区域112。另外，对应于晶体管MP5的漏极的主动区域114通过导电线352及对应于端子NET2的导电迹线451另外耦接至导电线351。对应于晶体管MP5的栅极的栅极213经由导电线353耦接至对应于晶体管MN5的漏极的主动区域124。导电线353对应于端子NET3。

现在参考图6A至图6B。根据一些实施例，图6A为对应于图1的集成电路10的集成电路60的一部分的等效电路，图6B为对应平面图的图6A中的集成电路60的一部分的布局图。相对于图1至图5B的实施例，为了容易理解，用相同的参考数字来指定图6A至图6B中的相似元件。在一些实施例中，集成电路60是相对于例如图1的集成电路10组态。

与图5A至图5B的实施例相比，替代将ESD保护电路耦接在电压端子VDDI与电压端子VSS之间，集成电路60包括ESD保护电路61，ESD保护电路61耦接在电压端子VDDO与电压端子VSS之间且相对于例如图5A至图5B的ESD保护电路51组态。

在一些实施例中，ESD保护电路61经组态为拉高电路，该拉高电路在端子NET2处耦接至晶体管MP2～MP3的源极，以将供应电压VDDO提供至集成电路60，如图6A所示。

确切地说，晶体管MP1及MN1在VDDI电压域中操作，而晶体管MP2～MP5及晶体管MN2～MN5在VDDO电压域中操作。在ESD保护电路61中，晶体管MP4二极管连接在电压端子VDDO与端子NET2之间。晶体管MP5的源极耦接至电压端子VDDO，而漏极耦接至端子NET2。晶体管MN4～MN5串联耦接在晶体管MP5的栅极与电压端子VSS之间，其中晶体管MN4～MN5的栅极共同耦接至端子NET2。

在一些实施例中，晶体管MP5、MN4～MN5经组态为反馈电路，且晶体管MP4回应于端子NET2处的低电压位准而接通。因此，端子NET2的电压位准基于供应电压VDDO被上拉。

在自电压端子VDDO及VSS及/或自电压端子VDDO至电压端子VDDI的ESD事件中，对应的ESD电流可通过晶体管MP4～MP5另外放电，从而保护内部电路，例如，位准移位器电路22。确切地说，晶体管MP4～MP5限制电流且分割电压，且因此，位准移位器电路22中的晶体管的压降Vgs减小。利用本申请案的组态，与一些方法相比，压降Vgs有效地减小至约70％。

如图6B所示，集成电路60包括主动区110，主动区110具有安置在井NW1中的主动区110a及在井NW2中的主动区110b。主动区110a至110b在x方向上彼此分开。主动区110b及130在x方向上彼此分开。

在一些实施例中，主动区110a中的对应于晶体管MP1的源极的主动区域112a耦接至导电线301以接收供应电压VDDI。主动区110b中的主动区域112b对应于晶体管MP4的源极且耦接至栅极212及导电线351。主动区110b中的主动区域114对应于晶体管MP5的漏极，经由导电线361另外耦接至主动区域132，导电线361是相对于例如图1的导电线301～311组态。对应于端子NET2的导电迹线451将导电线351耦接至导电线361。对应于晶体管MP4～MP5的源极的主动区域113耦接至导电线303以接收用于集成电路60的供应电压VDDO。

现在参考图7A至图7B。根据一些实施例，图7A为对应于图1的集成电路10的集成电路70的一部分的等效电路，图7B为对应平面图的图6A中的集成电路70的一部分的布局图。相对于图1至图6B的实施例，为了容易理解，用相同的参考数字来指定图7A至图7B中的相似元件。在一些实施例中，集成电路70是相对于例如图1的集成电路10组态。

为了说明，集成电路70包括ESD保护电路71及虚拟电路72，虚拟电路72具有耦接至电压端子VDDI的晶体管DMYP1～DMYP2。ESD保护电路71耦接在电压端子VDDI与电压端子VSSO之间且用以为集成电路70中的位准移位器电路22提供ESD保护及抗干扰能力。

确切地说，在一些实施例中，ESD保护电路71包括由晶体管MN4～MN5组成的背对背二极管。确切地说，晶体管MN4的栅极端子及漏极端子一起耦接至电压端子VSSI及晶体管MN5的源极。类似地，晶体管MN5的栅极端子及漏极端子一起耦接至电压端子VSSO及晶体管MN4的源极。

在工作中，当供应电压VSSI中出现干扰时，干扰由于背对背二极管的接通电压的限制而未传输至电压端子VSSO，使得产生抗干扰效应。这同样适用于将具有干扰的供应电压VSSO。

在集成电路70中的信号中出现的ESD事件的一些实施例中，强烈的高电压将使背对背二极管接通，且静电电流可经由二极管中的一个放电至电压端子VSSI或电压端子VSSO，以保护内部电路，例如，集成电路70的位准移位器电路22。

在图7B中，与图6B的实施例相比，主动区110a包括主动区域112及主动区域113a，主动区域112及主动区域113a对应于晶体管DMYP1且耦接至导电线301以接收用于集成电路70的供应电压VDDI。栅极212对应于晶体管DMYP1的栅极。

主动区110b中的主动区域113b及主动区域114对应于晶体管DMYP2且耦接至导电线303以接收用于集成电路70的供应电压VDDO。栅极213对应于晶体管DMYP2的栅极。

集成电路70包括处于P型井PW1中的主动区120a及处于另一P型井PW2中的主动区120b及140。在一些实施例中，P型井PW1～PW2包括在基板中。除非另有提及，否则本文中揭示的P型井PW1～PW2是通过将基板掺杂p型掺杂剂来形成。对应于晶体管MN4的漏极的主动区域122是通过提供供应电压VSSI的导电线302耦接至晶体管MN4的栅极214及对应于晶体管MN5的源极的主动区域123b。主动区120a中的主动区域123a对应于晶体管MN4的源极且耦接至晶体管MN5的栅极及对应于晶体管MN5的漏极的主动区域124。

出于说明目的，给出了图1至图7B的组态。各种在本揭示案的一实施例的预期范畴内实施。举例而言，在一些实施例中，井PW1～PW2形成为单个P型井。在各种实施例中，井PW1～PW2为P型基板的部分。

现在参考图8。图8为根据一些实施例的制造集成电路10至70中的至少一个的方法800的流程图。将理解，对于方法的额外实施例，在图8所示的工艺之前、期间及之后，可提供额外操作，且可替换或消除下文将描述的操作中的一些。操作/工艺的次序可为可互换的。贯穿各种视图及说明性实施例，相同的参考数字用于指示相同的元件。方法800包括参考图1至图7B在下文描述的操作S810、S820及S830。

在操作S810中，如图4B的实施例所示，形成主动区120以在x方向上延伸且主动区120包括主动区域122～124。主动区域122～123对应于晶体管MN4，且主动区域123～124对应于晶体管MN5。

在操作S820中，形成栅极214～215以在横越x方向的y方向上延伸，其中栅极214～215分别对应于晶体管MN4～MN5。在一些实施例中，在布局图中，具有晶体管MN1及MP1的反相器23及具有晶体管MP3及MN3的输出级电路24在x方向上配置在栅极214的相对侧。

在操作S830中，形成导电线302且导电线302用以传输供应电压VSS。在一些实施例中，主动区域122耦接至导电线302。主动区域123耦接至位准移位器电路22的端子NET2，如图4B所示。栅极214耦接至位准移位器电路22的端子NET2，如图5B所示。

在一些实施例中，如图4B所示，形成主动区110以在第一半导体层中在x方向上延伸。形成导电线331以在处于第一半导体层上方的第二半导体层中在y方向上延伸以耦接至晶体管MN5。导电线331与主动区域110至120重叠。

此外，在处于第二半导体层上方的第三半导体层中形成导电迹线431以越过导电线331且耦接至晶体管MN4的栅极214。在布局图中，导电迹线431安置于主动区110与主动区120之间。

在一些实施例中，形成导电型不同于主动区120的导电型的主动区110的主动区域112，以接收供应电压VDDI。另外，形成栅极212且栅极212在y方向上与栅极214对准，如图4B所示。栅极212耦接至位准移位器电路22的端子NET2。

现在参考图9。根据本揭示案的一些实施例，图9为用于设计集成电路布局设计的电子设计自动化(electronic design automation，EDA)系统900的方块图。EDA系统900用以实施图8所揭示的方法800的一或多个操作，且将结合图1至图7B进一步解释。在一些实施例中，EDA系统900包括APR系统。

在一些实施例中，EDA系统900为包括处理器920及(非暂时性)记忆体960的通用计算装置。记忆体(计算机可读储存媒体)960尤其经编码具有(即，储存)指令(计算机程序码)961，即一组可执行指令。指令961由处理器920的执行(至少部分地)表示实施例如方法800的EDA工具。

处理器920经由总线950电耦接至记忆体960。处理器920亦通过总线950电耦接至I/O接口910及制造工具970。网络接口930亦经由总线950电连接至处理器920。网络接口930连接至网络940，因此处理器920及记忆体960能够经由网络940连接至外部元件。处理器920用以执行编码在记忆体960中的指令961，以便使EDA系统900可用于执行提出的工艺及/或方法的一部分或全部。在一或多个实施例中，处理器920为中央处理单元(centralprocessing unit，CPU)、多处理器、分散式处理系统、特殊应用集成电路(applicationspecific integrated circuit，ASIC)及/或合适的处理单元。

在一或多个实施例中，记忆体960为电子、磁性、光学、电磁、红外线及/或半导体系统(或设备或装置)。举例而言，记忆体960包括半导体或固态记忆体、磁带、可移式计算机磁盘、随机存取记忆体(random access memory，RAM)、只读记忆体(read-only memory，ROM)、硬质磁盘及/或光盘。在使用光盘的一或多个实施例中，记忆体960包括光盘只读记忆体(compact disk-read only memory，CD-ROM)、可读写光盘(compact disk-read/write，CD-R/W)及/或数字视频光盘(digital video disc，DVD)。

在一或多个实施例中，记忆体960储存指令961，指令961用以使EDA系统900(在此执行(至少部分地)表示EDA工具的情况下)可用于执行提出的工艺及/或方法的一部分或全部。在一或多个实施例中，记忆体960亦储存利于执行提出的工艺及/或方法的一部分或全部的信息。在一或多个实施例中，记忆体960储存标准单元库962，该些标准单元包括如本文中揭示的此等标准单元，例如，包括晶体管MN1～MN5及MP1～MP5的单元。

EDA系统900包括I/O接口910。I/O接口910耦接至外部电路。在一或多个实施例中，I/O接口910包括用于将信息及命令传达至处理器920的键盘、小键盘、鼠标、轨迹球、触控板、触控屏幕及/或标方向键。

EDA系统900亦包括耦接至处理器920的网络接口930。网络接口930允许EDA系统900与网络940通信，一或多个其他计算机系统连接至网络940。网络接口930包括：无线网络接口，诸如BLUETOOTH、WIFI、WIMAX、GPRS或MA；或有线网络接口，诸如ETHERNET、USB或IEEE-1364。在一或多个实施例中，提出的工艺及/或方法的一部分或全部是在两个或多个系统900中实施。

EDA系统900亦包括耦接至处理器920的制造工具970。制造工具970用以根据由处理器920处理的设计文件来制造集成电路，例如，图1所示的集成电路10。

EDA系统900用以经由I/O接口910接收信息。经由I/O接口910接收的信息包括由处理器920进行处理的指令、数据、设计规则、标准单元的库及/或其他参数中的一或多者。信息是经由总线950传送至处理器920。EDA系统900用以经由I/O接口910接收与UI有关的信息。信息储存在记忆体960中以作为使用者界面(user interface，UI)963。

在一些实施例中，提出的工艺及/或方法的一部分或全部是实施为由处理器执行的独立软件应用程序。在一些实施例中，提出的工艺及/或方法的一部分或全部是实施为作为额外软件应用程序的一部分的软件应用程序。在一些实施例中，提出的工艺及/或方法的一部分或全部是实施为软件应用程序的外挂程序。在一些实施例中，提出的工艺及/或方法的至少一者是实施为作为EDA工具的一部分的软件应用程序。在一些实施例中，提出的工艺及/或方法的一部分或全部是实施为由EDA系统900使用的软件应用程序。在一些实施例中，包括标准单元的布局图是使用一工具(诸如，可自CADENCE DESIGN SYSTEMS,Inc.获得的)或另一合适的布局产生工具产生。

在一些实施例中，工艺是实现为储存于非暂时性计算机可读记录媒体中的程序的功能。非暂时性计算机可读记录媒体的实例包括(但不限于)外部/可移式及/或内部/内建的储存或记忆体单元，例如以下各者中的一或多者：光盘，诸如DVD；磁盘，诸如硬盘；半导体记忆体，诸如ROM、RAM、记忆卡；及类似物。

根据一些实施例，图10为IC制造系统1000的方块图，及与IC制造系统1000相关联的IC制造流程。在一些实施例中，基于布局图，(A)一或多个半导体遮罩或(B)一半导体集成电路的一层中的至少一个组件中的至少一者是使用IC制造系统1000制造。

在图10中，IC制造系统1000包括诸如设计室1010、遮罩室1020及晶圆厂(IC制造商/制造者)1030的实体，该些实体在与制造IC装置1040有关的设计、开发及制造循环及/或服务中彼此相互作用。IC制造系统1000中的实体由通信网络连接。在一些实施例中，通信网络是单一网络。在一些实施例中，通信网络是多种不同的网络，诸如内部网络及网际网络。通信网络包括有线及/或无线的通信通道。每一实体与其他实体中的一或多者相互作用，且为其他实体中的一或多者提供服务及/或自其他实体中的一或多者接收服务。在一些实施例中，设计室1010、遮罩室1020及晶圆厂1030中的两个或更多个归单个的较大公司所有。在一些实施例中，设计室1010、遮罩室1020及晶圆厂1030中的两个或更多个共存于共用设施中且使用共用资源。

设计室(或设计团队)1010产生IC设计布局图1011。IC设计布局图1011包括跟中几何图案，例如，在上文关于图2B、图3B、图4B、图5B、图6B及图7B论述的针对例如集成电路20至70的IC装置1040设计的在图2B、图3B、图4B、图5B、图6B及图7B中描绘的IC布局设计。该些几何图案对应于构成待制造的IC装置1040的各种组件的金属层、氧化物层或半导体层的图案。各种层组合以形成各种IC特征。举例而言，IC设计布局图1011的一部分包括将在半导体基板(诸如硅晶圆)及安置于半导体基板上的各种材料层中形成的各种IC特征，诸如主动区域、栅极电极、源极与漏极、层间互连的导电段或通孔。设计室1010实施恰当的设计程序以形成IC设计布局图1011。设计程序包括逻辑设计、实体设计或置放选路中的一或多者。IC设计布局图1011存在于具有关于几何图案的信息的一或多个数据文件中。举例而言，IC设计布局图1011可以用GDSII文件格式或DFII文件格式表示。

遮罩室1020包括数据准备1021及遮罩制造1022。遮罩室1020使用IC设计布局图1011来制造一或多个遮罩1023，该一或多个遮罩1023将用于根据IC设计布局图1011制造IC装置1040的各种层。遮罩室1020执行遮罩数据准备1021，其中IC设计布局图1011经转译成代表性数据文件(“representative data file，RDF”)。遮罩数据准备1021将RDF提供至遮罩制造1022。遮罩制造1022包括遮罩写入器。遮罩写入器将RDF转换成基板上的影像，诸如遮罩(光刻罩)1023或(半导体)晶圆1032。IC设计布局图1011是由遮罩数据准备1021操纵以遵守遮罩写入器的特定特性及/或晶圆厂1030的要求。在图10中，数据准备1021及遮罩制造1022是说明为独立的元件。在一些实施例中，数据准备1021及遮罩制造1022可以一起被称为遮罩数据准备。

在一些实施例中，数据准备1021包括光学近接修正(optical proximitycorrection，OPC)，光学近接修正使用微影增强技术以补偿影像误差，诸如可以由绕射、干涉、其他处理效应及类似者引起的影像误差。OPC调整IC设计布局图1011。在一些实施例中，数据准备1021包括其他解析度增强技术(resolution enhancement technique，RET)，诸如离轴照明、次解析度辅助特征、相移遮罩、其他合适的技术及类似技术或该些技术的组合。在一些实施例中，亦使用逆微影技术(inverse lithography technology，ILT)，逆微影技术将OPC视为逆成像问题。

在一些实施例中，数据准备1021包括遮罩规则检验器(mask rule checker，MRC)，遮罩规则检验器利用一组遮罩创造规则来检查已经历OPC中的工艺的IC设计布局图1011，该组遮罩创造规则含有特定的几何及/或连接限制以确保足够裕量，以解释半导体制造工艺中的可变性及类似者。在一些实施例中，MRC修改IC设计布局图1011以补偿遮罩制造1022期间的限制，如此可撤销由OPC执行的修改的部分，以便满足遮罩创造规则。

在一些实施例中，数据准备1021包括微影工艺检查(lithography processchecking，LPC)，微影工艺检查模拟将由晶圆厂1030实施以制造IC装置1040的处理。LPC基于IC设计布局图1011来模拟此处理以创造模拟制造的装置，诸如IC装置1040。LPC模拟中的处理参数可以包括与IC制造循环的各种工艺相关联的参数、与用于制造IC的工具相关联的参数及/或制造工艺的其他态样。LPC考虑各种因素，诸如空中影像对比度、焦点深度(“depth of focus，DOF”)、遮罩误差增强因子(“mask error enhancement factor，MEEF”)、其他合适的因素及类似者或前述因素的组合。在一些实施例中，在模拟制造的装置已由LPC创造之后，若模拟的装置在形状上不足够接近以满足设计规则，则应重复OPC及/或MRC以进一步改良IC设计布局图1011。

应理解，为清楚起见，数据准备1021的以上描述已经简化。在一些实施例中，数据准备1021包括额外特征，诸如用于根据制造规则修改IC设计布局图1011的逻辑运算(logicoperation，LOP)。另外，在数据准备1021期间应用于IC设计布局图1011的工艺可按多种不同的次序执行。

在数据准备1021之后且在遮罩制造1022期间，基于经修改的IC设计布局图1011来制造一遮罩1023或一组遮罩1023。在一些实施例中，遮罩制造1022包括基于IC设计布局图1011来执行一或多次微影曝光。在一些实施例中，使用一电子束(e射束)或多个e射束的机制以基于经修改的IC设计布局图1011在遮罩(光罩或光刻罩)1023上形成图案。遮罩1023可以用各种技术形成。在一些实施例中，遮罩1023是使用二元技术(binary technology)形成。在一些实施例中，遮罩图案包括不透明区域及透明区域。用于使已涂布在晶圆上的影像敏感材料层(例如，光阻剂)曝光的辐射束被不透明区域阻断且透射穿过透明区域，该辐射束诸如紫外线(ultraviolet，UV)射束。在一个实例中，遮罩1023的二元遮罩版本包括透明基板(例如，熔融石英)及涂布在二元遮罩的不透明区域中的不透明材料(例如，铬)。在另一实例中，遮罩1023是使用相移技术形成。在遮罩1023的相移遮罩(phase shift mask，PSM)版本中，形成于相移遮罩上的图案中的各种特征用以具有恰当的相位差以增强解析度及成像品质。在各种实例中，相移遮罩可为衰减式PSM或交替式PSM。通过遮罩制造1022产生的遮罩将在多种工艺中使用。举例而言，此(此等)遮罩将在用于在晶圆1032中形成各种掺杂区域的离子植入工艺中、在用于在晶圆1032中形成各种蚀刻区域的蚀刻工艺中及/或在其他合适的工艺中使用。

晶圆厂1030包括晶圆制造1031。晶圆厂1030是IC制造企业，该IC制造企业包括用于制造多种不同IC产品的一或多个制造设施。在一些实施例中，晶圆厂1030是半导体铸造厂。举例而言，可能存在用于多个IC产品的前端制造(前端工序(front-end-of-line，FEOL)制造)的制造设施，而第二制造设施可以提供用于IC产品的互连及封装的后端制造(后端工序(back-end-of-line，BEOL)制造)，且第三制造设施可以为铸造厂企业提供其他服务。

晶圆厂1030使用由遮罩室1020制造的遮罩1023以制造IC装置1040。因此，晶圆厂1030至少间接地使用IC设计布局图1011以制造IC装置1040。在一些实施例中，晶圆1032是由晶圆厂1030使用遮罩1023制造以形成IC装置1040。在一些实施例中，IC制造包括至少间接地基于IC设计布局图1011来执行一或多次微影曝光。晶圆1032包括硅基板或其他恰当的基板，该基板上形成有多个材料层。晶圆1032进一步包括以下各者中的一或多个：各种掺杂区域；介电特征；多位准互连；及类似物(在后续制造步骤形成)。

如上所述，本申请案中提供了一种方法及一种集成电路。通过在组态为位准移位器电路的结构中插入ESD保护电路，在非所要ESD事件中诱发的ESD电流是经由ESD保护电路进一步放电，而不会损坏位准移位器电路中的内部组件，且相应地，提供增强的可靠性。另外，根据一些实施例，利用本申请案的组态，附加的ESD相关电路不需要额外的面积。

在一些实施例中，提供一种集成电路且集成电路包括：一第一导电型的一第一主动区域，第一主动区域耦接至一第一电压端子且对应于包括在一位准移位器电路的一反相器中的一第一晶体管的一第一端子及一第二晶体管的一第一端子，其中第一晶体管用以使静电电荷放电至第一电压端子；及对应于一第三晶体管的不同于第一导电型的一第二导电型的第二主动区域及第三主动区域，其中第二主动区域耦接至一第二电压端子，且第三主动区域耦接至位准移位器电路的不同于第二电压端子的一第一端子。第三晶体管用以传输用于集成电路的来自第二电压端子的一第一供应电压。

在一些实施例中，集成电路进一步包含第一导电型的一第四主动区域，其中第四主动区域对应于第一晶体管的一第二端子，其中第四主动区域安置于在一第一方向上延伸的一主动区中；及在不同于第一方向的一第二方向上延伸的一导电线，导电线用以将第三主动区域耦接至第四主动区域。

在一些实施例中，集成电路进一步包含：第一导电型的一第四主动区域，其中第四主动区域对应于第一晶体管的一第二端子，其中第四主动区域安置于在一第一方向上延伸的一主动区中；第一栅极及第二栅极，第一栅极及第二栅极在不同于第一方向的一第二方向上延伸，其中第二主动区域插入第一栅极与第二栅极之间；及包括在第二方向上延伸的一第一部分的一导电线，导电线用以将第二栅极耦接至第四主动区域。

在一些实施例中，集成电路进一步包含：一第三栅极，第三栅极耦接至导电线的在第一方向上延伸的一第二部分，其中第四主动区域插入第一栅极与第三栅极之间。

在一些实施例中，集成电路进一步包含：第二导电型的一第四主动区域，第四主动区域在第一导电型的一井中、对应于第二导电型的一第四晶体管的一端子；一栅极，栅极对应于第一晶体管；及一导电迹线，导电迹线用以耦接第四主动区域及栅极。

在一些实施例中，集成电路进一步包含：一第一栅极，第一栅极在一第一方向上延伸且对应于第三晶体管；及一第二栅极，第二栅极在第一方向上延伸，其中第一栅极及第二栅极沿着第一方向对准且耦接在一起以用于传输第一供应电压。

在一些实施例中，集成电路进一步包含：一第三栅极，第三栅极在第一方向上延伸且对应于一第四晶体管；第一导电型的一第四主动区域，第四主动区域对应于一第五晶体管；及一导电线，导电线耦接至第三栅极及第四主动区域且用以传输一第二供应电压。

在一些实施例中，集成电路进一步包含：一第四主动区域，第四主动区域对应于第一晶体管的一第二端子；第一导电型的第五主动区及第六主动区，其中第五主动区域耦接至第一电压端子；一导电结构，导电结构耦接至第四主动区域、第六主动区域及不同于第一电压端子的一第三电压端子，其中第一主动区域接收第一供应电压，第四主动区域及第六主动区域接收一第二供应电压，且第一供应电压及第二供应电压彼此不同。

在一些实施例中，提供一种集成电路且该集成电路包括一位准移位器电路及一静电放电(electrostatic discharge，ESD)保护电路。该位准移位器电路包括一第一晶体管及一第二晶体管，该第一晶体管及该第二晶体管在一布局图中在一第一方向上彼此分开。该第一晶体管及该第二晶体管的栅极端子耦接在一起。该ESD保护电路耦接至该位准移位器电路的一内部端子且用以使静电电荷在一第一电压端子与不同于该第一电压端子的一第二电压端子之间放电。该ESD保护电路包括具有第一主动区域及第二主动区域的一第三晶体管，其中该第一主动区域耦接至该位准移位器的该第一端子且该第二主动区域耦接至该第二电压端子。在该布局图中，该第三晶体管在该第一方向上配置在该第一晶体管与该第二晶体管之间。

在一些实施例中，静电放电保护电路进一步包含：一第四晶体管，第四晶体管具有耦接至第一主动区域的一第三主动区域及耦接至第一电压端子的一第四主动区域，其中在布局图中，第四晶体管在第一方向上配置在第一晶体管与第二晶体管之间。

在一些实施例中，静电放电保护电路进一步包含：一第五晶体管，第五晶体管具有耦接至第四晶体管的一栅极的一栅极及一第五主动区域，其中，在布局图中，第五晶体管在第一方向上配置在第三晶体管与第二晶体管之间。

在一些实施例中，位准移位器电路进一步包括：一第四晶体管，第四晶体管耦接至第二晶体管且在布局图中在不同于第一方向的一第二方向上与第二晶体管分开，其中第一晶体管至第三晶体管在一第一电压域中，且第四晶体管在不同于第一电压域的一第二电压域中。

在一些实施例中，静电放电保护电路进一步包含：一第四晶体管，其中第四晶体管的一栅极耦接至第三晶体管的一栅极及位准移位器电路的内部端子，其中第三晶体管及第四晶体管沿着不同于第一方向的一第二方向彼此对准。

在一些实施例中，静电放电保护电路进一步包含：一第四晶体管，其中第四晶体管的一第一端子耦接至第二电压端子，第四晶体管的一第二端子耦接至第一主动区域，且第三晶体管及第四晶体管在布局图中沿着第一方向彼此分开；及一第五晶体管，其中第五晶体管的一端子耦接至第四晶体管的一栅极，其中第四晶体管及第五晶体管沿着不同于第一方向的一第二方向彼此对准。

在一些实施例中，静电放电保护电路进一步包含：具有第三主动区域及第四主动区域的一第四晶体管，其中第三主动区域耦接至一第三电压端子，且第四主动区域耦接至第二主动区域及第二电压端子，其中在布局图中，第四晶体管在第一方向上配置在第三晶体管与第二晶体管之间。

在一些实施例中，静电放电保护电路进一步用以调整位准移位器电路的内部端子处的一电压位准以具有第一电压端子的一电压或第二电压端子的一电压。

在一些实施例中，提供一种方法且该方法包括以下步骤：形成一第一主动区，该第一主动区在一第一方向上延伸且包括第一主动区域至第三主动区域，其中该第一主动区域及该第二主动区域对应于一第一晶体管，且该第二主动区域及该第三主动区域对应于一第二晶体管；形成第一栅极及第二栅极，该第一栅极及该第二栅极在横越该第一方向的一第二方向上延伸，其中该第一栅极及该第二栅极分别对应于该第一晶体管及该第二晶体管；及形成一第一导电线，该第一导电线用以传输一第一供应电压。该第一主动区域耦接至该第一导电线，且第一栅极或该第二主动区域耦接至一位准移位器电路的一端子。在一布局图中，该位准移位器电路的一反相器及该位准移位器电路的一输出级电路在该第一方向上配置在该第一栅极的相对侧。

在一些实施例中，方法进一步包含以下步骤：形成一第二主动区，第二主动区在第一方向上延伸；及在一第一半导体层中形成一第二导电线，第二导电线在第二方向上延伸以耦接至第二晶体管，其中第二导电线与第一主动区及第二主动区重叠。

在一些实施例中，方法进一步包含以下步骤：在处于第一半导体层上方的一第二半导体层中形成一导电迹线，导电迹线延伸跨过第二导电线以耦接至第一晶体管的一栅极，其中导电迹线安置于第一主动区与第二主动区之间。

在一些实施例中，方法进一步包含以下步骤：在一井中形成一第二主动区，第二主动区在第二方向上与第一主动区分开，其中第二主动区及井的导电型不同，其中第二主动区中的一第四主动区域用以接收不同于第一供应电压的一第二供应电压；及形成一第三栅极，第三栅极在第二方向上与第一栅极对准且耦接至位准移位器电路的端子。

在一些实施例中，提供一种集成电路且集成电路包括第一主动区、第一栅极及第二栅极、以及第一导电线。第一主动区在一第一方向上延伸且包括一第一主动区域、一第二主动区域及一第三主动区域。第一主动区域及第二主动区域对应于一第一晶体管，且第二主动区域及第三主动区域对应于一第二晶体管。第一栅极及第二栅极在横越第一方向的一第二方向上延伸。第一栅极及第二栅极分别对应于第一晶体管及第二晶体管。第一导电线用以传输一第一供应电压。第一主动区域耦接至第一导电线，且第一栅极或第二主动区域耦接至一位准移位器电路的一端子。在布局图中，位准移位器电路的一反相器及位准移位器电路的一输出级电路在第一方向上配置在第一栅极的相对侧。

前述内容概述几个实施例的特征，使得熟悉此项技术者可更好地理解新型的一实施例的态样。熟悉此项技术者应了解，该些技术者可容易将新型的一实施例用作为设计或修改用于实现与本文中介绍的实施例的相同目的及/或达成与本文中介绍的实施例的相同优点的其他工艺及结构的基础。熟悉此项技术者亦应认识到，此等等效构造不背离新型的一实施例的精神及范畴，且该些技术者可在不背离新型的一实施例的精神及范畴的情况下作出本文中的各种改变、取代及改动。

Claims (10)

1.一种集成电路，其特征在于，包含：

一第一导电型的一第一主动区域，该第一主动区域耦接至一第一电压端子且对应于包括在一位准移位器电路的一反相器中的一第一晶体管的一第一端子及一第二晶体管的一第一端子，其中该第一晶体管用以使静电电荷放电至该第一电压端子；及

对应于一第三晶体管的不同于该第一导电型的一第二导电型的一第二主动区域及一第三主动区域，其中该第二主动区域耦接至一第二电压端子，且该第三主动区域耦接至该位准移位器电路的不同于该第二电压端子的一端子，

其中该第三晶体管用以传输用于该集成电路的来自该第二电压端子的一第一供应电压。

2.如权利要求1所述的集成电路，其特征在于，该集成电路进一步包含：

该第一导电型的一第四主动区域，其中该第四主动区域对应于该第一晶体管的一第二端子，其中该第四主动区域安置于在一第一方向上延伸的一主动区中；及

在不同于该第一方向的一第二方向上延伸的一导电线，该导电线用以将该第三主动区域耦接至该第四主动区域。

3.如权利要求1所述的集成电路，其特征在于，该集成电路进一步包含：

该第一导电型的一第四主动区域，其中该第四主动区域对应于该第一晶体管的一第二端子，其中该第四主动区域安置于在一第一方向上延伸的一主动区中；

一第一栅极及一第二栅极，该第一栅极及该第二栅极在不同于该第一方向的一第二方向上延伸，其中该第二主动区域插入该第一栅极与该第二栅极之间；及

包括在该第二方向上延伸的一第一部分的一导电线，该导电线用以将该第二栅极耦接至该第四主动区域。

4.如权利要求1所述的集成电路，其特征在于，该集成电路进一步包含：

该第二导电型的一第四主动区域，该第四主动区域在该第一导电型的一井中、对应于该第二导电型的一第四晶体管的一端子；

一栅极，该栅极对应于该第一晶体管；及

一导电迹线，该导电迹线用以耦接该第四主动区域及该栅极。

5.如权利要求1所述的集成电路，其特征在于，该集成电路进一步包含：

一第一栅极，该第一栅极在一第一方向上延伸且对应于该第三晶体管；及

一第二栅极，该第二栅极在该第一方向上延伸，

其中该第一栅极及该第二栅极沿着该第一方向对准且耦接在一起以用于传输该第一供应电压。

6.如权利要求1所述的集成电路，其特征在于，该集成电路进一步包含：

一第四主动区域，该第四主动区域对应于该第一晶体管的一第二端子；

该第一导电型的第五主动区域及第六主动区域，其中该第五主动区域耦接至该第一电压端子；

一导电结构，该导电结构耦接至该第四主动区域、该第六主动区域及不同于该第一电压端子的一第三电压端子，

其中该第一主动区域接收该第一供应电压，该第四主动区域及该第六主动区域接收一第二供应电压，且

该第一供应电压及该第二供应电压彼此不同。

7.一种集成电路，其特征在于，包含：

一第一导电型的一第一主动区域，该第一主动区域耦接至一第一电压端子且对应于包括在一位准移位器电路的一反相器中的一第一晶体管的一第一端子及一第二晶体管的一第一端子，该第一晶体管及该第二晶体管在一布局图中在一第一方向上彼此分开，其中该第一晶体管用以使静电电荷放电至该第一电压端子；及

对应于一第三晶体管的不同于该第一导电型的一第二导电型的一第二主动区域及一第三主动区域，该第三晶体管包括在一静电放电保护电路中，其中该第二主动区域耦接至一第二电压端子，且该第三主动区域耦接至该位准移位器电路的不同于该第二电压端子的一端子，

其中该第三晶体管用以传输用于该集成电路的来自该第二电压端子的一第一供应电压。

8.如权利要求7所述的集成电路，其特征在于，其中该静电放电保护电路进一步包含：

一第四晶体管，该第四晶体管具有耦接至该第一主动区域的一第三主动区域及耦接至该第一电压端子的一第四主动区域，

其中在该布局图中，该第四晶体管在该第一方向上配置在该第一晶体管与该第二晶体管之间。

9.如权利要求7所述的集成电路，其特征在于，其中该位准移位器电路进一步包括：

一第四晶体管，该第四晶体管耦接至该第二晶体管且在该布局图中在不同于该第一方向的一第二方向上与该第二晶体管分开，

其中该第一晶体管至该第三晶体管在一第一电压域中，且该第四晶体管在不同于该第一电压域的一第二电压域中。

10.一种集成电路，其特征在于，包含：

一第一导电型的一第一主动区域，该第一主动区域耦接至一第一电压端子且对应于包括在一位准移位器电路的一反相器中的一第一晶体管的一第一端子及一第二晶体管的一第一端子，该第一晶体管及该第二晶体管在一布局图中在一第一方向上彼此分开，其中该第一晶体管用以使静电电荷放电至该第一电压端子；及

对应于一第三晶体管的不同于该第一导电型的一第二导电型的一第二主动区域及一第三主动区域，该第三晶体管包括在一静电放电保护电路中，其中该第二主动区域耦接至一第二电压端子，且该第三主动区域耦接至该位准移位器电路的不同于该第二电压端子的一端子，

其中该第三晶体管用以传输用于该集成电路的来自该第二电压端子的一第一供应电压，以及在该布局图中，该第三晶体管在该第一方向上配置在该第一晶体管与该第二晶体管之间。