CN106876380A - 静电放电保护电路及用于静电放电保护的方法 - Google Patents

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Abstract

本发明提供了一种静电放电(ESD)保护电路，其包括箝位电路、开关组件和侦测电路。箝位电路耦接在静电放电总线和接地节点之间。开关组件耦接在电源节点和静电放电总线之间。侦测电路用于侦测是否发生静电放电(ESD)事件。当没有发生所述静电放电事件时，所述侦测电路闭合所述开关组件，使得所述静电放电总线耦接于所述电源节点。当发生所述静电放电事件时，所述侦测电路断开所述开关组件，使得所述静电放电总线与所述电源节点分离开。相应地，本发明还提供了一种用于静电放电保护的方法。本发明的静电放电(ESD)保护电路可以提高电压稳定性。

Description

静电放电保护电路及用于静电放电保护的方法
技术领域
本发明涉及一种静电放电(Electrostatic Discharge，ESD)保护电路，以及更特别地，涉及一种用于稳定电压的静电放电保护电路。
背景技术
静电放电(ESD)是由接触(contact)、电短路(electrical short)或介电击穿(dielectric breakdown)引起的两个带电物体之间的突然的电流。集成电路的制造商和用户必须采取预防措施来避免静电放电(ESD)。静电放电(ESD)保护可以是装置本身的一部分，以及可以包括用于装置的输入和输出引脚的特殊设计技术。外部保护元件也可以在电路布局中一起使用。
对于传统的静电放电保护电路，通常从输入/输出(Input/Output，I/O)节点至电源节点(supply node)形成耦合路径。当发生静电放电(ESD)事件时，输入/输出(I/O)节点上的干扰(disturbance)会导致该电源节点上的另一干扰，且这会损坏耦接于该电源节点的敏感元件。此外，通过相邻的输入/输出(I/O)节点之间的互耦，其它相邻的输入/输出(I/O)节点也会受到该干扰的影响。因此，需要提供一种新颖的解决方案来解决现有技术的问题。
发明内容
有鉴于此，本发明的目的之一在于提供一种静电放电保护电路及用于静电放电保护的方法，以解决上述问题。
在一些优选的实施例中，本发明有关于一种静电放电(ESD)保护电路，其包括箝位电路、开关组件和侦测电路。箝位电路耦接在静电放电总线和接地节点之间。开关组件耦接在电源节点和静电放电总线之间。侦测电路用于侦测是否发生静电放电(ESD)事件。当没有发生所述静电放电事件时，所述侦测电路闭合(close)所述开关组件，使得所述静电放电总线耦接于所述电源节点；以及，当发生所述静电放电事件时，所述侦测电路断开(open)所述开关组件，使得所述静电放电总线与所述电源节点分离开(decoupled from)。
在一些实施例中，当没有发生所述静电放电事件时，所述箝位电路是开路的，以及，当发生所述静电放电事件时，所述箝位电路形成从所述静电放电总线至所述接地节点的电流路径。
在一些实施例中，所述静电放电保护电路还包括：输入/输出(I/O)焊垫、第一二极管和第二二极管。第一二极管具有耦接于所述输入/输出(I/O)焊垫的阳极和耦接于所述静电放电总线的阴极。第二二极管具有耦接于所述接地节点的阳极和耦接于所述输入/输出(I/O)焊垫的阴极。
在一些实施例中，所述静电放电保护电路还包括上拉电路、下拉电路和预驱动器。上拉电路用于将所述电源节点选择性地耦接至所述输入/输出焊垫。下拉电路用于将所述接地节点选择性地耦接至所述输入/输出焊垫。预驱动器用于控制所述上拉电路和所述下拉电路。
在一些实施例中，所述上拉电路为第一晶体管，所述第一晶体管具有耦接于所述预驱动器的控制端、耦接于所述电源节点的第一端和耦接于所述输入/输出焊垫的第二端；以及，所述下拉电路为第二晶体管，所述第二晶体管具有耦接于所述预驱动器的控制端、耦接于所述输入/输出焊垫的第一端和耦接于所述接地节点的第二端。
在一些实施例中，所述第一晶体管为PMOS晶体管，以及，所述第二晶体管为NMOS晶体管。
在一些实施例中，所述侦测电路包括第一电阻和第二电阻。第一电阻耦接在所述静电放电总线和中间节点之间。第二电阻耦接在所述中间节点和所述接地节点之间。
在一些实施例中，所述第二电阻的电阻值与所述第一电阻的电阻值相同。
在一些实施例中，所述侦测电路还包括第三晶体管和第四晶体管。第三晶体管具有耦接于所述电源节点的控制端、耦接于所述中间节点的第一端和耦接于第一节点的第二端。第四晶体管具有耦接于所述电源节点的控制端、耦接于所述静电放电总线的第一端和耦接于所述第一节点的第二端。
在一些实施例中，所述第三晶体管为NMOS晶体管，以及，所述第四晶体管为PMOS晶体管。
在一些实施例中，所述开关组件包括第五晶体管。第五晶体管具有耦接于所述第一节点的控制端、耦接于所述电源节点的第一端、耦接于所述静电放电总线的第二端和耦接于所述静电放电总线的基底端。
在一些实施例中，所述第五晶体管为PMOS晶体管。
在一些实施例中，当没有发生所述静电放电事件时，所述第三晶体管是接通的，以及所述第四晶体管是断开的，使得所述第五晶体管是接通的；以及，当发生所述静电放电事件时，所述第三晶体管是断开的，以及所述第四晶体管是接通的，使得所述第五晶体管是断开的。
在一些实施例中，所述侦测电路还包括第六晶体管和第七晶体管。第六晶体管具有耦接于所述中间节点的控制端、耦接于所述电源节点的第一端和耦接于第二节点的第二端。第七晶体管具有耦接于所述电源节点的控制端、耦接于所述中间节点的第一端和耦接于所述第二节点的第二端。
在一些实施例中，所述第六晶体管和所述第七晶体管为PMOS晶体管。
在一些实施例中，所述侦测电路还包括第八晶体管和第九晶体管。第八晶体管具有耦接于所述电源节点的控制端、耦接于所述中间节点的第一端和耦接于第三节点的第二端。第九晶体管具有耦接于所述第二节点的控制端、耦接于所述第三节点的第一端和耦接于所述静电放电总线的第二端。
在一些实施例中，所述第八晶体管为NMOS晶体管，以及，所述第九晶体管为PMOS晶体管。
在一些实施例中，所述开关组件包括第十晶体管和第十一晶体管。第十晶体管具有耦接于所述中间节点的控制端、耦接于所述电源节点的第一端、耦接于第四节点的第二端和耦接于所述电源节点的基底端。第十一晶体管具有耦接于所述第三节点的控制端、耦接于所述第四节点的第一端、耦接于所述静电放电总线的第二端和耦接于所述静电放电总线的基底端。
在一些实施例中，所述第十晶体管和所述第十一晶体管为PMOS晶体管。
在一些实施例中，当没有发生所述静电放电事件时，所述第六晶体管是接通的，所述第七晶体管是断开的，所述第八晶体管是接通的，以及所述第九晶体管是断开的，使得所述第十晶体管和所述第十一晶体管均是接通的；以及，当发生所述静电放电事件时，所述第九晶体管是接通的，使得所述第十一晶体管是断开的。
在另一优选的实施例中，本发明关于一种用于静电放电(ESD)保护的方法。该方法包括以下步骤：侦测是否发生静电放电事件；当没有发生所述静电放电事件时，闭合开关组件，使得静电放电总线耦接于所述电源节点，其中，所述开关组件耦接在所述电源节点和所述静电放电总线之间；以及当发生所述静电放电事件时，断开所述开关组件，使得所述静电放电总线与所述电源节点分离开；其中，在静电放电总线和接地节点之间耦接有箝位电路。在一些实施例中，当没有发生所述静电放电事件时，所述箝位电路是开路的，以及，当发生所述静电放电事件时，所述箝位电路形成从所述静电放电总线至所述接地节点的电流路径。
在本发明提供的静电放电保护电路及用于静电放电保护的方法中，当发生静电放电事件时，断开耦接在电源节点与静电放电总线之间的开关组件，使得静电放电总线与电源节点分离开，从而可以提高静电保护电路的电压稳定性。
本领域技术人员在阅读附图所示优选实施例的下述详细描述之后，可以毫无疑义地理解本发明的这些目的及其它目的。
附图说明
通过参考附图阅读下述的详细描述和示例之后，可以毫无疑义地理解本发明，其中：
图1是根据本发明实施例的一种静电放电(ESD)保护电路的示意图；
图2是根据本发明实施例的一种静电放电(ESD)保护电路的示意图；
图3是根据本发明实施例的一种静电放电(ESD)保护电路的示意图；
图4是根据本发明实施例的一种静电放电(ESD)保护电路的示意图；
图5是传统的静电放电(ESD)保护电路的信号波形示意图；
图6是根据本发明实施例的一种静电放电(ESD)保护电路的信号波形示意图；
图7是根据本发明实施例的一种用于静电放电(ESD)保护的方法的流程示意图。
具体实施方式
以下描述为本发明实施的较佳实施例，其仅用来例举阐释本发明的技术特征，而并非用来限制本发明的范畴。在通篇说明书及权利要求书当中使用了某些词汇来指称特定的元件，所属领域技术人员应当理解，制造商可能会使用不同的名称来称呼同样的元件。因此，本说明书及权利要求书并不以名称的差异作为区别元件的方式，而是以元件在功能上的差异作为区别的基准。本发明中使用的术语“元件”、“系统”和“装置”可以是与计算机相关的实体，其中，该计算机可以是硬件、软件、或硬件和软件的结合。在以下描述和权利要求书当中所提及的术语“包含”和“包括”为开放式用语，故应解释成“包含，但不限定于…”的意思。此外，术语“耦接”意指间接或直接的电气连接。因此，若文中描述一个装置耦接于另一装置，则代表该装置可直接电气连接于该另一装置，或者透过其它装置或连接手段间接地电气连接至该另一装置。
为了说明本发明的目的、特征和优点，下面将详细地描述本发明的实施例和附图。
图1是根据本发明实施例的一种静电放电(ESD)保护电路100的示意图。静电放电(ESD)保护电路100可以被应用至移动装置(如智能手机、平板电脑或笔记本电脑)的集成电路中。如图1所示，静电放电(ESD)保护电路100包括箝位电路(clamp circuit)110、开关组件(switch element)120和侦测电路(detection circuit)130。箝位电路110耦接在静电放电(ESD)总线EB和接地节点NVSS之间。开关组件120耦接在电源节点NVDD和静电放电(ESD)总线EB之间。在正常的操作模式中，静电放电(ESD)总线EB不同于电源节点NVDD，以及，静电放电(ESD)总线EB上的电压跟随(follow)电源节点NVDD上的供给电压(例如，1.8V或3.3V，但并不限于此)，换言之，在正常的操作模式中，静电放电(ESD)总线EB上的电压大体上等于电源节点NVDD上的供给电压。侦测电路130用于侦测是否发生静电放电(ESD)事件。当没有发生静电放电(ESD)事件时，箝位电路110是开路的(open-circuited)，以及，侦测电路130闭合(close)开关组件120，使得静电放电(ESD)总线EB耦接于电源节点NVDD。相反地，当发生静电放电(ESD)事件时，箝位电路110形成从静电放电(ESD)总线EB至接地节点NVSS的电流路径，以及，侦测电路130断开(open)开关组件120，使得静电放电(ESD)总线EB与电源节点NVDD分离开(is decoupled from)。利用以上设计，静电放电(ESD)总线EB上的静电放电(ESD)干扰与电源节点NVDD是几乎隔离的。即使发生静电放电(ESD)事件，它也将不会影响电源节点NVDD上的电压，因此，耦接于该电源节点NVDD的其它敏感元件也将被很好的保护。
所提出的静电放电(ESD)保护电路100的详细特征将在下面的实施例中描述。应当理解的是，这些实施例和附图仅为一种示例，而不是对本发明的严格限制。
图2是根据本发明实施例的一种静电放电(ESD)保护电路200的示意图。图2与图1类似。在图2的实施例中，静电放电(ESD)保护电路200还包括输入/输出(I/O)焊垫140、第一二极管150、第二二极管160、上拉电路(pulling-up circuit)170、下拉电路(pulling-downcircuit)180和预驱动器(pre-driver)190。第一二极管150具有耦接于输入/输出(I/O)焊垫140的阳极(anode)以及耦接于静电放电(ESD)总线EB的阴极(cathode)。例如，侦测电路130用于侦测输入/输出(I/O)焊垫140上是否出现静电放电(ESD)事件，当输入/输出(I/O)焊垫140出现静电放电(ESD)事件时，该静电放电(ESD)事件通过第一二极管150体现在静电放电(ESD)总线EB上。第二二极管160具有耦接于接地节点NVSS的阳极和耦接于输入/输出(I/O)焊垫140的阴极。上拉电路170用于将电源节点NVDD选择性地耦接至输入/输出(I/O)焊垫140，从而，可以将输入/输出(I/O)焊垫140上的电压大体上拉高至电源节点NVDD上的供给电压。下拉电路180用于将接地节点NVSS选择性地耦接至输入/输出焊垫140，从而，可以将输入/输出(I/O)焊垫140上的电压大体上拉低至接地节点NVSS上的接地电压。预驱动器190用于控制上拉电路170和下拉电路180的闭合状态和断开状态，以在输入/输出(I/O)焊垫上产生上下逻辑电平切换(up and down logic level toggle)，例如，从逻辑高电平(如供给电压)转变为逻辑低电平(如接地电压)，或者从逻辑低电平转变为逻辑高电平。举例来说，上拉电路170可以是第一晶体管M1，第一晶体管M1具有耦接于预驱动器190的控制端、耦接于电源节点NVDD的第一端和耦接于输入/输出(I/O)焊垫140的第二端。下拉电路180可以是第二晶体管M2，第二晶体管M2具有耦接于预驱动器190的控制端、耦接于输入/输出(I/O)焊垫140的第一端和耦接于接地节点NVSS的第二端。第一晶体管M1可以是P型金属氧化物半导体场效应(P-type Metal-Oxide-Semiconductor Field-Effect，PMOS)晶体管，以及，第二晶体管M2可以是N型金属氧化物半导体场效应(N-type Metal-Oxide-Semiconductor Field-Effect，NMOS)晶体管，但应当说明的是，本发明并不限于图2所示的特例情形。
在一些实施例中，为方便描述，假设前面描述的静电放电(ESD)事件发生在静电放电(ESD)测试过程中。在静电放电(ESD)测试过程的期间，电源节点NVDD和接地节点NVSS均被设置为接地电压(例如，0V)，以及，积聚在输入/输出(I/O)焊垫140上的大量(正或负)电荷开始快速放电。举例来说，这些电荷可以通过静电放电(ESD)总线EB和箝位电路110的电流路径来放电，因此，静电放电(ESD)总线EB在发生静电放电(ESD)事件的期间具有高电压脉冲(high voltage pulse)。在静电放电(ESD)事件以外的时间段中，静电放电(ESD)保护电路200可以利用电源节点NVDD上的高供给电压(例如，1.8V或3.3V)和接地节点NVSS上的低接地电压(例如，0V)工作在正常的操作模式中。
图3是根据本发明实施例的一种静电放电(ESD)保护电路300的示意图。图3与图2类似。在图3的实施例中，静电放电(ESD)保护电路300的侦测电路330包括第一电阻R1、第二电阻R2、第三晶体管M3和第四晶体管M4；以及，静电放电(ESD)保护电路300的开关组件320包括第五晶体管M5。第一电阻R1耦接在静电放电(ESD)总线EB和中间节点(median node)NM之间。第二电阻R2耦接在中间节点NM和接地节点NVSS之间。第二电阻R2的电阻值可以与第一电阻R1的电阻值相同，从而使得中间节点NM上的电压可以为静电放电(ESD)总线EB上的一半电压。第三晶体管M3可以是NMOS晶体管，以及，第四晶体管M4可以是PMOS晶体管。第三晶体管M3具有耦接于电源节点NVDD的控制端、耦接于中间节点NM的第一端和耦接于第一节点N1的第二端。第四晶体管M4具有耦接于电源节点NVDD的控制端、耦接于静电放电(ESD)总线EB的第一端和耦接于第一节点N1的第二端。第五晶体管M5可以是PMOS晶体管。第五晶体管M5具有耦接于第一节点N1的控制端、耦接于电源节点NVDD的第一端、耦接于静电放电(ESD)总线EB的第二端和耦接于静电放电(ESD)总线EB的基底端(bulk terminal)。
在一些实施例中，图3的静电放电(ESD)保护电路300操作如下。当没有静电放电(ESD)事件发生时(例如，在正常的操作过程的期间)，第三晶体管M3是接通的(turn on)，以及第四晶体管M4是断开的(turn off)。第一节点N1上的电压大约(approximately)等于中间节点NM上的电压。因此，第五晶体管M5是接通的，以及，静电放电(ESD)总线EB耦接于电源节点NVDD。应当指出的是，第五晶体管M5的导通电阻(turned-on resistance)是非常低的，从而，静电放电(ESD)总线EB上的电压大致(substantially)等于电源节点NVDD上的电压。换言之，静电放电(ESD)总线EB连接至(is tied to)电源节点NVDD，且具有良好的电压稳定性。另一方面，当发生静电放电(ESD)事件时(如在静电放电(ESD)测试过程的期间)，第三晶体管M3是断开的，以及，第四晶体管M4是接通的(由于电源节点NVDD被设置为接地电压)。第一节点N1上的电压大约等于静电放电(ESD)总线EB上的电压(即，高的电压脉冲)。因此，第五晶体管M5是断开的，以及，静电放电(ESD)总线EB与电源节点NVDD分离开。以上操作用于提高电压稳定性。特别地，可以在正常的操作过程的期间抑制静电放电(ESD)总线EB上的电压波动，以及，可以在发生静电放电事件时(如在静电放电(ESD)测试过程期间)保护耦接于电源节点NVDD的敏感元件。
图4是根据本发明实施例的一种静电放电(ESD)保护电路400的示意图。图4与图2类似。在图4的实施例中，静电放电(ESD)保护电路400的侦测电路430包括第一电阻R1、第二电阻R2、第六晶体管M6、第七晶体管M7、第八晶体管M8和第九晶体管M9，以及，静电放电(ESD)保护电路400的开关组件420包括第十晶体管M10和第十一晶体管M11。第一电阻R1耦接在静电放电(ESD)总线EB和中间节点NM之间。第二电阻R2耦接在中间节点NM和接地节点NVSS之间。第二电阻R2的电阻值可以与第一电阻R1的电阻值相同，从而使得中间节点NM上的电压可以是静电放电(ESD)总线EB上的一半电压。第六晶体管M6和第七晶体管M7可以是PMOS晶体管。第六晶体管M6具有耦接于中间节点NM的控制端、耦接于电源节点NVDD的第一端和耦接于第二节点N2的第二端。第七晶体管M7具有耦接于电源节点NVDD的控制端、耦接于中间节点NM的第一端和耦接于第二节点N2的第二端。第八晶体管M8可以是NMOS晶体管，以及，第九晶体管M9可以是PMOS晶体管。第八晶体管M8具有耦接于电源节点NVDD的控制端、耦接于中间节点NM的第一端和耦接于第三节点N3的第二端。第九晶体管M9具有耦接于第二节点N2的控制端、耦接于第三节点N3的第一端和耦接于静电放电(ESD)总线EB的第二端。第十晶体管M10和第十一晶体管M11可以是PMOS晶体管。第十晶体管M10具有耦接于中间节点NM的控制端、耦接于电源节点NVDD的第一端、耦接于第四节点N4的第二端和耦接于电源节点NVDD的基底端。第十一晶体管M11具有耦接于第三晶体管N3的控制端、耦接于第四晶体管N4的第一端、耦接于静电放电(ESD)总线EB的第二端和耦接于静电放电(ESD)总线EB的基底端。
在一些实施例中，图4的静电放电(ESD)保护电路400操作如下。当没有静电放电(ESD)事件发生时(例如，在正常的操作过程期间)，第六晶体管M6是接通的，以及第七晶体管M7是断开的。第二节点N2上的电压大约等于电源节点NVDD上的电压，使得第九晶体管M9是断开的。第八晶体管M8是接通的，以及，第三节点N3上的电压大约等于中间节点NM上的电压。因此，第十晶体管M10和第十一晶体管M11均是接通的，以及，静电放电(ESD)总线EB耦接于电源节点NVDD。应当注意的是，第十晶体管M10和第十一晶体管M11的导通电阻是非常低的，从而，静电放电(ESD)总线EB上的电压大致等于供给电压NVDD上的电压。换言之，静电放电(ESD)总线EB与电源节点NVDD相连，且具有良好的电压稳定性。另一方面，当发生静电放电(ESD)事件时(如在静电放电(ESD)测试过程期间)，第六晶体管M6和第七晶体管M7均是断开的(由于对于每个晶体管均不具有足够的栅源电压差)。应当指出的是，由于静电放电(ESD)总线EB上的高电压脉冲具有的持续时间太短而不足以通过流经第一电阻R1和第二电阻R2的小充电电流拉高中间节点NM上的电压，因此，在静电放电(ESD)事件的期间，中间节点NM上的电压几乎等于接地电压。第二节点N2上的电压被维持在接地电压上，使得第九晶体管M9是接通的。然后，第三节点N3上的电压在静电放电(ESD)事件期间被静电放电(ESD)总线EB上的高电压脉冲拉高。因此，第十一晶体管M11是断开的，以及，静电放电(ESD)总线EB与电源节点NVDD分离开。以上操作用于提高电压稳定性。特别地，可以在正常的操作过程期间抑制静电放电(ESD)总线EB上的电压波动，以及，可以在静电放电(ESD)测试过程期间保护耦接于电源节点NVDD的敏感元件。图4的实施例减少了每个晶体管之间各自的电压差，以及，这对于先进的半导体制造过程中的应用是更合适的。应当说明的是，图4所示的侦测电路430和开关组件420仅为一种示例，本发明并不限于此示例情形。例如，基于图3和图4所示的示例，本领域技术人员可以得出许多变型。举例来说，在图4的其中一种变型中，侦测电路430可以不包括第八晶体管M8和第九晶体管M9，以及，第二节点N2连接至开关组件420，用于控制开关组件420的通断状态，在该变型实现中，开关组件420可以为NMOS晶体管。当没有发生静电放电事件时，第六晶体管M6是接通的，以及第七晶体管M7是断开的，第二节点N2大致上等于供给电压NVDD，从而使得开关组件420是导通的，即使得静电放电总线EB耦接于电源节点NVDD。当发生静电放电事件时，第六晶体管M6和第七晶体管M7均是断开的，第二节点N2上的电压被维持在接地电压，从而使得开关组件420是断开的，即使得静电放电总线EB与电源节点NVDD分离开。
图5是传统的静电放电(ESD)保护电路的信号波形示意图。水平轴表示时间，垂直轴表示每个信号各自的电压电平。该传统的静电放电(ESD)保护电路不包括用于控制开关组件120的侦测电路130。对于传统的静电放电(ESD)保护电路，在正常的操作过程期间(即当没有静电放电(ESD)事件发生时)，若输入/输出(I/O)焊垫140上的电压VIN具有上下逻辑电平切换(例如，从逻辑高电平切换为逻辑低电平，或者，从逻辑低电平切换为逻辑高电平)，则这将在静电放电(ESD)总线EB上的电压VEB中导致严重的波动，以及，还会在与输入/输出(I/O)焊垫140相邻的其它浮动(高阻抗)输入/输出(I/O)焊垫上的电压VIN_HZ中导致严重的波动。换言之，传统的静电放电(ESD)保护电路的缺陷是其电压稳定性差。
图6是根据本发明实施例提出的一种静电放电(ESD)保护电路100的信号波形示意图。水平轴表示时间，垂直轴表示每个信号各自的电压电平。所提出的静电放电(ESD)保护电路100包括开关组件120和侦测电路130。对于所提出的静电放电(ESD)保护电路100，在正常的操作过程期间(即当没有静电放电(ESD)事件发生时)，若输入/输出(I/O)焊垫140上的电压VIN具有上下逻辑电平切换(例如，从逻辑高电平切换为逻辑低电平，或者，从逻辑低电平切换为逻辑高电平)，静电放电(ESD)总线EB上的电压VEB中的波动非常小，以及，与输入/输出(I/O)焊垫140相邻的其它浮动(高阻抗)输入/输出(I/O)焊垫上的电压VIN_HZ中的波动也非常小。换句话说，本发明大大地提高了静电放电(ESD)保护电路的电压稳定性，从而防止敏感元件遭受损坏。
图7是根据本发明实施例的一种用于静电放电(ESD)保护的方法的流程示意图。在步骤S710中，提供箝位电路和开关组件。箝位电路耦接在静电放电(ESD)总线和接地节点之间。开关组件耦接在电源节点和静电放电(ESD)总线之间。在步骤S720中，提供侦测电路，以侦测是否发生静电放电(ESD)事件。在步骤S730中，当没有静电放电(ESD)事件发生时，闭合开关组件，使得静电放电(ESD)总线耦接于电源节点。在步骤S740中，当静电放电(ESD)事件发生时，断开开关组件，使得静电放电(ESD)总线与电源节点分离开。应当指出的是，以上步骤并不要求按所示顺序执行，以及，图1至图6所示实施例的每个特征均可以应用至图7所示实施例的方法中。
本发明提供一种新颖的静电放电(ESD)保护电路及其方法。与传统的设计相比，本发明至少具有以下优点：(1)提高静电保护电路的电压稳定性；(2)抑制相邻的输入/输出(I/O)焊垫之间的互耦；(3)在交流(Alternating Current，AC)小信号模式和直流(DirectCurrent，DC)偏置模式中均可以改善静电放电(ESD)保护电路的性能。
以上参数(诸如电压值、电流值或电阻值)仅仅是一种示例，而不是对本发明的严格限制。设计者可以响应不同的要求来调整这些参数。应当理解的是，用于静电放电(ESD)保护的静电放电(ESD)保护电路及方法不限于图1至图7所示的配置。本发明可以仅包括图1至图7所示任意一个或多个实施例中的任意一个或多个特征。换句话说，并不是附图中所示的全部特征都应该在本发明的用于静电放电(ESD)保护的静电放电(ESD)保护电路及方法中实现。
在权利要求中用以修改权利要求组件的序数词的使用(诸如“第一”、“第二”、“第三”等)本身并不意味着任何的优先级、优先，或者一个权利要求组件在另一个权利要求组件之上，或者所执行的方法的动作的时间顺序，但只用作标记，以将具有特定名称的一权利要求组件与具有相同名称的另一组件(但使用序数词)区分开来，从而区分权利要求组件。
在不脱离本发明的精神以及范围内，本发明可以其它特定格式呈现。所描述的实施例在所有方面仅用于说明的目的而并非用于限制本发明。本发明的保护范围当视所附的权利要求所界定者为准。本领域技术人员皆在不脱离本发明之精神以及范围内做些许更动与润饰。

Claims (18)

1.一种静电放电保护电路，其特征在于，包括：
箝位电路，耦接在静电放电总线与接地节点之间；
开关组件，耦接在电源节点与所述静电放电总线之间；以及
侦测电路，用于侦测是否发生静电放电事件；
其中，当没有发生所述静电放电事件时，所述侦测电路闭合所述开关组件，使得所述静电放电总线耦接于所述电源节点；以及，当发生所述静电放电事件时，所述侦测电路断开所述开关组件，使得所述静电放电总线与所述电源节点分离开。
2.如权利要求1所述的静电放电保护电路，其特征在于，当没有发生所述静电放电事件时，所述箝位电路是开路的，以及，当发生所述静电放电事件时，所述箝位电路形成从所述静电放电总线至所述接地节点的电流路径。
3.如权利要求1所述的静电放电保护电路，其特征在于，所述静电放电保护电路还包括：
输入/输出焊垫；
第一二极管，具有耦接于所述输入/输出焊垫的阳极和耦接于所述静电放电总线的阴极；以及
第二二极管，具有耦接于所述接地节点的阳极和耦接于所述输入/输出焊垫的阴极。
4.如权利要求3所述的静电放电保护电路，其特征在于，所述静电放电保护电路还包括：
上拉电路，用于将所述电源节点选择性地耦接至所述输入/输出焊垫；
下拉电路，用于将所述接地节点选择性地耦接至所述输入/输出焊垫；以及
预驱动器，用于控制所述上拉电路和所述下拉电路。
5.如权利要求4所述的静电放电保护电路，其特征在于，所述上拉电路为第一晶体管，所述第一晶体管具有耦接于所述预驱动器的控制端、耦接于所述电源节点的第一端和耦接于所述输入/输出焊垫的第二端；以及，所述下拉电路为第二晶体管，所述第二晶体管具有耦接于所述预驱动器的控制端、耦接于所述输入/输出焊垫的第一端和耦接于所述接地节点的第二端。
6.如权利要求5所述的静电放电保护电路，其特征在于，所述第一晶体管为PMOS晶体管，以及，所述第二晶体管为NMOS晶体管。
7.如权利要求1所述的静电放电保护电路，其特征在于，所述侦测电路包括：
第一电阻，耦接在所述静电放电总线和中间节点之间；
第二电阻，耦接在所述中间节点和所述接地节点之间；
第三晶体管，具有耦接于所述电源节点的控制端、耦接于所述中间节点的第一端和耦接于第一节点的第二端；以及
第四晶体管，具有耦接于所述电源节点的控制端、耦接于所述静电放电总线的第一端和耦接于所述第一节点的第二端；
其中，所述第一节点耦接于所述开关组件。
8.如权利要求7所述的静电放电保护电路，其特征在于，所述第二电阻的电阻值与所述第一电阻的电阻值相同。
9.如权利要求7所述的静电放电保护电路，其特征在于，所述开关组件包括：
第五晶体管，具有耦接于所述第一节点的控制端、耦接于所述电源节点的第一端、耦接于所述静电放电总线的第二端和耦接于所述静电放电总线的基底端。
10.如权利要求9所述的静电放电保护电路，其特征在于，所述第三晶体管为NMOS晶体管，以及，所述第四晶体管和所述第五晶体管为PMOS晶体管。
11.如权利要求9所述的静电放电保护电路，其特征在于，当没有发生所述静电放电事件时，所述第三晶体管是接通的，以及所述第四晶体管是断开的，使得所述第五晶体管是接通的；以及，当发生所述静电放电事件时，所述第三晶体管是断开的，以及所述第四晶体管是接通的，使得所述第五晶体管是断开的。
12.如权利要求1所述的静电放电保护电路，其特征在于，所述侦测电路包括：
第一电阻，耦接在所述静电放电总线和中间节点之间；
第二电阻，耦接在所述中间节点和所述接地节点之间；
第六晶体管，具有耦接于所述中间节点的控制端、耦接于所述电源节点的第一端和耦接于第二节点的第二端；以及
第七晶体管，具有耦接于所述电源节点的控制端、耦接于所述中间节点的第一端和耦接于所述第二节点的第二端。
13.如权利要求12所述的静电放电保护电路，其特征在于，所述第六晶体管和所述第七晶体管为PMOS晶体管。
14.如权利要求12所述的静电放电保护电路，其特征在于，所述侦测电路还包括：
第八晶体管，具有耦接于所述电源节点的控制端、耦接于所述中间节点的第一端和耦接于第三节点的第二端；以及
第九晶体管，具有耦接于所述第二节点的控制端、耦接于所述第三节点的第一端和耦接于所述静电放电总线的第二端。
15.如权利要求14所述的静电放电保护电路，其特征在于，所述开关组件包括：
第十晶体管，具有耦接于所述中间节点的控制端、耦接于所述电源节点的第一端、耦接于第四节点的第二端和耦接于所述电源节点的基底端；以及
第十一晶体管，具有耦接于所述第三节点的控制端、耦接于所述第四节点的第一端、耦接于所述静电放电总线的第二端和耦接于所述静电放电总线的基底端。
16.如权利要求15所述的静电放电保护电路，其特征在于，所述第八晶体管为NMOS晶体管，以及，所述第九晶体管、所述第十晶体管和所述第十一晶体管为PMOS晶体管。
17.如权利要求15所述的静电放电保护电路，其特征在于，当没有发生所述静电放电事件时，所述第六晶体管是接通的，所述第七晶体管是断开的，所述第八晶体管是接通的，以及所述第九晶体管是断开的，使得所述第十晶体管和所述第十一晶体管均是接通的；以及，当发生所述静电放电事件时，所述第九晶体管是接通的，使得所述第十一晶体管是断开的。
18.一种用于静电放电保护的方法，其特征在于，包括以下步骤：
侦测是否发生静电放电事件；
当没有发生所述静电放电事件时，闭合开关组件，使得静电放电总线耦接于所述电源节点，其中，所述开关组件耦接在所述电源节点和所述静电放电总线之间；以及
当发生所述静电放电事件时，断开所述开关组件，使得所述静电放电总线与所述电源节点分离开；
其中，在静电放电总线和接地节点之间耦接有箝位电路。
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