DE112019004342T5 - Halbleitervorrichtung und verfahren zur herstellung derselben - Google Patents

Halbleitervorrichtung und verfahren zur herstellung derselben Download PDF

Info

Publication number
DE112019004342T5
DE112019004342T5 DE112019004342.0T DE112019004342T DE112019004342T5 DE 112019004342 T5 DE112019004342 T5 DE 112019004342T5 DE 112019004342 T DE112019004342 T DE 112019004342T DE 112019004342 T5 DE112019004342 T5 DE 112019004342T5
Authority
DE
Germany
Prior art keywords
semiconductor device
channel part
source
base body
layers
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
DE112019004342.0T
Other languages
English (en)
Inventor
Kazuyuki Tomida
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Sony Semiconductor Solutions Corp
Original Assignee
Sony Semiconductor Solutions Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Sony Semiconductor Solutions Corp filed Critical Sony Semiconductor Solutions Corp
Publication of DE112019004342T5 publication Critical patent/DE112019004342T5/de
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/08—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/0843—Source or drain regions of field-effect devices
    • H01L29/0847—Source or drain regions of field-effect devices of field-effect transistors with insulated gate
    • B—PERFORMING OPERATIONS; TRANSPORTING
    • B82—NANOTECHNOLOGY
    • B82Y—SPECIFIC USES OR APPLICATIONS OF NANOSTRUCTURES; MEASUREMENT OR ANALYSIS OF NANOSTRUCTURES; MANUFACTURE OR TREATMENT OF NANOSTRUCTURES
    • B82Y10/00—Nanotechnology for information processing, storage or transmission, e.g. quantum computing or single electron logic
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105—After-treatment
    • H01L21/3115—Doping the insulating layers
    • H01L21/31155—Doping the insulating layers by ion implantation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0642—Isolation within the component, i.e. internal isolation
    • H01L29/0646—PN junctions
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0657—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape of the body
    • H01L29/0665—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape of the body the shape of the body defining a nanostructure
    • H01L29/0669—Nanowires or nanotubes
    • H01L29/0673—Nanowires or nanotubes oriented parallel to a substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/107—Substrate region of field-effect devices
    • H01L29/1075—Substrate region of field-effect devices of field-effect transistors
    • H01L29/1079—Substrate region of field-effect devices of field-effect transistors with insulated gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42384—Gate electrodes for field effect devices for field-effect transistors with insulated gate for thin film field effect transistors, e.g. characterised by the thickness or the shape of the insulator or the dimensions, the shape or the lay-out of the conductor
    • H01L29/42392—Gate electrodes for field effect devices for field-effect transistors with insulated gate for thin film field effect transistors, e.g. characterised by the thickness or the shape of the insulator or the dimensions, the shape or the lay-out of the conductor fully surrounding the channel, e.g. gate-all-around
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66439—Unipolar field-effect transistors with a one- or zero-dimensional channel, e.g. quantum wire FET, in-plane gate transistor [IPG], single electron transistor [SET], striped channel transistor, Coulomb blockade transistor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66787—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel
    • H01L29/66795—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/775—Field effect transistors with one dimensional charge carrier gas channel, e.g. quantum wire FET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/785—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/785—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H01L29/7851—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET with the body tied to the substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78696—Thin film transistors, i.e. transistors with a channel being at least partly a thin film characterised by the structure of the channel, e.g. multichannel, transverse or longitudinal shape, length or width, doping structure, or the overlap or alignment between the channel and the gate, the source or the drain, or the contacting structure of the channel

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Ceramic Engineering (AREA)
  • Chemical & Material Sciences (AREA)
  • Nanotechnology (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Manufacturing & Machinery (AREA)
  • Materials Engineering (AREA)
  • Mathematical Physics (AREA)
  • Theoretical Computer Science (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Thin Film Transistor (AREA)

Abstract

Die Halbleitervorrichtung gemäß der vorliegenden Offenbarung ist mit Folgendem versehen: einem Kanalteil 21; einer gegenüber dem Kanalteil 21 mit einem Gate-Isolierfilm 23 dazwischen angeordneten Gate-Elektrode 22; und an beiden Rändern des Kanalteils 22 angeordneten Source-/Drain-Gebieten 25, wobei die Source-/Drain-Gebiete 25 mit einer Halbleiterschicht 26 von einem ersten Leitfähigkeitstyp versehen sind, die in einem in einem Basiskörper 20 vorgesehenen ausgesparten Gebiet gebildet ist. Eine Störstellenschicht 30 von einem zweiten Leitfähigkeitstyp, der von dem ersten Leitfähigkeitstyp verschieden ist, ist zwischen dem unteren Teil der Halbleiterschicht 26 und dem Basiskörper 20 gebildet.

Description

  • [Technisches Gebiet]
  • Die vorliegende Erfindung betrifft eine Halbleitervorrichtung und ein Verfahren zur Herstellung dafür.
  • [Stand der Technik]
  • Herkömmliche planare Halbleitervorrichtungen (insbesondere MOSFETs), von denen eine schematische Querschnittsansicht in 23 dargestellt ist, sind insofern mit einem großen Problem behaftet, als ein Sperrvorspannungs-pn-Übergangsstrom (nachfolgend einfach als „Leckstrom“ bezeichnet) auftritt. Es sei hier darauf hingewiesen, dass 23 diesen Leckstrom durch Verwendung von weißen Pfeilen darstellt. Ferner ist zum Reduzieren des Auftretens solch eines Leckstroms eine Steuerung des Störstellenprofils basierend auf Ionenimplantation wirksam (siehe zum Beispiel das offengelegte japanische Patent Nr. 2009 - 026940 ). In diesem Fall bewirkt das Durchführen der Störstellenprofilsteuerung basierend auf der Ionenimplantation Kristallfehler in Source-/Drain-Gebieten und irgendeinem anderen Teil. Leider ist eine Rekristallisation zum Beheben der aufgetretenen Kristallfehler in beispielsweise einer Halbleitervorrichtung mit einer Finnenstruktur, wie später beschrieben wird, schwierig. Eine Stromversorgungsspannung Vdd für Halbleitervorrichtungen hat die Tendenz, gesenkt zu werden, und im Falle solch einer abgesenkten Stromversorgungsspannung Vdd ist es unwahrscheinlich, dass das Auftreten solch eines Leckstroms zu einem großen Problem wird. Das Auftreten solch eines Leckstroms ist jedoch im Falle einer hohen Stromversorgungsspannung Vdd, zum Beispiel einer Spannung von 1,5 bis 3,3 V, immer noch ein großes Problem.
  • Ferner ist beispielsweise durch das offengelegte japanische Patent Nr. 2010-010587 eine Technik zum Reduzieren des Auftretens solch eines Leckstroms bekannt. Das heißt, ein in dieser Patentschrift offenbartes Halbleiterelement beinhaltet ein Halbleitersubstrat, ein auf dem Halbleitersubstrat angeordnetes Projektionsgebiet, einen auf dem Projektionsgebiet angeordneten Gate-Isolierfilm, ein sich in dem Projektionsgebiet unter dem Gate-Isolierfilm befindendes Kanalgebiet, Source-/Drain-Gebiete, die auf beiden Seiten des Projektionsgebiets angeordnet sind und an beiden Seiten des Kanalgebiets Verlängerungen aufweisen, und Halo-Schichten, die zwischen dem Projektionsgebiet und den Source-/Drain-Gebieten angeordnet sind und die an Teilen, die mit dem Projektionsteil in Kontakt sind, Grenzen aufweisen. Des Weiteren wird das Halbleiterelement durch ein Herstellungsverfahren für das Halbleiterelement hergestellt, wobei das Herstellungsverfahren einen Schritt des Bildens der Gate-Elektrode auf dem Halbleitersubstrat über den Gate-Isolierfilm, einen Schritt des Bildens von Gate-Seitenwänden auf Seitenflächen der Gate-Elektrode, einen Schritt des Ätzens des Halbleitersubstrats unter Verwendung der Gate-Elektrode als eine Maske, wobei auf der Gate-Elektrode Gate-Seitenwände gebildet werden, einen Schritt des epitaktischen Aufwachsens der Halo-Schichten auf dem in dem Schritt des Ätzens des Halbleitersubstrats geätzten Halbleitersubstrat und einen Schritt des epitaktischen Aufwachsens der Source-/Drain-Gebiete auf den Halo-Schichten beinhaltet. Es wird beschrieben, dass es dank der Konfiguration, die das Bilden der Halo-Schichten auf dem geätzten Halbleitersubstrat mittels des epitaktischen Aufwachsverfahrens ermöglicht, möglich ist, das Auftreten des Leckstroms zu reduzieren.
  • [Liste der Anführungen]
  • [Patentliteratur]
    • [PTL 1] Offengelegtes japanisches Patent Nr. 2009-026940
    • [PTL 2] Offengelegtes japanisches Patent Nr. 2010-010587
  • [Kurzdarstellung]
  • [Technisches Problem]
  • Somit werden jedoch die Halo-Schichten auch auf Grenzgebieten zwischen dem Projektionsgebiet und den Source-/Drain-Gebieten in dem basierend auf dem in dem offengelegten japanischen Patent Nr. 2010-010587 offenbarten Herstellungsverfahren für das Halbleiterelement erhaltenen Halbleiterelement gebildet. Ferner verursacht die Bildung solcher Störstellenschichten hoher Konzentration auf den Grenzgebieten insofern ein Problem, als der Widerstand des Kanalgebiets übermäßig zunimmt.
  • Eine Aufgabe der vorliegenden Offenbarung besteht daher darin, eine Halbleitervorrichtung und ein Herstellungsverfahren dafür bereitzustellen, wobei die Halbleitervorrichtung so konfiguriert und strukturiert ist, dass sie in der Lage ist, das Auftreten des Leckstroms zu reduzieren und die übermäßige Zunahme des Widerstands der Kanaleinheit zu reduzieren.
  • [Lösung des Problems]
  • Eine Halbleitervorrichtung gemäß der vorliegenden Offenbarung zum Lösen der obigen Aufgabe beinhaltet einen Kanalteil, eine gegenüber dem Kanalteil über einen Gate-Isolierfilm angeordnete Gate-Elektrode und an beiden Rändern des Kanalteils angeordnete Source-/Drain-Gebiete. Ferner beinhalten die Source-/Drain-Gebiete Halbleiterschichten, die einen ersten Leitfähigkeitstyp haben und die innerhalb auf einem Basiskörper angeordneter ausgesparter Teile gebildet sind. Störstellenschichten, die einen zweiten Leitfähigkeitstyp haben, der von dem ersten Leitfähigkeitstyp verschieden ist, sind zwischen dem Basiskörper und unteren Teilen der Halbleiterschichten gebildet.
  • Ein Herstellungsverfahren für eine Halbleitervorrichtung gemäß der vorliegenden Offenbarung zum Lösen der obigen Aufgabe ist ein Herstellungsverfahren für eine Halbleitervorrichtung, die einen Kanalteil, eine gegenüber dem Kanalteil über einen Gate-Isolierfilm angeordnete Gate-Elektrode und an beiden Rändern des Kanalteils angeordnete Source-/Drain-Gebiete beinhaltet. Ferner beinhaltet das Herstellungsverfahren im Anschluss an das Bilden des Kanalteils die Schritte des Bildens der gegenüber dem Kanalteil angeordneten Gate-Elektrode über den Gate-Isolierfilm, anschließend des teilweisen Entfernens von Gebieten eines Basiskörpers, in denen die Source-/Drain-Gebiete gebildet werden sollen, in einer Dickenrichtung, um die geplanten Gebiete zur Source-/Drain-Gebiet-Bildung zu erhalten, anschließend des Bildens in den geplanten Gebieten zur Source-/Drain-Gebiet-Bildung von Störstellenschichten, die einen zweiten Leitfähigkeitstyp haben, und anschließend des Bildens auf den Störstellenschichten der Source-/Drain-Gebiete, die Halbleiterschichten beinhalten, die einen ersten Leitfähigkeitstyp haben, der von dem zweiten Leitfähigkeitstyp verschieden ist.
  • Figurenliste
    • [1] 1A, 1B und 1C sind schematische Teilquerschnittsansichten einer Halbleitervorrichtung gemäß einer Ausführungsform 1 entlang einem Pfeil A-A, einem Pfeil B-B und einem Pfeil C-C von 2.
    • [2] 2 ist eine schematische perspektivische Teilansicht der Halbleitervorrichtung gemäß der Ausführungsform 1.
    • [3] 3A, 3B und 3C sind schematische Teilrandansichten eines Basiskörpers und anderer Elemente auf ähnliche Weise wie die entlang dem Pfeil A-A, dem Pfeil B-B und dem Pfeil C-C von 2 zwecks Beschreibung eines Herstellungsverfahrens für die Halbleitervorrichtung gemäß der Ausführungsform 1.
    • [4] 4A, 4B und 4C sind schematische Teilrandansichten des Basiskörpers und anderer Elemente auf ähnliche Weise wie die entlang dem Pfeil A-A, dem Pfeil B-B und dem Pfeil C-C in 2 zwecks Beschreibung des Herstellungsverfahrens für die Halbleitervorrichtung gemäß der Ausführungsform 1 im Anschluss an die 3A, 3B und 3C verwendende Beschreibung.
    • [5] 5A, 5B und 5C sind eine schematische Teilquerschnittsansicht, eine schematische Teilrandansicht bzw. eine schematische Teilrandansicht des Basiskörpers und anderer Elemente auf ähnliche Weise wie die entlang dem Pfeil A-A, dem Pfeil B-B und dem Pfeil C-C von 2 zwecks Beschreibung des Herstellungsverfahrens für die Halbleitervorrichtung gemäß der Ausführungsform 1 im Anschluss an die 4A, 4B und 4C verwendende Beschreibung.
    • [6] 6A, 6B und 6C sind schematische Teilrandansichten des Basiskörpers und anderer Elemente auf ähnliche Weise wie die entlang dem Pfeil A-A, dem Pfeil B-B und dem Pfeil C-C von 2 zwecks Beschreibung des Herstellungsverfahrens für die Halbleitervorrichtung gemäß der Ausführungsform 1 im Anschluss an die 5A, 5B und 5C verwendende Beschreibung.
    • [7] 7A, 7B und 7C sind schematische Teilquerschnittsansichten einer Halbleitervorrichtung gemäß einer Ausführungsform 2 auf ähnliche Weise wie die entlang dem Pfeil A-A, dem Pfeil B-B und dem Pfeil C-C von 2.
    • [8] 8A, 8B und 8C sind schematische Teilrandansichten eines Basiskörpers und anderer Elemente auf ähnliche Weise wie die entlang dem Pfeil A-A, dem Pfeil B-B und dem Pfeil C-C von 2 zwecks Beschreibung eines Herstellungsverfahrens für die Halbleitervorrichtung gemäß der Ausführungsform 2.
    • [9] 9A, 9B und 9C sind eine schematische Teilquerschnittsansicht, eine schematische Teilrandansicht bzw. eine schematische Teilrandansicht des Basiskörpers und anderer Elemente auf ähnliche Weise wie die entlang dem Pfeil A-A, dem Pfeil B-B und dem Pfeil C-C von 2 zwecks Beschreibung des Herstellungsverfahrens für die Halbleitervorrichtung gemäß der Ausführungsform 2 im Anschluss an die 8A, 8B und 8C verwendende Beschreibung.
    • [10] 10A, 10B und 10C sind eine schematische Teilquerschnittsansicht, eine schematische Teilrandansicht bzw. eine schematische Teilrandansicht des Basiskörpers und anderer Elemente auf ähnliche Weise wie die entlang dem Pfeil A-A, dem Pfeil B-B und dem Pfeil C-C von 2 zwecks Beschreibung des Herstellungsverfahrens für die Halbleitervorrichtung gemäß der Ausführungsform 2 im Anschluss an die 9A, 9B und 9C verwendende Beschreibung.
    • [11] 11A, 11B und 11C sind schematische Teilquerschnittsansichten einer Halbleitervorrichtung gemäß einer Ausführungsform 3 auf ähnliche Weise wie die entlang dem Pfeil A-A, dem Pfeil B-B und dem Pfeil C-C von 2.
    • [12] 12A, 12B und 12C sind schematische Teilrandansichten des Basiskörpers und anderer Elemente auf ähnliche Weise wie die entlang dem Pfeil A-A, dem Pfeil B-B und dem Pfeil C-C von 2 zwecks Beschreibung eines Herstellungsverfahrens für die Halbleitervorrichtung gemäß der Ausführungsform 3.
    • [13] 13A, 13B und 13C sind eine schematische Teilquerschnittsansicht, eine schematische Teilrandansicht bzw. eine schematische Teilrandansicht des Basiskörpers und anderer Elemente auf ähnliche Weise wie die entlang dem Pfeil A-A, dem Pfeil B-B und dem Pfeil C-C von 2 zwecks Beschreibung des Herstellungsverfahrens für die Halbleitervorrichtung gemäß der Ausführungsform 3 im Anschluss an die 12A, 12B und 12C verwendende Beschreibung.
    • [14] 14A, 14B und 14C sind schematische Teilrandansichten des Basiskörpers und anderer Elemente auf ähnliche Weise wie die entlang dem Pfeil A-A, dem Pfeil B-B und dem Pfeil C-C von 2 zwecks Beschreibung des Herstellungsverfahrens für die Halbleitervorrichtung gemäß der Ausführungsform 3 im Anschluss an die 13A, 13B und 13C verwendende Beschreibung.
    • [15] 15A, 15B und 15C sind schematische Teilrandansichten des Basiskörpers und anderer Elemente auf ähnliche Weise wie die entlang dem Pfeil A-A, dem Pfeil B-B und dem Pfeil C-C von 2 zwecks Beschreibung des Herstellungsverfahrens für die Halbleitervorrichtung gemäß der Ausführungsform 3 im Anschluss an die 14A, 14B und 14C verwendende Beschreibung.
    • [16] 16 ist eine schematische Teilrandansicht einer Halbleitervorrichtung gemäß einer Ausführungsform 4 entlang einem Pfeil A-A von 17A.
    • [17] 17A und 17B sind ein Auslegungsschema von Kanalteilen und Source-/Drain-Gebieten der Halbleitervorrichtung gemäß der Ausführungsform 4 bzw. eine schematische Teilansicht einiger Elemente der Halbleitervorrichtung gemäß der Ausführungsform 4 entlang einem Pfeil B-B von 17A.
    • [18] 18A, 18B und 18C sind schematische Teilrandansichten eines Basiskörpers und anderer Elemente auf ähnliche Weise wie die entlang dem Pfeil A-A von 17 zwecks Beschreibung eines Herstellungsverfahrens für die Halbleitervorrichtung gemäß der Ausführungsform 4.
    • [19] 19A und 19B sind schematische Teilrandansichten des Basiskörpers und anderer Elemente auf ähnliche Weise wie die entlang dem Pfeil A-A von
    • 17 zwecks Beschreibung des Herstellungsverfahrens für die Halbleitervorrichtung gemäß der Ausführungsform 4 im Anschluss an die 18C verwendende Beschreibung.
    • [20] 20A und 20B sind schematische Teilrandansichten des Basiskörpers und anderer Elemente auf ähnliche Weise wie die entlang dem Pfeil A-A von 17 zwecks Beschreibung des Herstellungsverfahrens für die Halbleitervorrichtung gemäß der Ausführungsform 4 im Anschluss an die 19B verwendende Beschreibung, und 20C ist eine schematische Teilrandansicht des Basiskörpers und anderer Elemente auf ähnliche Weise wie die entlang dem Pfeil B-B von 17.
    • [21] 21A und 21B sind schematische Teilrandansichten des Basiskörpers und anderer Elemente auf ähnliche Weise wie die entlang dem Pfeil B-B von 17 zwecks Beschreibung des Herstellungsverfahrens für die Halbleitervorrichtung gemäß der Ausführungsform 4 im Anschluss an die 20C verwendende Beschreibung.
    • [22] 22A und 22B sind eine schematische Teilquerschnittsansicht eines anderen Beispiels für die Halbleitervorrichtung gemäß Ausführungsform 1 auf ähnliche Weise wie die entlang dem Pfeil A-A von 2 bzw. eine schematische Teilquerschnittsansicht eines anderen Beispiels für die Halbleitervorrichtung gemäß der Ausführungsform 2 auf ähnliche Weise wie die entlang dem Pfeil A-A von 2.
    • [23] 23 ist eine schematische Teilquerschnittsansicht einer herkömmlichen planaren Halbleitervorrichtung.
    • [24] 24A und 24B sind eine schematische Teilrandansicht eines Basiskörpers und anderer Elemente auf ähnliche Weise wie die entlang dem Pfeil A-A von 2 bzw. eine schematische Teilrandansicht des Basiskörpers und anderer Elemente auf ähnliche Weise wie die entlang dem Pfeil B-B von 2 zwecks Beschreibung eines Problems bei einer herkömmlichen Halbleitervorrichtung mit einer Finnenstruktur, und
    • 24C und 24D sind schematische Teilrandansichten des Basiskörpers und anderer Elemente auf ähnliche Weise wie die entlang dem Pfeil C-C von 2 zwecks Beschreibung des Problems bei der herkömmlichen Halbleitervorrichtung mit der Finnenstruktur.
  • [Beschreibung der Ausführungsformen]
  • Nachfolgend wird die vorliegende Offenbarung unter Bezugnahme auf die Zeichnungen basierend auf Ausführungsformen beschrieben. Es sei hier darauf hingewiesen, dass die vorliegende Offenbarung nicht auf die Ausführungsformen beschränkt ist und verschiedene numerische Werte und Materialien bei den Ausführungsformen lediglich Beispiele sind. Hier erfolgt die Beschreibung in der folgenden Reihenfolge.
    1. 1. Allgemeine Beschreibung von Halbleitervorrichtungen und Herstellungsverfahren dafür gemäß der vorliegenden Offenbarung
    2. 2. Ausführungsform 1 (Halbleitervorrichtung gemäß der vorliegenden Offenbarung und Herstellungsverfahren dafür und Halbleitervorrichtung mit einer Finnenstruktur)
    3. 3. Ausführungsform 2 (Modifikationsbeispiel von Ausführungsform 1)
    4. 4. Ausführungsform 3 (ein anderes Modifikationsbeispiel von Ausführungsform 1)
    5. 5. Ausführungsform 4 (noch ein anderes Modifikationsbeispiel von Ausführungsform 1 und Halbleitervorrichtung mit Nanodrahtstruktur)
    6. 6. Sonstige
  • [Allgemeine Beschreibung von Halbleitervorrichtungen und Herstellungsverfahren dafür gemäß der vorliegenden Offenbarung]
  • Bei einem Herstellungsverfahren für eine Halbleitervorrichtung gemäß der vorliegenden Offenbarung kann in einem Zustand, in dem ein Kanalteil ein Teilgebiet eines Basiskörpers beinhaltet und eine Gate-Elektrode über einen Gate-Isolierfilm über dem Kanalteil gebildet ist, eine Durchführungsweise verwendet werden, bei der ein teilweises Entfernen von Gebieten des Basiskörpers, in denen Source-/Drain-Gebiete gebildet werden sollen, in einer Dickenrichtung durchgeführt wird, so dass eine Querschnittsform jeder der Seitenflächen des Kanalteils, die den geplanten Gebieten zur Source-/Drain-Gebiet-Bildung gegenüberliegen, eine ausgesparte Form bildet. Solch eine Querschnittsform mit ausgesparter Form jeder der Seitenflächen des Kanalteils kann durch Durchführen des teilweisen Entfernens des Basiskörpers in der Dickenrichtung basierend auf einem Trockenätzverfahren, wie zum Beispiel einem RIE-Verfahren, und dann Durchführen eines Nassätzverfahrens erhalten werden.
  • Alternativ kann bei einem Herstellungsverfahren für eine Halbleitervorrichtung gemäß der vorliegenden Offenbarung in einem Zustand, in dem ein Kanalteil ein Teilgebiet eines Basiskörpers beinhaltet und eine Gate-Elektrode über einen Gate-Isolierfilm über dem Kanalteil gebildet ist, eine Durchführungsweise verwendet werden, bei der im Anschluss an das Durchführen des teilweisen Entfernens von Gebieten des Basiskörpers, in denen Source-/Drain-Gebiete gebildet werden sollen, in einer Dickenrichtung versetzte Abstandshalter (Schutzschichten) auf erhaltenen geplanten Gebieten zur Source-/Drain-Gebiet-Bildung und Seitenflächen des Kanalteils gebildet werden; anschließend werden über die versetzten Abstandshalter Störstellenschichten gebildet; und dann werden die versetzten Abstandshalter entfernt. Beispiele für ein die versetzten Abstandshalter (Schutzschichten) bildendes Material beinhalten SiN, SiON und SiOCN. Ein Beispiel für ein Verfahren zum Bilden der versetzten Abstandshalter ist ein Atomlagenabscheidungsverfahren (ALD-Verfahren) .
  • Des Weiteren kann bei dem Herstellungsverfahren für die Halbleitervorrichtung gemäß der vorliegenden Offenbarung, das die oben beschriebenen bevorzugten Durchführungsweisen beinhaltet, eine Durchführungsweise verwendet werden, bei der die Bildung von Halbleiterschichten auf den Störstellenschichten auf einem epitaktischen Aufwachsverfahren basiert. Das heißt, Beispiele für das Verfahren zum Bilden der Halbleiterschichten beinhalten ein eptitaktisches CVD-Verfahren, sind aber nicht auf solch ein Verfahren beschränkt, und beinhalten ferner ein Plasma-CVD-Verfahren und das Atomlagenabscheidungsverfahren (ALD-Verfahren).
  • Des Weiteren kann bei dem Herstellungsverfahren für die Halbleitervorrichtung gemäß der vorliegenden Offenbarung, das die oben beschriebenen bevorzugten Durchführungsweisen beinhaltet, eine Durchführungsweise, bei der die Störstellenschichten in den geplanten Gebieten zur Source-/Drain-Gebiet-Bildung basierend auf einem Ionenimplantationsverfahren gebildet werden, verwendet werden.
  • Bei Halbleitervorrichtungen gemäß der vorliegenden Offenbarung oder bei basierend auf den Herstellungsverfahren für die Halbleitervorrichtung gemäß der vorliegenden Offenbarung, die die oben beschriebenen bevorzugten Durchführungsweisen beinhalten, erhaltenen Halbleitervorrichtungen (nachfolgend können diese Halbleitervorrichtungen der Einfachheit halber gemeinsam als „Halbleitervorrichtung und dergleichen gemäß der vorliegenden Offenbarung“ bezeichnet werden) kann eine Konfiguration verwendet werden, bei der ein Kanalteil ein Teilgebiet eines Basiskörpers beinhaltet, eine Gate-Elektrode über einen Gate-Isolierfilm über dem Kanalteil gebildet ist und eine Querschnittsform jeder der Seitenflächen des Kanalteils, die den Halbleiterschichten gegenüberliegen, eine ausgesparte Form hat. Ferner kann bei der Halbleitervorrichtung und dergleichen gemäß der vorliegenden Offenbarung, die solch eine Konfiguration wie oben beschrieben beinhaltet, die Konfiguration so ausgestaltet werden, dass der Kanalteil ein Teilgebiet des Basiskörpers beinhaltet, die Gate-Elektrode über den Gate-Isolierfilm über dem Kanalteil gebildet ist und zwischen dem Teilgebiet des Basiskörpers, das den Kanalteil bildet, und den Halbleiterschichten keine Störstellenschicht gebildet ist. Wenn die Breite eines oberen Teils, der auf der Gate-Elektroden-Seite eines Querschnitts durch die Seitenflächen des Kanalteils, die sich gegenüber den Seitenflächen der Halbleiterschichten befinden, positioniert ist, mit WTP bezeichnet wird, die Breite eines unteren Teils, der auf der Seite des Basiskörperseite des Querschnitts durch die Seitenflächen positioniert ist, mit WBT bezeichnet wird und die Breite eines zentralen Dickenrichtungsteils des Querschnitts durch die Seitenflächen mit WCT bezeichnet wird, bedeutet hier die ausgesparte Form eine Form, die die folgenden Ungleichungen erfüllt. W CT < W TP
    Figure DE112019004342T5_0001
     W CT < W BT
    Figure DE112019004342T5_0002
  • Alternativ kann bei der Halbleitervorrichtung und dergleichen gemäß der vorliegenden Offenbarung eine Konfiguration verwendet werden, bei der ein Kanalteil ein Teilgebiet eines Basiskörpers beinhaltet, eine Gate-Elektrode über einen Gate-Isolierfilm über dem Kanalteil gebildet ist, zwischen dem Teilgebiet des Basiskörpers, das den Kanalteil bildet, und Halbleiterschichten zweite Störstellenschichten gebildet sind, und wenn die durchschnittliche Dicke der Störstellenschichten mit T1 bezeichnet wird und die durchschnittliche Dicke der zweiten Störstellenschichten mit T2 bezeichnet wird, wird die folgende Ungleichung erfüllt. 0 ≤ T 2 / T 1 ≤ 0,5
    Figure DE112019004342T5_0003
  • Bei der Halbleitervorrichtung und dergleichen gemäß der vorliegenden Offenbarung, die die oben beschriebenen bevorzugten Durchführungsweisen und Konfigurationen beinhaltet, kann eine Durchführungsweise verwendet werden, bei der eine Störstellenkonzentration C1 der Störstellenschichten höher als eine Störstellenkonzentration C2 der Halbleiterschichten ist oder vorzugsweise die folgende Ungleichung erfüllt ist. 0,1 ≤ C 2 / C 1 ≤ 10
    Figure DE112019004342T5_0004
  • Die Halbleitervorrichtung und dergleichen gemäß der vorliegenden Offenbarung, die die oben beschriebenen bevorzugten Durchführungsweisen und Konfigurationen beinhalten, können zu einer Form mit einer Finnenstruktur konfiguriert sein. Alternativ können die Halbleitervorrichtung und dergleichen gemäß der vorliegenden Offenbarung, die die oben beschriebenen bevorzugten Durchführungsweisen und Konfigurationen beinhalten, zu einer Form konfiguriert sein, die eine Nanodrahtstruktur oder eine Nanosheet-Struktur aufweisen, und in diesem Fall kann die Halbleitervorrichtung zu einer Form konfiguriert sein, bei der die Gate-Elektrode dahingehend gebildet ist, sich von der oberen Fläche des Kanalteils zu den Seitenflächen davon und weiter zu der unteren Fläche davon zu erstrecken. Es sei darauf hingewiesen, dass die Halbleitervorrichtung mit solch einer Form, das heißt die Halbleitervorrichtung, die so konfiguriert ist, dass der gesamte Umfang des Kanalteils von der Gate-Elektrode umschlossen ist, auch als eine Halbleitervorrichtung mit einer GAA-Struktur (GAA - Gate-All-Around) bezeichnet werden kann. Es sei hier darauf hingewiesen, dass eine planare Halbleitervorrichtung (insbesondere ein MOSFET) unter Verwendung der Halbleitervorrichtung und dergleichen gemäß der vorliegenden Offenbarung konfiguriert sein kann.
  • Bei der Halbleitervorrichtung und dergleichen gemäß der vorliegenden Offenbarung kann das Vorhandensein einer Störstellenschicht durch Verwendung von Sekundärionen-Massenspektroskopie (SIMS, secondary ion mass spectroscopy), energiedispersiver Röntgenspektroskopie (EDS, energy dispersive X-ray spectroscopy), Raster-Ausbreitungswiderstand-Mikroskopie (SSRM, scanning spreading resistance microscopy), Raster-Kapazitäts-Mikroskopie (SCM scanning capacitance microscopy) oder dergleichen oder durch geeignetes Kombinieren dieser Analyseverfahren detektiert werden.
  • Die Halbleitervorrichtung und dergleichen gemäß der vorliegenden Offenbarung kann in einer Durchführungsweise konfiguriert sein, bei der eine an die Gate-Elektrode der Halbleitervorrichtung und dergleichen gemäß der vorliegenden Offenbarung angelegte Spannung eine Spannung von 1,2 bis 3,3 V ist, was höher als eine normale Ansteuerspannung für Logikschaltungsvorrichtungen ist, die 1,0 V oder geringer ist, aber die Spannung ist nicht auf solche Beispiele beschränkt.
  • Bei der Halbleitervorrichtung und dergleichen gemäß der vorliegenden Offenbarung, die die oben beschriebenen bevorzugten Formen, Durchführungsweisen und Konfigurationen beinhaltet, beinhalten Beispiele für den Basiskörper ein Siliciumhalbleitersubstrat, ein SOI-Substrat (SOI, Si On Insulator - Si auf Isolator), ein GOI-Substrat (GOI, Ge On Insulator - Ge auf Isolator) und ein SGOI-Substrat (SGOI, SiGe On Insulator - SiGe auf Isolator). Die Halbleiterschicht weist vorzugsweise eine kristalline Eigenschaft auf, kann aber aus polykristallinen Substanzen oder in manchen Fällen amorphen Materialien gebildet sein. Bei der Halbleitervorrichtung und dergleichen gemäß der vorliegenden Offenbarung ist in dem Fall, in dem der erste Leitfähigkeitstyp ein n-Typ ist, der zweite Leitfähigkeitstyp ein p-Typ, während in dem Fall, in dem der erste Leitfähigkeitstyp der p-Typ ist, der zweite Leitfähigkeitstyp der n-Typ ist.
  • In der folgenden Beschreibung können der Kanalteil, der Gate-Isolierfilm und die Gate-Elektrode gemeinsam als ein „Kanalstrukturteil“ bezeichnet werden.
  • Bei der Halbleitervorrichtung und dergleichen gemäß der vorliegenden Offenbarung, die die Nanodrahtstruktur oder die Nanosheet-Struktur haben, ist der Umfang eines Kanalteils entlang der Umfangsrichtung zumindest teilweise durch einen Gate-Isolierfilm bedeckt, und auf dem Gate-Isolierfilm ist eine Gate-Elektrode gebildet. Für den Kanalstrukturteil reicht es aus, nur ein oder mehrere Kanalstrukturteile anzuordnen. In dem Fall, in dem mehrere Kanalstrukturteile angeordnet sind, reicht es aus, die Kanalstrukturteile nur so anzuordnen, dass sich die Kanalstrukturteile in der Dickenrichtung und/oder einer Breitenrichtung (einer senkrecht zu der Dickenrichtung verlaufenden Richtung) der Halbleitervorrichtung in einem Abstand voneinander befinden. Das heißt, der Gate-Isolierfilm und die Gate-Elektrode sind zwischen einem Kanalteil und einem benachbarten Kanalteil gebildet, und der Gate-Isolierfilm und die Gate-Elektrode sind zwischen dem Kanalteil und dem benachbarten Kanalteil eingebettet. Bei der Nanostruktur werden beide Ränder von jedem der drahtförmigen Kanalteile, die jeweils einen Durchmesser von zum Beispiel 5 bis 10 nm haben und zum Beispiel aus Si, SiGe oder dergleichen hergestellt sind, zum Beispiel von Source-/Drain-Gebieten gestützt. Ferner werden bei der Nanosheet-Struktur beide Ränder von jedem der Kanalteile, die jeweils eine Breite von zum Beispiel 10 bis 50 nm und eine Dicke von 5 bis 10 nm haben, zum Beispiel aus Si, SiGe oder dergleichen hergestellt sind und eine im Wesentlichen rechteckige Querschnittsform haben, zum Beispiel von den Source-/Drain-Gebieten gestützt. Ob die Nanostruktur oder die Nanosheet-Struktur verwendet wird, hängt von der Dicke und Breite eines das den Kanalteil bildenden Materials ab.
  • In dem Fall, in dem die Halbleitervorrichtung und dergleichen gemäß der vorliegenden Offenbarung die Nanodrahtstruktur oder die Nanosheet-Struktur haben, beinhalten Beispiele für ein Material, das den Kanalteil in der Nanodrahtstruktur oder der Nanosheet-Struktur bildet, Si, SiGe, Ge und InGaAs. Es kann eine Durchführungsweise verwendet werden, bei der der Kanalteil in einer Halbleitervorrichtung des n-Kanal-Typs aus Si hergestellt ist und der Kanalteil in einer Halbleitervorrichtung des p-Kanal-Typ aus SiGe, Ge oder InGaAs hergestellt ist. Es sei jedoch darauf hingewiesen, dass, ohne auf diese Durchführungsweise beschränkt zu sein, eine Durchführungsweise [A] verwendet werden kann, bei der der Kanalteil in der Halbleitervorrichtung des n-Kanal-Typs aus Siliziumgermanium (SiGe) hergestellt ist und der Kanalteil in der Halbleitervorrichtung des p-Kanal-Typs aus Silicium (Si), Germanium (Ge) oder InGaAs hergestellt ist; eine Durchführungsweise [B] verwendet werden kann, bei der der Kanalteil in der Halbleitervorrichtung des n-Kanal-Typs aus Germanium (Ge) hergestellt ist und der Kanalteil in der Halbleitervorrichtung des p-Kanal-Typ aus Silicium (Si), Siliziumgermanium (SiGe) oder InGaAs hergestellt ist; und eine Durchführungsweise [C] verwendet werden kann, bei der der Kanalteil in der Halbleitervorrichtung des n-Kanal-Typs aus InGaAs hergestellt ist und der Kanalteil in der Halbleitervorrichtung des p-Kanal-Typs aus Silicium (Si), Siliziumgermanium (SiGe) oder Germanium (Ge) hergestellt ist.
  • Ferner wird in dem Fall, in dem die Halbleitervorrichtung und dergleichen gemäß der vorliegenden Offenbarung die Nanodrahtstruktur oder die Nanosheet-Struktur haben, ob die Halbleitervorrichtung vom n-Kanal-Typ oder vom p-Kanal-Typ ist, ausschließlich durch einen Wert einer Arbeitsfunktion, der einem die Gate-Elektrode bildenden Material zugeordnet ist, bestimmt. In dem Fall der Konfiguration des Kanalteils unter Verwendung von Si beinhalten Beispiele für ein die Gate-Elektrode bildendes Material, das bewirkt, dass die Halbleitervorrichtung vom n-Kanal-Typ ist, TiN, TaN, Al, TiAl und W. In dem Fall der Konfiguration des Kanalteils unter Verwendung von SiGe beinhalten Beispiele für ein die Gate-Elektrode bildendes Material, das bewirkt, dass die Halbleitervorrichtung vom p-Kanal-Typ ist, hingegen TiN und W. Ferner beinhalten Beispiele für ein Material, das den Gate-Isolierfilm bildet, SiON und SiO2 und beinhalten ferner Materialien mit einer hohen Dielektrizitätskonstante (die als High-k-Materialien bezeichnet werden), wie zum Beispiel HfO2, HfAlON und Y2O3.
  • Die Halbleitervorrichtung und dergleichen gemäß der vorliegenden Offenbarung, die die Finnenstruktur aufweisen, beinhalten einen Kanalteil, der in einem Basiskörper gebildet ist und eine rechteckige Querschnittsform aufweist, Source-/Drain-Gebiete, die an beiden Rändern des Kanalteilgebiets angeordnet sind, einen Gate-Isolierfilm, der mindestens auf der oberen Fläche des Kanalteils gebildet ist, und eine Gate-Elektrode, die auf dem Gate-Isolierfilm gebildet ist. Es reicht aus, nur den Gate-Isolierfilm auf mindestens der oberen Fläche des Kanalteils zu bilden, und Beispiele für solch eine Form des Gate-Isolierfilms beinhalten eine Form, bei der der Gate-Isolierfilm auf der oberen Fläche des Kanalteils gebildet ist, und eine Form, bei der der Gate-Isolierfilm auf der oberen Fläche und den Seitenflächen des Kanalteils gebildet ist. Bei der Halbleitervorrichtung und dergleichen gemäß der vorliegenden Offenbarung, die die Finnenstruktur aufweisen, kann die Breite des Kanalteils die gleiche sein wie die Breite jedes der Source-/Drain-Gebiete, oder die Breite jedes der Source-/Drain-Gebiete kann größer als die Breite des Kanalteils sein.
  • Die Durchführungsweise des Anordnens der Halbleitervorrichtung und dergleichen gemäß der vorliegenden Offenbarung hängt von den erforderlichen Spezifikationen der Halbleitervorrichtung ab und kann somit nicht auf eine verallgemeinerte Weise bestimmt werden. Beispiele für die Durchführungsweise des Anordnens der Halbleitervorrichtung und dergleichen gemäß der vorliegenden Offenbarung beinhalten eine Durchführungsweise, bei der Transistoren zum Senden/Empfangen von Signalen und dergleichen zu/von dem Außenbereich unter Verwendung der Halbleitervorrichtung und dergleichen gemäß der vorliegenden Offenbarung konfiguriert sind; eine Durchführungsweise, bei der die Halbleitervorrichtung und dergleichen gemäß der vorliegenden Offenbarung Bildgebungselemente (Lichtempfangselemente) in einer Bildgebungsvorrichtung unter Verwendung von Transistoren und dergleichen steuern und einen Analog-Digital-Wandler konfigurieren; und eine Durchführungsweise, bei der die Halbleitervorrichtung und dergleichen gemäß der vorliegenden Offenbarung Lichtempfangselemente in einer Bildgebungsvorrichtung steuern. Es sei jedoch darauf hingewiesen, dass die Durchführungsweise des Anordnens der Halbleitervorrichtung und dergleichen gemäß der vorliegenden Offenbarung nicht auf die obigen Durchführungsweisen beschränkt ist.
  • Ausführungsform 1
  • Diese Ausführungsform 1 betrifft eine Halbleitervorrichtung und ein Herstellungsverfahren dafür gemäß der vorliegenden Offenbarung. Die 1A, 1B und 1C stellen schematische Teilquerschnittsansichten einer Halbleitervorrichtung gemäß der Ausführungsform 1 entlang den Pfeilen A-A, B-B und C-C von 2 dar, und 2 stellt eine schematische perspektivische Teilansicht der Halbleitervorrichtung gemäß der Ausführungsform 1 dar.
  • Eine Halbleitervorrichtung 10 gemäß der Ausführungsform 1 und den Ausführungsformen 2 und 3, später beschrieben, beinhaltet einen Kanalteil 21, eine Gate-Elektrode 22, die über einen Gate-Isolierfilm 23 gegenüber dem Kanalteil 21 angeordnet ist, und Source-/Drain-Gebiete 25, die an beiden Rändern des Kanalteils 21 angeordnet sind. Die Source-/Drain-Gebiete 25 beinhalten Halbleiterschichten 26, die einen ersten Leitfähigkeitstyp (insbesondere zum Beispiel n+) haben und die innerhalb von auf einem Basiskörper 20 angeordneten ausgesparten Teilen 28 gebildet sind. Störstellenschichten (Störstellenschichten hoher Konzentration) 30, die einen zweiten Leitfähigkeitstyp (insbesondere zum Beispiel p++), der von dem ersten Leitfähigkeitstyp verschieden ist, haben, sind zwischen unteren Teilen der Halbleiterschichten 26 und dem Basiskörper 20 gebildet.
  • Bei der Halbleitervorrichtung 10 gemäß der vorliegenden Ausführungsform 1 sind hier in einem Zustand, in dem der Kanalteil 21 ein Teilgebiet des Basiskörpers 20 beinhaltet und die Gate-Elektrode 22 über den Gate-Isolierfilm 23 über dem Kanalteil 21 gebildet ist, zweite Störstellenschichten 31 zwischen dem Teilgebiet des Basiskörpers 20, das den Kanalteil 21 bildet, und den Halbleiterschichten 26 gebildet, und wenn die durchschnittliche Dicke der Störstellenschichten 30 mit T1 bezeichnet wird und die durchschnittliche Dicke der zweiten Störstellenschichten 31 mit T2 bezeichnet wird, wird die folgende Ungleichung erfüllt. 0 ≤ T 2 / T 1 ≤ 0,5
    Figure DE112019004342T5_0005
  • Insbesondere wird die folgende Beispielformel erfüllt. T 2 / T 1 = 0,05
    Figure DE112019004342T5_0006
  • Es sei darauf hingewiesen, dass in dem Fall, in dem jede der zweiten Störstellenschichten 31 eine Dicke von diesem Grad hat, eine Situation, in der der Widerstand des Kanalgebiets übermäßig zunimmt, fast nie vorkommt. Die Beschreibung der zweiten Störstellenschichten 31 erfolgt später.
  • Bei der Halbleitervorrichtung 10 gemäß der Ausführungsform 1 und den Ausführungsformen 2 und 3 und einer Halbleitervorrichtung 11 gemäß einer Ausführungsform 4 ist ferner eine Störstellenkonzentration C1 der Störstellenschichten 30 höher als eine Störstellenkonzentration C2 der Halbleiterschichten 26. Alternativ wird die folgende Ungleichung erfüllt. 0,1 ≤ C 2 / C 1 ≤ 10
    Figure DE112019004342T5_0007
  • Insbesondere wird die folgende Beispielformel erfüllt. C 2 / C 1 = 0,2
    Figure DE112019004342T5_0008
  • Des Weiteren weist die Halbleitervorrichtung 10 gemäß der Ausführungsform 1 und den Ausführungsformen 2 und 3 die Finnenstruktur auf. Insbesondere beinhaltet die Halbleitervorrichtung 10 gemäß der Ausführungsform 1 und den Ausführungsformen 2 und 3, die die Finnenstruktur aufweist, den Kanalteil 21, der eine rechteckige Querschnittsform aufweist und der in dem Basiskörper 20 gebildet ist, die Source-/Drain-Gebiete 25, die an beiden Rändern des Kanalteils 21 angeordnet sind, den Gate-Isolierfilm 23, der mindestens auf der oberen Fläche des Kanalteils 21 gebildet ist, und die Gate-Elektrode 22, die auf dem Gate-Isolierfilm 23 gebildet ist. Der Basiskörper 20 ist aus einem Siliciumhalbleitersubstrat hergestellt. Die Breite des Kanalteils 21 und die Breite jedes der Source-/Drain-Gebiete 25 können gleich sein, oder die Breite jedes der Source-/Drain-Gebiete 25 kann größer als die Breite des Kanalteils 21 sein.
  • Nachfolgend wird ein Herstellungsverfahren für die Halbleitervorrichtung gemäß der vorliegenden Ausführungsform 1 unter Bezugnahme auf die 3A, 3B, 3C, 4A, 4B, 4C, 5A, 5B, 5C, 6A, 6B und 6C beschrieben, die jeweils eine schematische Teilrandansicht oder eine schematische Teilquerschnittsansicht des Basiskörpers und anderer Elemente auf ähnliche Weise wie eine entsprechende der Weisen entlang den Pfeilen A-A, B-B und C-C von 2 sind.
  • [Schritt-100]
  • Zunächst wird im Anschluss an das Bilden des Kanalteils 21 die Gate-Elektrode 22 gegenüber dem Kanal 21 über den Gate-Isolierfilm 23 gebildet. Insbesondere wird im Anschluss an das Bilden von nicht dargestellten Elementtrenngebieten durch Verwendung eines bekannten Verfahrens der Kanalteil 21 durch Durchführen von Ionenimplantation wie erforderlich zu einem Teil des Basiskörpers 20, in dem der Kanalteil 21 zu bilden ist, gebildet. Als Nächstes wird der Gate-Isolierfilm 23 auf der Oberfläche des Basiskörpers 20 durch thermisches Oxidieren der Oberfläche des Basiskörpers 20 gebildet, und dann wird die Gate-Elektrode 22 durch Verwendung eines bekannten Verfahrens auf dem Gate-Isolierfilm 23 gebildet. Des Weiteren werden Gate-Seitenwände 24 durch Verwendung eines bekannten Verfahrens an den Seitenwänden der Gate-Elektrode 22 gebildet. Auf diese Weise kann eine in den 3A, 3B und 3C dargestellte Struktur erhalten werden.
  • [Schritt-110]
  • Als Nächstes werden geplante Gebiete zur Source-/Drain-Gebiet-Bildung 28A durch teilweises Entfernen von Gebieten des Basiskörpers 20, in denen die Source-/Drain-Gebiete 25 gebildet werden sollen, in der Dickenrichtung erhalten. Insbesondere werden im Anschluss an das Bilden von nicht dargestellten Ätzmasken auf den gewünschten Gebieten die ausgesparten Teile 28 durch Verwendung eines bekannten Verfahrens durch teilweises Entfernen von Gebieten des Basiskörpers 20, in denen die Source-/Drain-Gebiete 25 gebildet werden sollen, in der Dickenrichtung in dem Basiskörper 20 gebildet, und dann werden die Ätzmasken entfernt. Auf diese Weise können die geplanten Gebiete zur Source-/Drain-Gebiet-Bildung 28A, wie in den 4A, 4B und 4C dargestellt, erhalten werden.
  • [Schritt-120]
  • Danach werden die Störstellenschichten 30, die den zweiten Leitfähigkeitstyp haben, in den geplanten Gebieten zur Source-/Drain-Gebiet-Bildung 28A (unteren Teilen der ausgesparten Teile 28) gebildet. Insbesondere werden durch Verwendung eines bekannten Verfahrens Isolierschichten 27 auf dem gesamten Gebiet des Basiskörpers 20 mit Ausnahme der geplanten Gebiete zur Source-/Drain-Gebiet-Bildung 28A gebildet. Infolgedessen werden die ausgesparten Teile 28 in den Isolierschichten 27 gebildet, und die geplanten Gebiete zur Source-/Drain-Gebiet-Bildung 28A werden auf den unteren Teilen der ausgesparten Teile 28 freigelegt. Auf diese Weise kann eine in den 5A, 5B und 5C dargestellte Struktur erhalten werden. Als Nächstes werden im Anschluss an das Bedecken von gewünschten Gebieten durch Verwendung von Ionenimplantationsmasken die Störstellenschichten 30, die den zweiten Leitfähigkeitstyp (zum Beispiel p++) haben, in den unteren Teilen der ausgesparten Teile 28, die den geplanten Gebieten zur Source-/Drain-Gebiet-Bildung 28A entsprechen, basierend auf einem Ionenimplantationsverfahren gebildet. Danach wird eine Aktivierungsausheilbehandlung durchgeführt, und dann werden die Ionenimplantationsmasken entfernt. Auf diese Weise kann eine in den 6A, 6B und 6C dargestellte Struktur erhalten werden.
  • [Schritt-130]
  • Als Nächstes werden die Source-/Drain-Gebiete 25, die die Halbleiterschichten 26, die den ersten Leitfähigkeitstyp (zum Beispiel n+), der von dem zweiten Leitfähigkeitstyp verschieden ist, haben, auf den Störstellenschichten 30 gebildet. Die Bildung der Halbleiterschichten 26 auf den Störstellenschichten 30 basiert auf einem eptitaktischen Aufwachsverfahren. Insbesondere wird bewirkt, dass die Halbleiterschichten 26, die aus Silicium bestehen, das Störstellen enthält, die den ersten Leitfähigkeitstyp haben, basierend auf dem epitaktischen Aufwachsverfahren von den aus Silicium hergestellten Störstellenschichten 30 aufwachsen. Auf diese Weise kann die in den 1A, 1B und 1C dargestellte Struktur erhalten werden. Zusätzlich zu dem Obigen reicht es ferner aus, im Anschluss an das Bilden der Zwischenschicht-Isolierschichten auf der gesamten Fläche nur Öffnungen in den Zwischenschicht-Isolierschichten, die sich über der Gate-Elektrode 22 und den Source-/Drain-Gebieten 25 befinden, zu bilden und Verbindungslöcher und Verdrahtungen von innerhalb der Öffnungen bis zu den Zwischenschicht-Isolierschichten zu bilden.
  • Bei einer herkömmlichen Halbleitervorrichtung, die die Finnenstruktur aufweist, werden in dem oben beschriebenen [Schritt-110] geplante Gebiete 28A' zur Source-/Drain-Gebiet-Bildung, die den Basiskörper 20 beinhalten, durch teilweises Entfernen vorbestimmter Gebiete des Basiskörpers 20 in der Dickenrichtung erhalten. Auf diese Weise kann eine in den 24A, 24B und 24C dargestellte Struktur erhalten werden. Danach werden die Source-/Drain-Gebiete 25' durch Durchführen von Ionenimplantation in die geplanten Gebiete 28A' zur Source-/Drain-Gebiet-Bildung, die den Basiskörper 20 beinhalten, gebildet (siehe 24D). Bei dieser Ionenimplantation treten in Teilen des Basiskörpers 20, die die Source-/Drain-Gebiete 25' bilden, Kristallfehler auf. Ferner werden in dem Fall, in dem zur Behebung der aufgetretenen Kristallfehler eine Rekristallisation durch eine Aktivierungsausheilbehandlung versucht wird, Kristallfehler in den unteren Teilen 25" der Source-/Drain-Gebiete 25' durch Rekristallisation behoben, aber es ist weniger wahrscheinlich, dass die Rekristallisation von Teilen der Source-/Drain-Gebiete 25', die sich über den unteren Teilen 25" befinden, erfolgt, und somit ist die Rekristallisation des gesamten Teils der Source-/Drain-Gebiete 25' schwierig.
  • Da die Source-/Drain-Gebiete die Halbleiterschichten beinhalten, die den ersten Leitfähigkeitstyp haben und die innerhalb der auf dem Basiskörper angeordneten ausgesparten Teile gebildet sind, und die Störstellenschichten, die den zweiten Leitfähigkeitstyp haben, der von dem ersten Leitfähigkeitstyp verschieden ist, zwischen dem Basiskörper und den unteren Teilen der Halbleiterschichten gebildet sind, das heißt, da die Störstellenschichten zwischen dem Basiskörper und den unteren Teilen der Halbleiterschichten, die die Source-/Drain-Gebiete bilden, gebildet sind, und ferner da bei dem Herstellungsverfahren für die Halbleitervorrichtung gemäß der vorliegenden Ausführungsform 1 die Störstellenschichten, die den zweiten Leitfähigkeitstyp haben, in den geplanten Gebieten zur Source-/Drain-Gebiet-Bildung gebildet werden und dann die Source-/Drain-Gebiete, die die Halbleiterschichten beinhalten, die den ersten Leitfähigkeitstyp haben, der von dem zweiten Leitfähigkeitstyp verschieden ist, auf den Störstellenschichten gebildet werden, kann bei der Halbleitervorrichtung gemäß der vorliegenden Ausführungsform 1 eine Verminderung des Auftretens des Leckstroms erreicht werden. Zusätzlich zu dem Obigen ist es bei dem Herstellungsverfahren für die Halbleitervorrichtung gemäß der vorliegenden Ausführungsform 1, da die Störstellenschichten, die den zweiten Leitfähigkeitstyp haben, mittels des Ionenimplantationsverfahrens in den geplanten Gebieten zur Source-/Drain-Gebiet-Bildung gebildet werden, unwahrscheinlich, dass Störstellenschichten hoher Konzentration auf Grenzgebieten zwischen dem Kanalteil und den Source-/Drain-Gebieten gebildet werden, und somit kann das Auftreten eines solchen Problems, dass der Widerstand des Kanalgebiets übermäßig zunimmt, unterbunden werden.
  • Ausführungsform 2
  • Diese Ausführungsform 2 ist eine Modifikation der Ausführungsform 1. Bei der Halbleitervorrichtung gemäß der Ausführungsform 1 ist es unwahrscheinlich, dass Störstellenschichten hoher Konzentration auf den Grenzgebieten 21' zwischen dem Kanalteil 21 und den Source-/Drain-Gebieten 25 gebildet werden. Es kann jedoch eine Situation eintreten, in der die Störstellenschichten hoher Konzentration (die zweiten Störstellenschichten 31), wenn auch nur leicht, auf den Grenzgebieten 21' zwischen dem Kanalteil 21 und den Source-/Drain-Gebieten 25 gebildet werden, obgleich diese Situation von Bedingungen zum Bilden der Störstellenschichten 30 und jeglicher anderen Bedingung abhängig ist (siehe 22A, die eine schematische Teilquerschnittsansicht eines anderen Beispiels für die Halbleitervorrichtung gemäß der Ausführungsform 1 auf ähnliche Weise wie die entlang dem Pfeil A-A von 2 ist). Bei der Ausführungsform 2 ist die Querschnittsform jeder der Seitenflächen 21A des Kanalteils 21, die den Seitenflächen der Halbleiterschichten 26 gegenüberliegen, so gebildet, dass sie eine ausgesparte Form aufweist, und diese Konfiguration reduziert zuverlässiger die Bildung der Störstellenschichten hoher Konzentration auf den Grenzgebieten 21' zwischen dem Kanalteil 21 und den Source-/Drain-Gebieten 25. Dieser Querschnitt mit ausgesparter Form ist eine Form, die manchmal dazu verwendet wird, das Volumen der Source-/Drain-Gebiete zu vergrößern.
  • Wie in den 7A, 7B und 7C, die schematische Teilquerschnittsansichten einer Halbleitervorrichtung gemäß der Ausführungsform 2 sind, auf ähnliche Weise wie die entlang den Pfeilen A-A, B-B und C-C von 2, dargestellt ist, weist bei der Halbleitervorrichtung gemäß der Ausführungsform 2 die Querschnittsform jeder der Seitenflächen 21A des Kanalteils 21, die den Seitenflächen der Halbleiterschichten 26 gegenüberliegen, die ausgesparte Form auf. Bei der Halbleitervorrichtung gemäß der Ausführungsform 2 beinhaltet der Kanalteil 21 genau wie bei der Halbleitervorrichtung gemäß der Ausführungsform 1 ein Teilgebiet des Basiskörpers 20, und die Gate-Elektrode 22 ist über den Gate-Isolierfilm 23 über dem Kanalteil 21 angeordnet. Bei der Halbleitervorrichtung gemäß der vorliegenden Ausführungsform 2 sind zusätzlich zu dem Obigen ferner die Störstellenschichten (die zweiten Störstellenschichten 31) nicht zwischen dem Teilgebiet des Basiskörpers 20, der den Kanalteil 21 bildet, und den Halbleiterschichten 26 gebildet. Hier werden für die ausgesparte Form die folgenden Ungleichungen erfüllt. W CT < W TP
    Figure DE112019004342T5_0009
     W CT < W BT
    Figure DE112019004342T5_0010
  • Bei solch einer Querschnittsform (der ausgesparten Form) jeder der Seitenflächen des Kanalteils 21, die den Seitenflächen der Halbleiterschichten 26 gegenüberliegen, reicht es aus, in einem ähnlichen Schritt wie [Schritt-110] der Ausführungsform 1 nach dem Ausführen eines ähnlichen Schritts wie [Schritt-100] der Ausführungsform 1, lediglich Gebiete des Basiskörpers 20, in denen die Source-/Drain-Gebiete 25 gebildet werden sollen, in der Dickenrichtung teilweise zu entfernen, so dass die Querschnittsform jeder der Seitenflächen 21A des Kanalteils 21, die den Seitenflächen der geplanten Gebiete 28A zur Source-/Drain-Gebiet-Bildung gegenüberliegen, die ausgesparte Form bildet. Insbesondere reicht es aus, lediglich zu bewirken, dass das teilweise Entfernen des Basiskörpers 20 in der Dickenrichtung basierend zunächst auf einem Trockenätzverfahren, wie zum Beispiel einem RIE-Verfahren, und dann einem Nassätzverfahren durchgeführt wird. Wie in den 8A, 8B und 8C dargestellt ist, können auf diese Weise die geplanten Gebiete 28A zur Source-/Drain-Gebiet-Bildung erhalten werden. Hier ermöglicht das Einstellen der Flächenausrichtung der Hauptfläche des zum Beispiel aus dem Siliciumhalbleitersubstrat hergestellten Basiskörpers 20, [110], dass die Querschnittsform jeder der Seitenflächen 21A des Kanalteils 21 mittels Ätzen in die ausgesparte Form gebildet wird. Darüber hinaus ändert sich die Querschnittsform des Kanalteils 21, die durch das Ätzen erhalten wird, gemäß der Flächenausrichtung des Substrats 20 und einer Richtung, in der sich der Kanalteil 21 erstreckt.
  • Danach kann durch Durchführen eines ähnlichen Schritts wie [Schritt-120] der Ausführungsform 1 eine in den 9A, 9B und 9C dargestellte Struktur erhalten werden. Ferner kann durch Durchführen eines ähnlichen Schritts wie [Schritt-120] der Ausführungsform 1 eine in den 10A, 10B und 10C dargestellte Struktur erhalten werden, und ferner kann durch Durchführen eines ähnlichen Schritts wie [Schritt-130] der Ausführungsform 1 die in den 7A, 7B und 7C dargestellte Struktur erhalten werden.
  • Ausführungsform 3
  • Diese Ausführungsform 3 ist auch eine Modifikation der Ausführungsform 1. Da die Querschnittsform jeder der Seitenflächen 21A des Kanalteils 21, die den Seitenflächen der Halbleiterschichten 26 gegenüberliegen, die ausgesparte Form aufweist, ist es bei der Halbleitervorrichtung gemäß der Ausführungsform 2 weniger wahrscheinlich, dass auf den Grenzgebieten 21' zwischen dem Kanalteil 21 und den Source-/Drain-Gebieten 25 die Störstellenschichten hoher Konzentration gebildet werden. Es kann jedoch eine Situation eintreten, in der die Störstellenschichten hoher Konzentration (die zweiten Störstellenschichten 31), wenn auch nur leicht, auf den Grenzgebieten 21' zwischen dem Kanalteil 21 und den Source-/Drain-Gebieten 25 gebildet werden, obgleich das Eintreten dieser Situation von Bedingungen zum Bilden der Störstellenschichten 30 und jeglicher anderen Bedingung abhängig ist (siehe 22B, die eine schematische Teilquerschnittsansicht eines anderen Beispiels für die Halbleitervorrichtung gemäß der Ausführungsform 2 auf ähnliche Weise wie die entlang dem Pfeil A-A von 2 ist). Bei der Ausführungsform 3 werden in der Mitte eines Herstellungsprozesses für die Halbleitervorrichtung versetzte Abstandshalter (Schutzschichten) 29 auf den Seitenflächen des Kanalteils 21 gebildet, und diese Konfiguration reduziert ferner zuverlässiger die Bildung der Störstellenschichten hoher Konzentration auf den Grenzgebieten 21' zwischen dem Kanalteil 21 und den Source-/Drain-Gebieten 25.
  • Insbesondere wird bei einem Herstellungsverfahren für die Halbleitervorrichtung gemäß der Ausführungsform 3 im Anschluss an das Durchführen der ähnlichen Schritte wie [Schritt-100] und [Schritt-110] der Ausführungsform 1 die in den 5A, 5B und 5C dargestellte Struktur durch Durchführen eines ähnlichen Schritts wie [Schritt-120] der Ausführungsform 1 erhalten, und dann werden die versetzten Abstandshalter (Schutzschichten) 29 gegen Ionenimplantation auf den geplanten Gebieten 28A zur Source-/Drain-Gebiet-Bildung und den Seitenflächen des Kanalteils 21 gebildet. Der versetzte Abstandshalter 29 ist aus SiO2, SiN oder dergleichen hergestellt und seine Dicke beträgt ca. 1 bis 5 nm. Auf diese Weise kann eine in den 12A, 12B und 12C dargestellte Struktur erhalten werden. Als Nächstes werden im Anschluss an das Durchführen eines ähnlichen Schritts wie [Schritt-120] der Ausführungsform 1 (siehe 13A, 13B und 13C) gewünschte Gebiete unter Verwendung der Ionenimplantationsmasken bedeckt, und die Störstellenschichten (Störstellenschichten hoher Konzentration) 30, die den zweiten Leitfähigkeitstyp (zum Beispiel p++) haben, werden basierend auf dem Ionenimplantationsverfahren in den unteren Teilen der ausgesparten Teile 28 gebildet, die den geplanten Gebieten 28A zur Source-/Drain-Gebiet-Bildung entsprechen. Danach wird die Aktivierungsausheilbehandlung durchgeführt, und dann werden die Ionenimplantationsmasken entfernt. Auf diese Weise kann eine in den 14A, 14B und 14C dargestellte Struktur erhalten werden. Danach werden die versetzten Abstandshalter (Schutzschichten) 29 entfernt und auf diese Weise kann eine in den 15A, 15B und 15C dargestellte Struktur erhalten werden. Ferner wird zusätzlich ein Schritt ähnlich dem [Schritt-130] der Ausführungsform 1 durchgeführt und auf diese Weise kann eine in den 11A, 11B und 11C dargestellte Struktur erhalten werden.
  • Ausführungsform 4
  • Diese Ausführungsform 4 ist auch eine Modifikation der Ausführungsform 1. Die Halbleitervorrichtung weist die Nanodrahtstruktur oder die Nanosheet-Struktur auf und weist bei dieser Ausführungsform 4 insbesondere die Nanodrahtstruktur auf. Die Gate-Elektrode 22 ist so gebildet, dass sie sich von der oberen Fläche des Kanalteils 21 zu den Seitenflächen davon und weiter zu der unteren Fläche davon erstreckt, und weist somit die GAA-Struktur auf. 16 stellt eine schematische Teilrandansicht der Halbleitervorrichtung gemäß der Ausführungsform 4 entlang einem Pfeil A-A von 17A dar, 17B stellt eine schematische Teilrandansicht der Halbleitervorrichtung gemäß der Ausführungsform 4 entlang einem Pfeil B-B von 17A dar, und 17A stellt ein Auslegungsschema von Kanalteilen und Source-/Drain-Gebieten der Halbleitervorrichtung gemäß der Ausführungsform 4 dar. Es sei darauf hingewiesen, dass in den 17A und 17B die Gate-Elektrode und der Gate-Isolierfilm aus der Darstellung weggelassen sind.
  • Eine Halbleitervorrichtung 11 gemäß der Ausführungsform 4 beinhaltet auch Kanalteile 41, eine Gate-Elektrode 42, die über Gate-Isolierfilmen 43 gegenüber den Kanalteilen 41 angeordnet ist, und Source-/Drain-Gebiete 45, die an beiden Rändern der Kanalteile 41 angeordnet sind. Die Source-/Drain-Gebiete 45 beinhalten Halbleiterschichten 46, die den ersten Leitfähigkeitstyp (insbesondere zum Beispiel n+) haben und die innerhalb der ausgesparten Teile 48 gebildet sind, die auf dem aus dem Siliciumhalbleitersubstrat hergestellten Basiskörper 20 angeordnet sind. Störstellenschichten (Störstellenschichten hoher Konzentration) 50, die den zweiten Leitfähigkeitstyp (insbesondere zum Beispiel p++), der von dem ersten Induktivitätstyp verschieden ist, haben, sind zwischen dem Basiskörper 20 und unteren Teilen der Halbleiterschichten 46 gebildet.
  • Insbesondere beinhaltet die Halbleitervorrichtung 11 gemäß der Ausführungsform 4 mindestens zwei Kanalstrukturteile 40 (in dem dargestellten Beispiel zwei in der Dickenrichtung) mit Nanodrahtstrukturen 40A, und die Kanalstrukturteile 40 sind in der Dickenrichtung der Halbleitervorrichtung 11 voneinander beabstandet angeordnet. Ferner beinhalten in dem dargestellten Beispiel die Kanalstrukturteile 40 jeweils drei Nanodrahtstrukturen 40A in der Breitenrichtung. Hier beinhalten bei der Halbleitervorrichtung gemäß der vorliegenden Ausführungsform 4 die Kanalstrukturteile 40 jeweils die aus Silicium hergestellten Kanalteile 41, die Gate-Isolierfilme 43 und die Gate-Elektrode 42. Ferner sind die Gate-Isolierfilme 43 und die Gate-Elektrode 42 zwischen einem Kanalteil 41 und einem benachbarten Kanalteil 41 gebildet, und die Gate-Isolierfilme 43 und die Gate-Elektrode 42 sind zwischen dem Kanalteil 41 und dem benachbarten Kanalteil 41 eingebettet. Es wird angenommen, dass die Halbleitervorrichtung zum Beispiel ein n-Kanal-Typ ist. Beispiele für ein die Gate-Elektrode 42 bildendes Material beinhalten TiN, TaN, Al, TiAl und W. Ferner ist ein einen Teil des Gate-Isolierfilms 43 bildender Gate-Isolierfilm 43A aus SiON hergestellt, und ein den verbleibenden Teil des Gate-Isolierfilms 43 bildender Gate-Isolierfilm 43B ist aus einem Material mit einer hohen Dielektrizitätskonstante, insbesondere HfO2O, hergestellt.
  • Nachfolgend wird ein Herstellungsverfahren für die Halbleitervorrichtung gemäß der Ausführungsform 4 unter Bezugnahme auf die 18A, 18B, 18C, 19, 19B, 20A, 20B, 20C, 21A und 21B umrissen. Hier sind die 18A, 18B, 18C, 19, 19B, 20A und 20B schematische Teilrandansichten auf ähnliche Weise wie die entlang dem Pfeil A-A von 17A, und die 20C, 21A und 21B sind schematische Teilrandansichten auf ähnliche Weise wie die entlang dem Pfeil B-B von 17A.
  • [Schritt-400]
  • Als Nächstes wird eine aus SiGe hergestellte erste Opferschicht 61 auf einem gewünschten Gebiet des Basiskörpers 20 gebildet, und anschließend wird eine aus Si hergestellte erste Halbleiterschicht 62 auf der ersten Opferschicht 61 gebildet.
  • [Schritt-400A]
  • Insbesondere wird zunächst die aus SiGe hergestellte erste Opferschicht 61 auf der gesamten Fläche des Basiskörpers 20 basierend auf einem epitaktischen CVD-Verfahren gebildet, und dann wird ein Ätzresist, der ein gewünschtes Resistmuster aufweist, auf der ersten Opferschicht 61 gebildet im Anschluss daran wird der Ätzresist nach der Strukturierung der ersten Opferschicht 61 entfernt, und dadurch kann die erste Opferschicht 61 auf einem gewünschten Gebiet gebildet werden.
  • [Schritt-400B]
  • Als Nächstes wird die aus Si hergestellte erste Halbleiterschicht 62 basierend auf dem epitaktischen CVD-Verfahren auf der gesamten Fläche gebildet, und dann wird ein Ätzresist mit einem gewünschten Resistmuster auf der ersten Halbleiterschicht 62 gebildet. Ferner wird der Ätzresist im Anschluss an die Strukturierung der ersten Halbleiterschicht 62 entfernt, und dadurch kann die erste Halbleiterschicht 62 auf der ersten Opferschicht 61 gebildet werden.
  • [Schritt-410]
  • Als Nächstes wird eine aus SiGe hergestellte zweite Opferschicht 63 auf der ersten Halbleiterschicht 62 gebildet, und dann wird eine aus Si hergestellte zweite Halbleiterschicht 64 auf der zweiten Opferschicht 63 gebildet.
  • [Schritt-410A]
  • Insbesondere wird die aus SiGe hergestellte zweite Opferschicht 63 basierend auf dem epitaktischen CVD-Verfahren auf der gesamten Fläche gebildet, und dann wird ein Ätzresist mit einem gewünschten Resistmuster auf der zweiten Opferschicht 63 gebildet. Ferner wird der Ätzresist im Anschluss an die Strukturierung der zweiten Opferschicht 63 entfernt, und dadurch kann die zweite Opferschicht 63 auf der ersten Halbleiterschicht 62 gebildet werden.
  • [Schritt-410B]
  • Als Nächstes wird die aus Si bestehende zweite Halbleiterschicht 64 basierend auf dem epitaktischen CVD-Verfahren auf der gesamten Fläche gebildet, und dann wird ein Ätzresist mit einem gewünschten Resistmuster auf der zweiten Halbleiterschicht 64 gebildet. Ferner wird der Ätzresist im Anschluss an die Strukturierung der zweiten Halbleiterschicht 64 entfernt, und dadurch kann die zweite Halbleiterschicht 64 auf der zweiten Opferschicht 63 gebildet werden. Auf diese Weise kann eine in 18A dargestellte Struktur erhalten werden.
  • [Schritt-420]
  • Danach wird eine die erste Opferschicht 61, die erste Halbleiterschicht 62, die zweite Opferschicht 63 und die zweite Halbleiterschicht 64 beinhaltende laminierte Struktur 40" gebildet, und dann werden Teilabschnitte der zweiten Opferschicht 63 und der ersten Opferschicht 61 in der laminierten Struktur 40" entfernt.
  • [Schritt-420A]
  • Insbesondere werden Ätzresiste 81 mit gewünschten Resistmustern auf der gesamten Fläche gebildet (siehe 18B). Ferner wird die Strukturierung jeweils der zweiten Halbleiterschicht 64, der zweiten Opferschicht 63, der ersten Halbleiterschicht 62 und der ersten Opferschicht 61 durchgeführt, und ferner wird Ätzen von Teilabschnitten des Basiskörpers 20 durchgeführt. Infolgedessen werden die Nanodrahtstrukturen 40A oder die Nanosheet-Strukturen gemäß den Breiten der Ätzresiste 81 erhalten. Auf diese Weise kann eine in 18C dargestellte Struktur erhalten werden.
  • [Schritt-420B]
  • Als Nächstes wird im Anschluss an das Bilden einer aus SiO2 bestehenden dielektrischen Materialschicht auf der gesamten Fläche basierend auf dem CVD-Verfahren ein Planarisierungsprozess durchgeführt, und dadurch können Elementtrenngebiete 71 erhalten werden (siehe 19A) .
  • [Schritt-420C]
  • Ferner werden die erste Opferschicht 61 und die zweite Opferschicht 63, die jeweils aus SiGe hergestellt sind, durch Aufbringen eines Ätzmittels mit einem Ätzselektionsverhältnis auf die die erste Halbleiterschicht 62 und die zweite Halbleiterschicht 64 bildenden Materialien (Si) entfernt. Beide Ränder jedes der Kanalteile 41, die Nanodrahtstrukturen 40A beinhalten, werden durch Stützteile gestützt, die jeweils die laminierte Struktur 40" beinhalten. Danach werden die Ätzresiste 81 entfernt. Auf diese Weise kann eine in 19B dargestellte Struktur erhalten werden.
  • [Schritt-430]
  • Danach werden die Gate-Isolierfilme 43A und 43B und die Gate-Elektrode 42 auf den Kanalteilen 41 gebildet.
  • [Schritt-430A]
  • Insbesondere werden zunächst die Gate-Isolierfilme 43A, die jeweils ein Teil des Gate-Isolierfilms sind und aus SiON hergestellt sind, durch Bilden einer Resistschicht (nicht dargestellt) mit einem gewünschten Resistmuster und durch Durchführen eines thermischen Oxidationsprozesses auf den Kanalteilen 41 gebildet (siehe 20A). Infolge des thermischen Oxidationsprozesses wird die Querschnittsform jedes der die Nanodrahtstrukturen beinhaltenden Kanalteile 41 zu einer Kreisform.
  • [Schritt-430B]
  • Als Nächstes werden die Gate-Isolierfilme 43B, die jeweils der verbleibende Teil des Gate-Isolierfilms sind und aus HfO2 hergestellt sind, basierend auf einem ALD-Verfahren auf dem Gate-Isolierfilm 43A gebildet (siehe 20B).
  • [Schritt-430C]
  • Danach wird die Gate-Elektrode 42 durch Bilden einer die Gate-Elektrode auf der gesamten Fläche bildenden Materialschicht basierend auf dem CVD-Verfahren auf den Gate-Isolierfilmen 43 und Durchführen einer Strukturierung dieser Materialschicht gebildet (siehe 20C).
  • Auf diese Weise kann im Anschluss an das Bilden der Kanalteile die Gate-Elektrode 42 gegenüber den Kanalteilen 41 über die Gate-Isolierfilme gebildet werden.
  • [Schritt-440]
  • Als Nächstes werden geplante Gebiete 48A zur Source-/Drain-Gebiet-Bildung durch teilweises Entfernen von Gebieten des Basiskörpers 20, in denen die Source-/Drain-Gebiete 45 gebildet werden sollen, in der Dickenrichtung erhalten (siehe 21A). Insbesondere können ausgesparte Teile 48 durch Entfernen der die beiden Ränder jedes der Kanalteile 41 stützenden und die laminierten Strukturen 40" beinhaltenden Stützteile zum Freilegen des Basiskörpers 20 und ferner durch teilweises Entfernen der Gebiete des Basiskörpers 20 in der Dickenrichtung erhalten werden. Die ausgesparten Teile 48 entsprechen den geplanten Gebieten 48A zur Source-/Drain-Gebiet-Bildung.
  • [Schritt-450]
  • Danach werden Störstellenschichten 50, die den zweiten Leitfähigkeitstyp (insbesondere zum Beispiel p++) haben, in den geplanten Gebieten 48A zur Source-/Drain-Gebiet-Bildung (unteren Teilen der ausgesparten Teile 48) gebildet (siehe 21B). Insbesondere werden die gewünschten Gebiete unter Verwendung der Ionenimplantationsmasken bedeckt, und die Störstellenschichten 50, die den zweiten Leitfähigkeitstyp haben, werden in den unteren Teilen der ausgesparten Teile 48, die den geplanten Gebieten 48A zur Source-/Drain-Gebiet-Bildung entsprechen, basierend auf dem Ionenimplantationsverfahren gebildet. Danach wird die Aktivierungsausheilbehandlung durchgeführt, und dann werden die Ionenimplantationsmasken entfernt. Ferner werden die die Halbleiterschichten 46, die den ersten Leitfähigkeitstyp (insbesondere zum Beispiel n+), der von dem zweiten Leitfähigkeitstyp verschieden ist, haben, beinhaltenden Source-/Drain-Gebiete 45 auf den Störstellenschichten 50 gebildet. Das Bilden der Halbleiterschichten 46 auf den Störstellenschichten 50 basiert auf dem epitaktischen Aufwachsverfahren. Insbesondere wird bewirkt, dass die Halbleiterschichten 46, die jeweils aus den ersten Leitfähigkeitstyp aufweisenden Störstellen enthaltendem Silicium hergestellt sind, von den aus Silicium hergestellten Störstellenschichten 50 basierend auf dem epitaktischen Aufwachsverfahren aufwachsen. Auf diese Weise kann die Halbleitervorrichtung, die die Nanodrahtstruktur aufweist und die in den 16, 17A und 17B dargestellt ist, erhalten werden. Ferner reicht es aus, zusätzlich zu dem Obigen lediglich Zwischenschicht-Isolierschichten auf der gesamten Fläche zu bilden, Öffnungen in den Zwischenschicht-Isolierschichten, die sich über der Gate-Elektrode 42 und den Source-/Drain-Gebieten 45 befinden, zu bilden und Verbindungslöcher und Verdrahtungen von innerhalb der Öffnungen bis zu den Zwischenschicht-Isolierschichten zu bilden.
  • Bisher ist die vorliegende Offenbarung basierend auf den bevorzugten Ausführungsformen beschrieben worden, aber die Konfigurationen und Strukturen der Halbleitervorrichtungen, die die Halbleitervorrichtungen bildenden Materialien und die Herstellungsverfahren für die Halbleitervorrichtungen, die bei den Ausführungsformen beschrieben wurden, sind nur Beispiele und können angemessen geändert werden. Ferner kann die Reihenfolge von Schritten in dem Herstellungsverfahren für die Halbleitervorrichtung bei jeder der Ausführungsformen wie gewünscht angemessen geändert werden. Bei der Ausführungsform 4 sind die Kanalteile ausschließlich basierend auf der Nanodrahtstruktur beschrieben worden, aber die Kanalteile können auch die Nanosheet-Struktur aufweisen. Ferner ist bei der Ausführungsform 4 eine Form, bei der sich die Kanalteile parallel zu der Oberfläche des Basiskörpers erstrecken, beschrieben worden, aber es kann alternativ auch eine andere Form, bei der sich die Kanalteile in einer senkrecht zu der Oberfläche des Basiskörpers verlaufenden Richtung erstrecken, verwendet werden. In dem Fall, in dem sich die Kanalteile in der senkrecht dazu verlaufenden Richtung erstrecken, kann die Konfiguration der Halbleitervorrichtung gemäß der vorliegenden Offenbarung auf Source-/Drain-Gebiete (Source-Gebiete oder Drain-Gebiete), die sich unter den Kanalteilen befinden, angewandt werden. Bei den Ausführungsformen war angenommen worden, dass die Halbleitervorrichtungen vom n-Kanal-Typ sind, aber die Halbleitervorrichtungen können alternativ von einem p-Kanal-Typ sein. Ferner reicht es in diesem Fall aus, nur die die Halbleitervorrichtungen bildenden Materialien angemessen zu ändern. Als der Basiskörper kann statt des Siliciumhalbleitersubstrats ein SOI-Substrat, ein GOI-Substrat oder ein SGOI-Substrat verwendet werden.
  • Hier kann die vorliegende Offenbarung auch nachfolgend beschriebene Konfigurationen aufweisen.
  • [A01] <<Halbleitervorrichtungen>>
  • Eine Halbleitervorrichtung, die Folgendes beinhaltet: einen Kanalteil; eine gegenüber dem Kanalteil über einen Gate-Isolierfilm angeordnete Gate-Elektrode; und an beiden Rändern des Kanalteils angeordnete Source-/Drain-Gebiete, wobei die Source-/Drain-Gebiete Halbleiterschichten, die einen ersten Leitfähigkeitstyp haben und die innerhalb auf einem Basiskörper angeordneter ausgesparter Teile gebildet sind, beinhalten, und Störstellenschichten, die einen zweiten Leitfähigkeitstyp haben, der von dem ersten Leitfähigkeitstyp verschieden ist, zwischen dem Basiskörper und unteren Teilen der Halbleiterschichten gebildet sind.
  • [A02]
  • Die Halbleitervorrichtung nach [A01], wobei der Kanalteil ein Teilgebiet des Basiskörpers beinhaltet, und eine Querschnittsform jeder von Seitenflächen des Kanalteils, die Seitenflächen der Halbleiterschichten gegenüberliegen, eine ausgesparte Form aufweist.
  • [A03]
  • Die Halbleitervorrichtung nach [A01] oder [A02], wobei der Kanalteil ein Teilgebiet des Basiskörpers beinhaltet, und zwischen dem Teilgebiet des Basiskörpers, das den Kanalteil bildet, und den Halbleiterschichten keine Störstellenschicht gebildet ist.
  • [A04]
  • Die Halbleitervorrichtung nach [A01], wobei der Kanalteil ein Teilgebiet des Basiskörpers beinhaltet, zweite Störstellenschichten zwischen dem Teilgebiet des Basiskörpers, das den Kanalteil bildet, und den Halbleiterschichten gebildet sind, und wenn eine durchschnittliche Dicke der Störstellenschichten mit T1 bezeichnet wird und eine durchschnittliche Dicke der zweiten Störstellenschichten mit T2 bezeichnet wird, eine durch 0 ≤ T2 / T1 ≤ 0,5 dargestellte Ungleichung erfüllt ist.
  • [A05]
  • Die Halbleitervorrichtung nach einem von [A01] bis [A04], wobei eine Störstellenkonzentration C1 der Störstellenschichten höher als eine Störstellenkonzentration C2 der Halbleiterschichten ist.
  • [A06]
  • Die Halbleitervorrichtung nach einem von [A01] bis [A04], wobei, wenn eine Störstellenkonzentration der Störstellenschichten mit C1 bezeichnet wird und eine Störstellenkonzentration der Halbleiterschichten mit C2 bezeichnet wird, eine durch 0,1 ≤ C2 / C1 ≤ 10 dargestellte Ungleichung erfüllt wird.
  • [A07]
  • Die Halbleitervorrichtung nach einem von [A01] bis [A06], die eine Finnenstruktur aufweist.
  • [A08]
  • Die Halbleitervorrichtung nach einem von [A01] bis [A06], die eine Nanodrahtstruktur oder eine Nanosheet-Struktur aufweist.
  • [A09]
  • Die Halbleitervorrichtung nach [A08], wobei die Gate-Elektrode so gebildet ist, dass sie sich von einer oberen Fläche des Kanalteils zu Seitenflächen des Kanalteils und weiter zu einer unteren Fläche des Kanalteils erstreckt.
  • [B01] «Herstellungsverfahren für eine Halbleitervorrichtung»
  • Ein Herstellungsverfahren für eine Halbleitervorrichtung, wobei die Halbleitervorrichtung Folgendes beinhaltet:
    • einen Kanalteil,
    • eine gegenüber dem Kanalteil über einen Gate-Isolierfilm angeordnete Gate-Elektrode und
    • an beiden Rändern des Kanalteils angeordnete Source-/Drain-Gebiete, wobei das Verfahren die folgenden Schritte beinhaltet:
    • im Anschluss an das Bilden des Kanalteils Bilden der gegenüber dem Kanalteil angeordneten Gate-Elektrode über den Gate-Isolierfilm; anschließend teilweises Entfernen von Gebieten eines Basiskörpers, in denen die Source-/Drain-Gebiete gebildet werden sollen, in einer Dickenrichtung, um die geplanten Gebiete zur Source-/Drain-Gebiet-Bildung zu erhalten; anschließend Bilden in den geplanten Gebieten zur Source-/Drain-Gebiet-Bildung von Störstellenschichten, die einen zweiten Leitfähigkeitstyp haben; und anschließend Bilden auf den Störstellenschichten der Source-/Drain-Gebiete, die Halbleiterschichten beinhalten, die einen ersten Leitfähigkeitstyp haben, der von dem zweiten Leitfähigkeitstyp verschieden ist.
  • [B02]
  • Das Herstellungsverfahren für die Halbleitervorrichtung nach [B01], wobei der Kanalteil ein Teilgebiet des Basiskörpers beinhaltet, und teilweises Entfernen der Gebiete des Basiskörpers, in denen die Source-/Drain-Gebiete gebildet werden sollen, in der Dickenrichtung so durchgeführt wird, dass eine Querschnittsform jeder der Seitenflächen des Kanalteils, die den geplanten Gebieten zur Source-/Drain-Gebiet-Bildung gegenüberliegen, eine ausgesparte Form bildet.
  • [B03]
  • Das Herstellungsverfahren für die Halbleitervorrichtung nach [B01], wobei der Kanalteil ein Teilgebiet des Basiskörpers beinhaltet, und im Anschluss an das teilweise Entfernen der Gebiete des Basiskörpers, in denen die Source-/Drain-Gebiete gebildet werden sollen, in der Dickenrichtung versetzte Abstandshalter auf den erhaltenen geplanten Gebieten zur Source-/Drain-Gebiet-Bildung und Seitenflächen des Kanalteils zum Bilden der Störstellenschichten über die versetzten Abstandshalter gebildet werden und anschließend die versetzten Abstandshalter entfernt werden.
  • [B04]
  • Das Herstellungsverfahren für die Halbleitervorrichtung gemäß einem von [B01] bis [B03], wobei das Bilden der Halbleiterschichten auf den Störstellenschichten auf einem epitaktischen Aufwachsverfahren basiert.
  • [B05]
  • Das Herstellungsverfahren für die Halbleitervorrichtung nach einem von [B01] bis [[B04], wobei die Störstellenschichten basierend auf einem Ionenimplantationsverfahren in den geplanten Gebieten zur Source-/Drain-Gebiet-Bildung gebildet werden.
    • 10, 11
    Halbleitervorrichtung,
    20
    Basiskörper (Siliciumhalbleitersubstrats),
    21
    Kanalteil,
    21'
    Grenzgebiet,
    21A
    Seitenfläche des Kanalteils,
    22
    Gate-Elektrode,
    23
    Gate-Isolierfilm,
    24
    Gate-Seitenwand,
    25
    Source-/Drain-Gebiet,
    26
    Halbleiterschicht,
    27
    Isolierschicht,
    28
    Ausgesparter Teil,
    28A
    Geplantes Gebiet zur Source-/Drain-Gebiet-Bildung,
    29
    Versetzter Abstandshalter (Schutzschicht),
    30
    Störstellenschicht,
    31
    Zweite Störstellenschicht,
    40
    Kanalstrukturteil,
    40A
    Nanodrahtstruktur,
    40"
    Laminierte Struktur,
    41
    Kanalteil,
    42
    Gate-Elektrode,
    43, 43A, 43B
    Gate-Isolierfilm,
    45
    Source-/Drain-Gebiet,
    46
    Halbleiterschicht,
    48
    Ausgesparter Teil,
    48A
    Geplantes Gebiet zur Source-/Drain-Gebiet-Bildung,
    50
    Störstellenschicht,
    61, 63
    Opferschicht,
    62, 64
    Halbleiterschicht,
    71
    Elementtrenngebiete,
    81
    Ätzresist
  • ZITATE ENTHALTEN IN DER BESCHREIBUNG
  • Diese Liste der vom Anmelder aufgeführten Dokumente wurde automatisiert erzeugt und ist ausschließlich zur besseren Information des Lesers aufgenommen. Die Liste ist nicht Bestandteil der deutschen Patent- bzw. Gebrauchsmusteranmeldung. Das DPMA übernimmt keinerlei Haftung für etwaige Fehler oder Auslassungen.
  • Zitierte Patentliteratur
    • JP 2009 [0002]
    • JP 026940 [0002]
    • JP 2010010587 [0003, 0004]
    • JP 2009026940 [0003]

Claims (14)

  1. Halbleitervorrichtung, umfassend: einen Kanalteil; eine gegenüber dem Kanalteil über einen Gate-Isolierfilm angeordnete Gate-Elektrode; und an beiden Rändern des Kanalteils angeordnete Source-/Drain-Gebiete, wobei die Source-/Drain-Gebiete Halbleiterschichten, die einen ersten Leitfähigkeitstyp haben und die innerhalb auf einem Basiskörper angeordneter ausgesparter Teile gebildet sind, beinhalten, und Störstellenschichten, die einen zweiten Leitfähigkeitstyp haben, der von dem ersten Leitfähigkeitstyp verschieden ist, zwischen dem Basiskörper und unteren Teilen der Halbleiterschichten gebildet sind.
  2. Halbleitervorrichtung nach Anspruch 1, wobei der Kanalteil ein Teilgebiet des Basiskörpers beinhaltet, und eine Querschnittsform jeder von Seitenflächen des Kanalteils, die Seitenflächen der Halbleiterschichten gegenüberliegen, eine ausgesparte Form aufweist.
  3. Halbleitervorrichtung nach Anspruch 1, wobei der Kanalteil ein Teilgebiet des Basiskörpers beinhaltet, und zwischen dem Teilgebiet des Basiskörpers, das den Kanalteil bildet, und den Halbleiterschichten keine Störstellenschicht gebildet ist.
  4. Halbleitervorrichtung nach Anspruch 1 wobei der Kanalteil ein Teilgebiet des Basiskörpers beinhaltet, zweite Störstellenschichten zwischen dem Teilgebiet des Basiskörpers, das den Kanalteil bildet, und der Halbleiterschicht gebildet sind, und wenn eine durchschnittliche Dicke der Störstellenschichten mit T1 bezeichnet wird und eine durchschnittliche Dicke der zweiten Störstellenschichten mit T2 bezeichnet wird, eine durch 0 ≤ T2 / T1 ≤ 0,5 dargestellte Ungleichung erfüllt ist.
  5. Halbleitervorrichtung nach Anspruch 1, wobei eine Störstellenkonzentration C1 der Störstellenschichten höher als eine Störstellenkonzentration C2 der Halbleiterschichten ist.
  6. Halbleitervorrichtung nach Anspruch 1, wobei, wenn eine Störstellenkonzentration der Störstellenschichten mit C1 bezeichnet wird und eine Störstellenkonzentration der Halbleiterschichten mit C2 bezeichnet wird, eine durch 0,1 ≤ C2 / C1 ≤ 10 dargestellte Ungleichung erfüllt wird.
  7. Halbleitervorrichtung nach Anspruch 1, die eine Finnenstruktur aufweist.
  8. Halbleitervorrichtung nach Anspruch 1, die eine Nanodrahtstruktur oder eine Nanosheet-Struktur aufweist.
  9. Halbleitervorrichtung nach Anspruch 8, wobei die Gate-Elektrode so gebildet ist, dass sie sich von einer oberen Fläche des Kanalteils zu Seitenflächen des Kanalteils und weiter zu einer unteren Fläche des Kanalteils erstreckt.
  10. Herstellungsverfahren für eine Halbleitervorrichtung, wobei die Halbleitervorrichtung Folgendes beinhaltet: einen Kanalteil, eine gegenüber dem Kanalteil über einen Gate-Isolierfilm angeordnete Gate-Elektrode und an beiden Rändern des Kanalteils angeordnete Source-/Drain-Gebiete, wobei das Verfahren die folgenden Schritte umfasst: im Anschluss an das Bilden des Kanalteils Bilden der gegenüber dem Kanalteil angeordneten Gate-Elektrode über den Gate-Isolierfilm; anschließend teilweises Entfernen von Gebieten eines Basiskörpers, in denen die Source-/Drain-Gebiete gebildet werden sollen, in einer Dickenrichtung, um die geplanten Gebiete zur Source-/Drain-Gebiet-Bildung zu erhalten; anschließend Bilden in den geplanten Gebieten zur Source-/Drain-Gebiet-Bildung von Störstellenschichten, die einen zweiten Leitfähigkeitstyp haben; und anschließend Bilden auf den Störstellenschichten der Source-/Drain-Gebiete, die Halbleiterschichten beinhalten, die einen ersten Leitfähigkeitstyp haben, der von dem zweiten Leitfähigkeitstyp verschieden ist.
  11. Herstellungsverfahren für die Halbleitervorrichtung nach Anspruch 10, wobei der Kanalteil ein Teilgebiet des Basiskörpers beinhaltet, und teilweises Entfernen der Gebiete des Basiskörpers, in denen die Source-/Drain-Gebiete gebildet werden sollen, in der Dickenrichtung so durchgeführt wird, dass eine Querschnittsform jeder der Seitenflächen des Kanalteils, die den geplanten Gebieten zur Source-/Drain-Gebiet-Bildung gegenüberliegen, eine ausgesparte Form bildet.
  12. Herstellungsverfahren für die Halbleitervorrichtung nach Anspruch 10 wobei der Kanalteil ein Teilgebiet des Basiskörpers beinhaltet, und im Anschluss an das teilweise Entfernen der Gebiete des Basiskörpers, in denen die Source-/Drain-Gebiete gebildet werden sollen, in der Dickenrichtung versetzte Abstandshalter auf den erhaltenen geplanten Gebieten zur Source-/Drain-Gebiet-Bildung und Seitenflächen des Kanalteils zum Bilden der Störstellenschichten über die versetzten Abstandshalter gebildet werden und anschließend die versetzten Abstandshalter entfernt werden.
  13. Herstellungsverfahren für die Halbleitervorrichtung nach Anspruch 10, wobei das Bilden der Halbleiterschichten auf den Störstellenschichten auf einem epitaktischen Aufwachsverfahren basiert.
  14. Herstellungsverfahren für die Halbleitervorrichtung nach Anspruch 10, wobei die Störstellenschichten basierend auf einem Ionenimplantationsverfahren in den geplanten Gebieten zur Source-/Drain-Gebiet-Bildung gebildet werden.
DE112019004342.0T 2018-08-28 2019-08-13 Halbleitervorrichtung und verfahren zur herstellung derselben Pending DE112019004342T5 (de)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
JP2018159090 2018-08-28
JP2018-159090 2018-08-28
PCT/JP2019/031826 WO2020045076A1 (ja) 2018-08-28 2019-08-13 半導体装置及びその製造方法

Publications (1)

Publication Number Publication Date
DE112019004342T5 true DE112019004342T5 (de) 2021-05-12

Family

ID=69644994

Family Applications (1)

Application Number Title Priority Date Filing Date
DE112019004342.0T Pending DE112019004342T5 (de) 2018-08-28 2019-08-13 Halbleitervorrichtung und verfahren zur herstellung derselben

Country Status (5)

Country Link
US (2) US11710769B2 (de)
CN (1) CN112585731A (de)
DE (1) DE112019004342T5 (de)
TW (1) TWI827644B (de)
WO (1) WO2020045076A1 (de)

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI827644B (zh) * 2018-08-28 2024-01-01 日商索尼半導體解決方案公司 半導體裝置及其製造方法
WO2022218536A1 (en) * 2021-04-16 2022-10-20 Huawei Technologies Co., Ltd. Semiconductor device and method for manufacturing semiconductor device
US20230246067A1 (en) * 2022-02-03 2023-08-03 International Business Machines Corporation Enabling bottom isolation and epitaxial strain of fet source/drain structures

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4714685A (en) * 1986-12-08 1987-12-22 General Motors Corporation Method of fabricating self-aligned silicon-on-insulator like devices
JPH0548089A (ja) 1991-08-19 1993-02-26 Fujitsu Ltd 半導体装置及びその製造方法
JP2848757B2 (ja) 1993-03-19 1999-01-20 シャープ株式会社 電界効果トランジスタおよびその製造方法
US6194278B1 (en) 1999-06-21 2001-02-27 Infineon Technologies North America Corp. Device performance by employing an improved method for forming halo implants
JP4369359B2 (ja) * 2004-12-28 2009-11-18 富士通マイクロエレクトロニクス株式会社 半導体装置
US8901537B2 (en) * 2010-12-21 2014-12-02 Intel Corporation Transistors with high concentration of boron doped germanium
US8482079B2 (en) * 2011-06-15 2013-07-09 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device and method of manufacturing the same
CN106033725B (zh) * 2015-03-13 2020-10-16 联华电子股份有限公司 半导体元件及其制作工艺
TWI827644B (zh) * 2018-08-28 2024-01-01 日商索尼半導體解決方案公司 半導體裝置及其製造方法

Also Published As

Publication number Publication date
WO2020045076A1 (ja) 2020-03-05
CN112585731A (zh) 2021-03-30
TW202021133A (zh) 2020-06-01
US11710769B2 (en) 2023-07-25
US20230326966A1 (en) 2023-10-12
US20210233998A1 (en) 2021-07-29
TWI827644B (zh) 2024-01-01

Similar Documents

Publication Publication Date Title
DE102016115986B4 (de) Halbleiter-bauelement und verfahren zu dessen herstellung
DE10393565B4 (de) Verfahren zur Herstellung eines Halbleiterelements mit einer U-förmigen Gate-Struktur
DE112014003481B4 (de) GaN-TRANSISTOREN MIT POLYSILIZIUMSCHICHTEN ZUR BILDUNG VON ZUSÄTZLICHEN KOMPONENTEN UND VERFAHREN ZU DEREN HERSTELLUNG
DE112006003550B4 (de) Halbleitervorrichtung in Form einer Mehrgateanordnung mit vertieften und verspannten Source- und Drainbereichen sowie Herstellungsverfahren für diese
DE112004000586B4 (de) Fin Fet-Bauelement und Verfahren zur Herstellung von Strukturen in Fin Fet-Bauelementen
DE112010002352B4 (de) Verfahren zur Herstellung von FinFET-Strukturen mit verspannungsinduzierenden Source/Drain-biIdenden Abstandshaltern und FinFET-Strukturen
DE10393687B4 (de) Doppelgatehalbleiterbauelement mit separaten Gates und Verfahren zur Herstellung des Doppelgatehalbleiterbauelements
DE112010004804B4 (de) Verfahren zum Herstellen von Elementen für eine integrierte Schaltung, insbesondere von FinFETs
DE602004006782T2 (de) Verfahren zur herstellung eines verformten finfet-kanals
DE102011088717B4 (de) FINFET mit erhöhter Effizienz und Herstellverfahren
DE19500380C2 (de) Aktivmatrix-Flüssigkristallanzeige und Herstellungsverfahren dafür
DE112005001488B4 (de) Tri-Gate Bauelement mit hoher Beweglichkeit und dessen Herstellungsverfahren
DE112012000510B4 (de) Verfahren zum Herstellen eines FET mit verspanntem Kanal mit Source/Drain-Puffern und FET
DE60211396T2 (de) Verfahren zur Herstellung von einem Gatter-Dielektrikum mit veränderlicher Dielektrizitätskonstante
DE112006001979T5 (de) Verfahren zur Herstellung eines verformten MOS-Bauelements
DE112019003768T5 (de) Halbleitervorrichtung
DE102016201156B4 (de) Halbleitervorrichtungsstruktur und Verfahren zum Bilden einer Halbleitervorrichtungsstruktur
DE102008000660A1 (de) Siliziumkarbid-Halbleitervorrichtung und Verfahren zu ihrer Herstellung
DE4212829A1 (de) Verfahren zur herstellung von metall-oxid-halbleiter-feldeffekttransistoren
DE102016205180B4 (de) Verfahren zum Herstellen von Transistoren mit mehreren Schwellspannungen
DE112019004342T5 (de) Halbleitervorrichtung und verfahren zur herstellung derselben
DE102018116843B4 (de) Selbstsperrender III-Nitrid-Transistor mit hoher Elektronenbeweglichkeit
DE102019131389B4 (de) Halbleiterstruktur und herstellungsverfahren
DE102006001665A1 (de) Halbleiterschaltung und Verfahren zu deren Herstellung
DE10349185A1 (de) Halbleiterbaugruppe