DE112010002352B4 - Verfahren zur Herstellung von FinFET-Strukturen mit verspannungsinduzierenden Source/Drain-biIdenden Abstandshaltern und FinFET-Strukturen - Google Patents

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Abstract

Verfahren zur Herstellung einer FinFET-Struktur (150), wobei das Verfahren die Schritte umfasst:
Herstellen einer Mehrzahl (230) aus parallelen Stegen (220) über einem Halbleitersubstrat (220), wobei jeder der Mehrzahl aus parallelen Stegen Seitenwände aufweist;
Bilden einer Gatestruktur (226) über einem Bereich jeder der Mehrzahl (230) aus parallelen Stegen (220), wobei die Gatestruktur Seitenwände aufweist und über Kanälen (266) innerhalb der Mehrzahl aus parallelen Stegen liegt;
Bilden von verspannungsinduzierenden Seitenwandabstandshaltern (250) um die Seitenwände der Mehrzahl (230) aus parallelen Stegen (220) und um die Seitenwände der Gatestruktur (226), wobei die verspannungsinduzierenden Seitenwandabstandshalter eine Verspannung in den Kanälen hervorrufen; und
Implantieren von ersten Ionen zur Festlegung einer Leitfähigkeitsart (260), in die Mehrzahl aus parallelen Stegen unter Anwendung der verspannungsinduzierenden Seitenwandabstandshalter und der Gatestruktur als eine Implantationsmaske, so dass Source- und Draingebiete (262) in der Mehrzahl aus parallelen Stegen erzeugt werden.

Description

  • Gebiet der vorliegenden Erfindung
  • Die vorliegende Erfindung betrifft allgemein Halbleiterbauelemente und Verfahren zur Herstellung von Halbleiterbauelementen und betrifft insbesondere FinFET-Strukturen mit verspannungsinduzierenden Source/Drain-bildenden Abstandshaltern und Verfahren zu deren Herstellung.
  • Hintergrund der Erfindung
  • Im Gegensatz zu herkömmlichen planaren Metall-Oxid-Halbleiter-Feldeffekttransistoren (MOSFET), die unter Anwendung konventioneller Lithographie/Herstellungsverfahren erzeugt werden, enthalten nicht-planare FETs diverse vertikale Transistorstrukturen. Eine derartige Halbleiterstruktur ist der „FinFET bzw. Steg-FET”, der seinen Namen dadurch erhält, dass mehrere dünne „Siliziumstege bzw. Fins” verwendet werden, um entsprechende Gatekanäle zu schaffen, wobei diese Stege typischerweise in der Größenordnung von einigen 10 nm in der Breite sind.
  • Insbesondere unter Hinweis auf die anschauliche konventionelle nicht-planare FET-Struktur, die in 1 gezeigt ist, enthält ein FinFET 100 generell zwei oder mehr parallele Siliziumstegstrukturen (oder einfach „Stege”) 104 und 106. Diese Strukturen werden typischerweise unter Anwendung eines Silizium-auf-Isolator-(SOI)Substrats (nicht gezeigt) hergestellt, wobei sich die Stege 104 und 106 zwischen einer gemeinsamen Drainelektrode und einer gemeinsamen Sourceelektrode (nicht gezeigt) erstrecken. Eine leitende Gatestruktur 102 ist um 3 Seiten beider Stege 104 und 106 „herum” ausgebildet und ist von den Stegen durch eine standardmäßige Gateoxidschicht 103 getrennt. Obwohl in 1 lediglich eine einzelne Gatestruktur 102, die um die Stege 104 und 106 herum angeordnet ist, dargestellt ist, können zwei, drei oder mehr parallele Gatestrukturen um die Stege herum angeordnet sein. Die Stege 104 und 106 sind in geeigneter Weise dotiert, so dass die gewünschte FET-Leitfähigkeitsart geschaffen wird, wie dies im Stand der Technik bekannt ist, so dass ein Gatekanal innerhalb der nahen Oberfläche der Stege benachbart zu dem Gateoxid 103 entsteht. Die Breite des Gates, die durch den Pfeil mit Doppelkopf 108 angegeben ist, bestimmt die wirksame Kanallänge des Bauelements.
  • Obwohl die Verwendung von verformungsinduzierenden Materialien eine gut bekannte Technik ist, um die Beweglichkeit der Ladungsträger in den Gatekanälen planarer MOSFETs zu erhöhen, ist die Verwendung derartiger Materialien in FinFET-Strukturen wesentlich schwieriger aufgrund der kleineren Abmessungen der FinFET-Strukturelemente. Wenn derartige Bauelemente kleinere Abmessungen erhalten aber deren Funktionsvielfalt ansteigt, muss der Abstand paralleler Gates typischerweise auf Grund der Anzahl an Gates, die in einer gegebenen Fläche benötigt werden, typischerweise verringert werden. Wenn sich wiederum der Gateabstand verringert, verkleinern sich auch die Bereiche der Stege zwischen den parallelen Gates. Die kleinen Bereiche zwischen den Gates begrenzen die Breite von Source/Drain-bildenden Abstandshaltern, die um die Gates herum hergestellt werden können. Wenn die Breite der Source/Drain-bildenden Abstandshalter zu klein ist, können die Source/Draingebiete, die nachfolgend in diesen Bereichen hergestellt werden, in die Kanäle, die unter den Gates liegen, vordringen, so dass sich ein Bauteilausfall ergibt. Ferner machen es derartige kleine Source/Drain-Gebiete schwer, in einheitlicher Weise eine adäquate Menge des verspannungsinduzierenden Materials zwischen den Gates abzuscheiden, um damit eine Verspannung in den Kanälen hervorzurufen.
  • Die DE 10 2008 038 170 B4 offenbart ein Bauteil mit rippenförmigen Halbleiterstrukturen, wobei ein Zug- und/oder ein Druckmaterial auf die Seitenflächen der rippenförmigen Strukturen aufgebracht wird. Nach einem Amorphisieren und anschließenden Rekristallisieren des Halbleitermaterials werden das Zug- bzw. das Druckmaterial wieder entfernt.
  • Die US 2006/0 022 268 A1 offenbart ein Halbleiterbauteil mit verspannungsinduzierenden Schichten, die auf stegförmigen Halbleiterstrukturen ausgebildet sind.
  • Daher ist es eine Aufgabe, Verfahren zur Herstellung skalierbarer FinFET-Strukturen mit verspannten Source/Drain-Gebieten anzugeben. Des weiteren ist es wünschenswert, Verfahren zur Herstellung von FinFET-Strukturen mit verspannungsinduzierenden Source/Drain-bildenden Abstandshaltern anzugeben. Es ist ferner wünschenswert, FinFET-Strukturen mit verspannungsinduzierenden Strukturen mit verspannungsinduzierenden Source/Drain-bildenden Abstandshaltern bereitzustellen. Ferner gehen andere vorteilhafte Merkmale und Eigenschaften der vorliegenden Erfindung aus der nachfolgenden detaillierten Beschreibung und den angefügten Patentansprüchen hervor, wobei diese in Verbindung mit den begleitenden Zeichnungen und dem Hintergrund dieser Erfindung zu studieren sind.
  • Kurzer Überblick über die Erfindung
  • Es werden hierin Verfahren zur Herstellung von FinFET-Strukturen mit verspannungsinduzierenden Source/Drain-bildenden Abstandshaltern und FinFET-Strukturen mit derartigen Abstandshaltern bereitgestellt. Gemäß einer anschaulichen Ausführungsform der vorliegenden Erfindung umfasst ein Verfahren zur Herstellung einer FinFET-Struktur das Herstellen mehrerer paralleler Stege, die über einem Halbleitersubstrat ausgebildet sind. Jeder der mehreren parallelen Stege besitzt Seitenwände. Es wird eine Gatestruktur über einem Bereich jedes der mehreren parallelen Stege hergestellt. Die Gatestruktur besitzt Seitenwände und liegt über Kanälen innerhalb der mehreren parallelen Stege. Es werden verspannungsinduzierende Seitenwandabstandshalter um die Seitenwände der mehreren parallelen Stege herum und die Seitenwände der Gatestruktur hergestellt. Die verspannungsinduzierenden Seitenwandabstandshalter induzieren eine Verspannung in den Kanälen. Es werden Ionen zur Festlegung einer ersten Leitfähigkeitsart in die mehreren parallelen Stege unter Anwendung der verspannungsinduzierenden Seitenwandabstandshalter und der Gatestruktur als eine Implantationsmaske implantiert, so dass Source- und Draingebiete in den mehreren parallelen Stegen erzeugt werden.
  • Gemäß einer weiteren anschaulichen Ausführungsform umfasst ein Verfahren zur Herstellung einer FinFET-Struktur das Herstellen paralleler Stege über einem Halbleitersubstrat. Jeder der parallelen Stege besitzt Seitenwände. Es wird eine Gatestruktur mit Seitenwänden über einem ersten Bereich jedes der parallelen Stege hergestellt, wobei ein zweiter Bereich jedes der parallelen Stege freiliegt. Es werden erste verspannungsinduzierende Seitenwandabstandshalter um die Seitenwände mehrerer erster der parallelen Stege und um die Seitenwände eines ersten Bereichs der Gatestruktur hergestellt. Es werden zweite verspannungsinduzierende Seitenwandabstandshalter um die Seitenwände mehrerer zweiter der parallelen Stege und um die Seitenwände eines zweiten Bereichs der Gatestruktur herum gebildet. Die ersten verspannungsinduzierenden Seitenwandabstandshalter und die zweiten verspannungsinduzierenden Seitenwandabstandshalter rufen entgegengesetzte Verspannungen hervor. Es werden Ionen zur Festlegung einer ersten Leitfähigkeitsart in den zweiten Bereich der mehreren ersten der parallelen Stege unter Anwendung der ersten verspannungsinduzierenden Seitenwandabstandshalter und des ersten Bereichs der Gatestruktur als Implantationsmaske implantiert, um erste Source/Drain-Gebiete zu erzeugen. Es werden Ionen zur Festlegung einer zweiten Leitfähigkeitsart in den zweiten Bereich der mehreren der parallelen Stege unter Anwendung der zweiten verspannungsinduzierenden Seitenwandabstandshalter und unter Anwendung des zweiten Bereichs der Gatestruktur als Implantationsmaske implantiert, um zweite Source- und Draingebiete zu erzeugen. Die erste Leitfähigkeitsart ist von entgegengesetzter Leitfähigkeitsart im Vergleich zu der zweiten Leitfähigkeitsart.
  • Kurze Beschreibung der Zeichnungen
  • Die vorliegende Erfindung wird im Folgenden in Verbindung mit den folgenden Zeichnungen beschrieben, wobei gleiche Bezugszeichen gleiche Elemente benennen, und wobei:
  • 1 eine perspektivische schematische Ansicht einer FinFET-Struktur ist, die gemäß dem Stand der Technik aufgebaut ist; und
  • 2 bis 26 eine FinFET-Struktur und Verfahren zur Herstellung einer FinFET-Struktur mit verspannungsinduzierenden source- und drainbildenden Abstandshaltern gemäß diversen anschaulichen Ausführungsformen der vorliegenden Erfindung zeigen, wobei:
  • 2 bis 7 Querschnittsansichten der FinFET-Struktur der 2 bis 26 entlang der gleichen Achse sind;
  • 8 bis 9 Querschnittsansichten der FinFET-Struktur aus 7 entlang der Achse 8-8 sind;
  • 10 eine Draufsicht der FinFET-Struktur aus 9 ist;
  • 11 eine Draufsicht der FinFET-Struktur aus 10 nach diversen Verfahrensschritten ist;
  • 12 eine Querschnittsansicht der FinFET-Struktur aus 11 entlang der Achse 12-12 ist;
  • 13 eine Querschnittsansicht der FinFET-Struktur aus 11 entlang der Achse 13-13 ist;
  • 14 eine Querschnittsansicht der FinFET-Struktur aus 12 entlang der gleichen Achse nach diversen Verfahrensschritten ist;
  • 15 eine Querschnittsansicht der FinFET-Struktur aus 14 entlang der Achse 15-15 ist;
  • 16 eine Querschnittsansicht der FinFET-Struktur aus 14 entlang der gleichen Achse nach diversen Verfahrensschritten ist;
  • 17 eine Querschnittsansicht der FinFET-Struktur aus 16 entlang der Achse 17-17 ist;
  • 18 eine Querschnittsansicht der FinFET-Struktur aus 16 entlang der Achse 18-18 ist;
  • 19 eine Querschnittsansicht der FinFET-Struktur aus 16 entlang der gleichen Achse nach diversen Verfahrensschritten ist;
  • 20 eine Querschnittsansicht der FinFET-Struktur aus 19 entlang der Achse 20-20 ist;
  • 21 eine Querschnittsansicht der FinFET-Struktur aus 19 entlang der Achse 21-21 ist;
  • 22 eine Querschnittsansicht der FinFET-Struktur aus 19 entlang der gleichen Achse nach diversen Verfahrensschritten ist;
  • 23 eine Querschnittsansicht der FinFET-Struktur aus 22 entlang der Achse 23-23 ist;
  • 24 eine Querschnittsansicht der FinFET-Struktur aus 22 entlang der gleichen Achse nach diversen Verfahrensschritten ist;
  • 25 eine Querschnittsansicht der FinFET-Struktur aus 24 entlang der Achse 25-25 ist; und
  • 26 eine perspektivische Ansicht der FinFET-Struktur aus 25 nach diversen Verfahrensschritten ist.
  • Detaillierte Beschreibung der Erfindung
  • 2 bis 26 zeigen Verfahren zur Herstellung von FinFET-Strukturen mit verspannungsinduzierenden Source/Drain-bildenden Abstandshaltern zwischen parallelen Gates gemäß anschaulichen Ausführungsformen der vorliegenden Erfindung. Die verspannungsinduzierenden Source/Drain-bildenden Abstandshalter üben zumindest zwei prinzipielle Funktionen aus. Die Source/Drain-bildenden Abstandshalter dienen nicht nur zur Beabstandung von Source/Drain-Gebieten, so dass diese die Kanäle der Stege unterhalb der Gates nicht beeinträchtigen, sondern dienen auch dazu, Verspannung in den Kanälen hervorzurufen. In dieser Hinsicht kann ein skalierbares FinFET-Bauelement mit verbessertem Bauteilleistungsverhalten erreicht werden.
  • Gemäß 2 umfassen in Übereinstimmung mit anschaulichen Ausführungsformen der vorliegenden Erfindung Verfahren zur Herstellung einer FinFET-Struktur 150 den Schritt des Bereitstellens eines Halbleitersubstrats 200. Im hierin verwendeten Sinne bezeichnet der Begriff „Halbleitersubstrat” Halbleitermaterialien, die konventioneller Weise in der Halbleiterindustrie verwendet werden und aus denen elektrische Bauelemente hergestellt werden. „Halbleitermaterialien” umfassen monokristalline Siliziummaterialien, etwa die relativ reinen oder leicht dotierten monokristallinen Siliziummaterialien, die typischerweise in der Halbleiterindustrie eingesetzt werden, sowie auch polykristalline Siliziummaterialien und Silizium, das mit anderen Elementen gemischt ist, etwa Germanium, Kohlenstoff und dergleichen. Des weiteren umfasst der Begriff „Halbleitermaterial” andere Materialien, etwa relativ reine und dotierte Materialien aus Germanium, Galliumarsenid, Zinkoxid, Glas und dergleichen. Das Halbleitermaterial ist vorzugsweise ein Siliziumsubstrat. Das Siliziumsubstrat kann eine Siliziumvollscheibe sein oder, wie gezeigt, das Substrat umfasst ein siliziumenthaltendes Material 202, das auf einem Siliziumoxidmaterial 204 vorgesehen ist, was üblicherweise als eine Silizium-auf-Isolator-(SOI)Struktur bezeichnet wird, die wiederum von einem Trägersubstrat 206 getragen wird. Das Halbleitersubstrat 200 umfasst ferner auch andere Materialschichten über dem siliziumenthaltenden Material 202, etwa Isolatorschichten, Maskenschichten und dergleichen. Eine platzhalterformende Materialschicht 210 ist über dem Halbleitersubstrat 200 abgeschieden. Zu Beispielen geeigneter Materialien für die platzhalterbildenden Materialschicht 210 gehören ohne einschränkend zu sein polykristallines Silizium, Siliziumoxid, Siliziumnitrid und dergleichen.
  • Gemäß 3 werden nach dem Abscheiden der platzhalterbildenden Materialschicht 210 eine oder mehrere strukturierte Masken (nicht gezeigt), etwa eine oder mehrere strukturierte Photolackmaterialien, auf der platzhalterbildenden Materialschicht 210 erzeugt, die dann geätzt wird, um eine Reihe von Platzhalterelementen 212 jeweils mit Seitenwänden 218 zu erzeugen. Diese Ätzung wird beispielsweise durch Plasma oder reaktive Ionenätzung (RIE) unter Anwendung von Chemien ausgeführt, die auf Kohlenstofftrifluorid-Sauerstoff (CHF3/O2) beruhen, um Siliziumnitrid zu ätzen, oder auf CHF3 oder Kohlenstofftetrafluorid (CF4) zum Ätzen von Siliziumoxinitrid oder Siliziumoxid oder auf Cl oder HBr/O2 beruhen, um polykristallines Silizium zu ätzen. Als nächstes wird eine Seitenwandabstandshalterschicht 214 mit einem dielektrischen Material, beispielsweise Siliziumnitrid oder Siliziumdioxid, konform ganzflächig über der Oberfläche des Halbleitersubstrats 200 und den Platzhalterelementen 212 abgeschieden. Die Seitenwandabstandshalterschicht 214 kann in der zuvor mit Bezug zu der platzhalterbildenden Materialschicht 210 aufgebracht werden. Vorzugsweise wird die Zusammensetzung der Seitenwandabstandshalterschicht 214 so festgelegt, dass die Platzhalterelemente 212 selektiv in einem nachfolgenden Ätzprozess entfernt werden können, ohne dass ein Materialabtrag an den Seitenwandabstandshaltern auftritt, die aus der Seitenwandabstandshalterschicht 214 hergestellt sind. Wenn beispielsweise die platzhalterbildende Materialschicht 210 aus Siliziumnitrid hergestellt wird, wird die Seitenwandabstandshalterschicht 214 etwa aus Siliziumoxid hergestellt, da die Platzhalterelemente 212 selektiv unter Anwendung einer erwärmten Lösung aus Phosphorsäure/Wasser (H3PO4/H2O) selektiv entfernt werden können. Die Seitenwandabstandshalterschicht 214 besitzt eine Dicke von ungefähr 15 nm bis ungefähr 40 nm für Gatelängen von ungefähr 25 nm. Die tatsächliche Dicke hängt zumindest teilweise von den gewünschten kritischen Abmessungen (CD) der endgültigen Stegstruktur ab, wie dies nachfolgend erläutert ist.
  • Das Verfahren geht weiter mit dem anisotropen Ätzen der Seitenwandabstandshalterschicht 214, um Seitenwandabstandshalter 216 benachbart zu den Seitenwänden 218 der Platzhalterelemente 212 zu erzeugen, wie dies in 4 gezeigt ist. Diese Ätzung kann unter Anwendung eines geeigneten Ätzprozesses ausgeführt werden, der zuvor beschrieben ist. Die Platzhalterelemente 212 werden dann entfernt, wodurch die Seitenwandabstandshalter 216 im Wesentlichen intakt zurückbleiben, wie in 5 gezeigt ist. Nach der Entfernung der Platzhalterelemente 212 wird das siliziumenthaltende Material 202 (und eine Hartmaske, wenn diese über dem siliziumenthaltenden Material 202 vorgesehen ist) unter Anwendung der Seitenwandabstandshalter als eine Ätzmaske geätzt, um siliziumenthaltende Stege 220 zu erzeugen, wobei das Halbleitersubstrat 200 verbleibt, das aus einer vergrabenen Oxidschicht 204 und einem Siliziumsubstrat 206 hergestellt ist, wie in 6 gezeigt ist. Nach dem Ätzen des siliziumenthaltenden Materials 202 (und/oder nach dem Ätzen einer darüber liegenden Hartmaske) werden die Seitenwandabstandshalter 216 unter Anwendung eines geeigneten nasschemischen oder Trockenätzprozesses selektiv zu den Abstandshaltern 216 entfernt, um eine Erosion der Stege 220 zu vermeiden. Obwohl dies in 6 nicht gezeigt ist, werden die Seitenwandabstandshalter und somit die Stege, da die Platzhalterelemente von quadratischer oder rechteckiger Form sind, in einer offenen quadratischen oder rechteckigen Form erzeugt. Folglich kann nach dem Entfernen der Abstandshalter eine weitere Ätzung der Stege 220 ausgeführt werden, um die Endbereiche zu entfernen, d. h. die Bereiche der Stege außerhalb der Ebene in 6, die zwei benachbarte parallele Stege 220 miteinander verbinden. Die Ätzung kann auch nicht erforderliche oder unerwünschte Stege entfernen. Obwohl die Herstellung von acht Stegen in 6 gezeigt ist, ist zu beachten, dass ein beliebige Anzahl von Stegen erzeugt werden kann, wie dies für die spezielle Bauteilanwendung geeignet ist.
  • Gemäß 7 geht in einer anschaulichen Ausführungsform das Verfahren mit der Herstellung eines Gateisolators 221 über den Stegen 220 weiter. Der Gateisolator 221 kann thermisch gewachsenes Siliziumdioxid sein, das durch Aufheizen der Siliziumstege 220 in einer oxidierenden Umgebung hergestellt wird, oder, wie gezeigt ist, das Material ist ein abgeschiedener Isolator, etwa Siliziumoxid, Siliziumnitrid, ein Isolator mit einer hohen Dielektrizitätskonstante, etwa HfSiO, oder dergleichen. Abgeschiedene Isolationsmaterialien können durch chemische Dampfabscheidung (CVD), durch chemische Dampfabscheidung bei geringem Druck (LPCVD) und durch plasmaunterstützte chemische Dampfabscheidung (PECVD) aufgebracht werden. In einer weiteren anschaulichen Ausführungsform wird dann eine gatebildende Materialschicht 222 über dem Gateisolator 221 und den Stegen 220 aufgebracht. Die gatebildende Materialschicht weist ein leitendes Material auf, beispielsweise polykristallines Silizium, ein oder mehrere Metalle, eine Kombination davon, oder dergleichen, und besitzt eine Dicke, die für die gewünschte Bauteilanwendung geeignet ist. Eine Maske 224, etwa ein Photolackmaterial, wird über der gatebildenden Materialschicht 222 aufgebracht und wird mittels eines Photolithographieprozesses strukturiert, wie in 8 gezeigt ist. 8 ist eine Querschnittsansicht der FinFET-Struktur 150 aus 7 entlang der Achse 8-8.
  • Als nächstes wird die gatebildende Materialschicht 222 geätzt, so dass Gatestrukturen 226 über den Stegen 220 erzeugt werden, und die strukturierte Maske 224 wird entfernt, wie dies in 9 gezeigt ist. Der Gateisolator 221 kann geätzt werden unter Anwendung der Gatestrukturen 226 als eine Ätzmaske. 10 ist eine Draufsicht der FinFET-Struktur 150 aus 9. Wie in 10 gezeigt ist, umfasst nunmehr die FinFET-Struktur 150 vier Gatestrukturen 226, wovon zwei als integrale Bestandteile ausgebildet sind und entlang einer Längsachse vorgesehen sind, die durch den Pfeil 223 mit Doppelkopf angegeben ist, und wovon zwei integral ausgebildet sind und entlang einer parallelen Längsachse 225 vorgesehen sind. Obwohl vier Gatestrukturen in 10 dargestellt sind, sollte beachtet werden, dass die FinFET-Struktur 150 eine beliebige Anzahl an Gatestrukturen aufweisen kann, die als integraler Teil und/oder parallel aufgebracht werden, wie dies für die zu implementierende Bauteilstruktur erforderlich ist. Des weiteren umfasst die FinFET-Struktur 150 mehrere Stege 230 und mehrere Stege 232 der parallelen Stege 220, wobei jeder Steg eine Längsachse aufweiset, wie dies durch den Pfeil mit Doppelkopf 227 angezeigt ist, wobei diese Richtung im Wesentlichen senkrecht zu den Längsachsen 223 und 225 steht.
  • Nach der Herstellung der Gatestrukturen 226 wird eine Maske 228, etwa eine Hartmaske oder ein Photolackmaterial, über den mehreren Stegen 230 der Stege 220 ausgebildet, wobei die mehreren Stege 232 der Stege 220 freiliegend bleiben, wie dies in den 11 und 12 gezeigt ist. 12 ist eine Querschnittsansicht der FinFET-Struktur 150 aus 11 entlang der Achse 12-12. Die Maske 228 und die Gatestrukturen 226 werden als Ionenimplantationsmaske verwendet, um Source-Drainerweiterungsgebiete 236 in den freiliegenden mehreren Stegen 232 der Stege 220 durch Implantation von Ionen 234 einer gewissen Leitfähigkeitsart zu erzeugen, wie dies in den 12 und 13 gezeigt ist. 13 ist eine Querschnittsansicht der FinFET-Struktur 150 aus 12 entlang der Achse 13-13. Für ein n-Kanal-FinFET-Bauelement werden die Source/Drain-Erweiterungsgebiete 236 vorzugsweise durch das Implantieren von Arsenionen erzeugt, obwohl auch Phosphorionen verwendet werden können. Für ein p-Kanal-FinFET-Bauelement werden die Source/Drain-Erweiterungsgebiete 236 vorzugsweise durch die Implantation von Borionen hergestellt. Der Kürze halber werden die freiliegenden mehreren Stege 232 der Stege 220 so betrachtet, als ob diese für ein n-Kanal-FinFET-Bauelement implantiert wurden. Die Maske 228 wird dann entfernt.
  • Gemäß 14, die eine Ansicht entlang der gleichen Achse wie 12 bietet, wird eine weitere Maske 242, etwa eine Hartmaske oder eine Photolackmaske, über den mehreren Stegen 232 der Stege 220 hergestellt, wodurch die mehreren Stege 230 der Stege 220 freiliegend bleiben. Nach der Herstellung der Maske 242 werden diese Stege und die Gatestrukturen 226 als eine Ionenimplantationsmaske verwendet, um Source- und Drainerweiterungsgebiete 238 in den freiliegenden mehreren Stegen 230 der Stege 220 durch Implantation von eine Leitfähigkeitsart erzeugenden Ionen 240 zu bilden, wie dies in 14 und 15 gezeigt ist. 15 ist eine Querschnittsansicht der FinFET-Struktur 150 aus 14 entlang der Achse 15-15. Für ein p-Kanal-FinFET-Bauelement werden die Source/Drainerweiterungsgebiete 238 vorzugsweise durch das Implantieren von Borionen hergestellt. Nach der Implantation wird die Maske 242 entfernt.
  • Als nächstes wird eine ganzflächige zugverspannungsinduzierende Schicht 244 gleichmäßig und konform über den Stegen 220, den Gatestrukturen 226 und dem Halbleitersubstrat 200 aufgebracht, und nachfolgend von den mehreren Stegen 230 der Stege 220 entfernt, wie dies in den 16 und 17 gezeigt ist. 16 ist eine Querschnittsansicht der FinFET-Struktur 150 entlang der gleichen Achse wie in 14, während 17 eine Querschnittsansicht der FinFET-Struktur 150 aus 16 entlang der Achse 17-17 ist. Die zugverspannungsinduzierende Schicht 244 kann ein beliebiges Material sein, das auf den Stegen hergestellt wird und das eine Verspannung an der Grenzfläche erzeugt, die dann in die Stege eingeleitet wird. Das zugverspannungsinduzierende Material 244 ruft eine Zugverspannung in den darunter liegenden n-Kanalstegen hervor, wodurch die Beweglichkeit von Ladungsträgern, d. h. von Elektronen, in dem n-Kanal verbessert wird. Eine ganzflächige druckverspannungsinduzierende Schicht 246 bzw. eine kompressive Schicht wird gleichmäßig und konform über den mehreren Stegen 230 der Stege 220, über den Gatestrukturen 226, über dem zugverspannungsinduzierenden Material 244 und der vergrabenen Oxidschicht 204 aufgebracht, und wird nachfolgend zumindest teilweise von dem zugverspannungsinduzierenden Material 244 entfernt, wie dies in 16 und 18 gezeigt ist. 18 ist eine Querschnittsansicht der FinFET-Struktur 150 aus 16 entlang der Achse 18-18. Das druckverspannungsinduzierende Material 246 erzeugt eine kompressive Verspannung bzw. eine Druckverspannung in den darunter liegenden p-Kanalstegen, wodurch die Beweglichkeit von Ladungsträgern, d. h. von Löchern, in dem p-Kanal verbessert wird. In einer anschaulichen Ausführungsform ist das zugverspannungsinduzierende Material 244 ein zugverspannungsinduzierendes Siliziumnitrid und das druckverspannungsinduzierende Material 246 ist ein druckverspannungsinduzierendes Siliziumnitrid, obwohl auch andere Materialien, etwa Silizium/Germanium und Siliziumkarbid verwendet werden können. Verfahren zum Abscheiden von zugverspannungsinduzierenden Materialien und druckverspannungsinduzierenden Materialien sind im Stand der Technik gut bekannt und müssen daher hierin nicht detaillierter beschrieben werden. Wie nachfolgend detaillierter erläutert ist, werden die zugverspannungsinduzierenden Materialien 244 und 246 mit einer Dicke abgeschieden, die durch die Pfeile 245 (17) und 247 (18) entsprechend angegeben ist, so dass Abstandshalter, die aus diesen Materialien hergestellt werden, eine Breite aufweisen, die verhindert, dass Source/Drain-Gebiete, die nachfolgend in den Stegen hergestellt werden, in die Kanäle 264 und 266 zwischen den Erweiterungsgebieten 236 bzw. 238 eindringen.
  • Nach dem Abscheiden werden die verspannungsinduzierenden Materialien 244 und 246 einem anisotropen Ätzprozess unterzogen, um zugverspannungsinduzierende Abstandshalter 248 über den dotierten n-Kanal-Erweiterungsgebieten 236 und kompressiv wirkende Abstandshalter 250 über den dotierten p-Kanal-Erweiterungsgebieten 238 herzustellen, wie dies in den 19 bis 21 gezeigt ist. 19 ist eine Querschnittsansicht der FinFET-Struktur 150 entlang der gleichen Achse wie in 16. 20 ist eine Querschnittsansicht der FinFET-Struktur 150 aus 19 entlang der Achse 20-20, und 21 ist eine Querschnittsansicht der FinFET-Struktur 150 aus 19 entlang der Achse 21-21. In einer bevorzugten Ausführungsform werden die verspannungsinduzierenden Abstandshalter 248 und 250 im Wesentlichen gleichzeitig hergestellt, obwohl die Abstandshalter 248 auch vor oder nach den Abstandshaltern 250 erzeugt werden können.
  • Nach der Herstellung der verspannungsinduzierenden Abstandshalter 248 und 250 geht das Verfahren mit der Herstellung einer Maske 252 weiter, etwa einer Hartmaske oder einer Photolackmaske, wobei diese Maske über den mehreren Stegen 230 der Stege 220 angeordnet ist, wie in 22 gezeigt ist, die eine Querschnittsansicht der FinFET-Struktur 150 entlang der gleichen Achse wie in 19 ist. Die mehreren Stege 232 der Stege 220 bleiben freiliegend. Die Maske 252, die verspannungsinduzierende Abstandshalter 248 und die Gatestrukturen 226 werden als eine Ionenimplantationsmaske verwendet, um tiefe Source/Drain-Gebiete 256 in den freiliegenden Bereich der Stege 220 durch Implantation von Ionen zur Festlegung einer bestimmten Leitfähigkeitsart 254 zu erzeugen, wie dies in den 22 und 23 gezeigt ist. 23 ist eine Querschnittsansicht der FinFET-Struktur 150 aus 22 entlang der Achse 23-23. Für ein n-Kanal-FinFET-Bauelement werden die Source/Drain-Gebiete 256 vorzugsweise durch Implantieren von Arsenionen hergestellt, obwohl auch Phosphorionen verwendet werden können. Wie in 23 gezeigt ist, können die verspannungsinduzierenden Abstandshalter 248 mit einer Breite hergestellt werden, die durch die Pfeile 249 angegeben ist, so dass eine Diffusion der Source/Drain-Gebiete 256 und damit ein Eindringen in die Kanäle 246 verhindert wird, die unter den Gatestrukturen 226 zwischen den Source- und Drainerweiterungsgebieten 236 angeordnet sind. In dieser Hinsicht wird ein Bauteilausfall vermieden. Nach der Herstellung der Source/Drain-Gebiete 256 wird die Maske 252 entfernt. Gemäß 24, die eine Querschnittsansicht der FinFET-Struktur 150 entlang der gleichen Achse wie in 22 ist, wird eine weitere Maske 258, etwa eine Hartmaske oder eine Photolackmaske, über den mehreren Stegen 232 der Stege 220 hergestellt, wobei die mehreren Stege 230 der Stege 220 freiliegend bleiben. Die Maske 258, die Gatestrukturen 226 und die verspannungsinduzierenden Abstandshalter 250 werden dann als eine Ionenimplantationsmaske verwendet, um tiefe Source/Draingebiete 262 in den freiliegenden mehreren Stegen 230 der Stege 220 durch die Implantation von Ionen zur Festlegung einer gewissen Leitfähigkeitsart 260 zu erzeugen, wie dies in den 24 und 25 angegeben ist. 25 ist eine Querschnittsansicht der FinFET-Struktur 150 aus 24 entlang der Achse 25-25. Für ein p-Kanal-FinFET-Bauelement werden die Source- und Draingebiete 262 vorzugsweise durch das Implantieren von Borionen hergestellt. Wie in 25 gezeigt ist, können, wie die verspannungsinduzierenden Abstandshalter 248 auch die verspannungsinduzierenden Abstandshalter 250 mit einer Breite hergestellt werden, die durch die Pfeile 251 angegeben und ausreichend ist zu verhindern, dass die Source/Drain-Gebiete 262 diffundieren und in die Kanäle 266 eindringen, die unter den Gatestrukturen 226 zwischen den Source/Drain-Erweiterungsgebieten 238 angeordnet sind. Nach der Implantation wird die Maske 258 entfernt und die FinFET-Struktur 150 wird einem Ausheizprozess ggf. unterzogen, etwa einem schnellen thermischen Ausheizen (RTA), um die Dotiermittel in den Source/Drain-Erweiterungsgebieten und in den Source/Drain-Gebieten zu aktivieren. Daraufhin kann eine Anzahl bekannter Prozessschritte ausgeführt werden, um die Herstellung der FinFET-Struktur 150 abzuschließen. Wie beispielsweise in 26 gezeigt ist, können leitende Kontakte 268, etwa Metallsilizidkontakte, auf den Stegen 220 und den Gatestrukturen 226 hergestellt werden, wie dies auch im Stand der Technik bekannt ist. Obwohl die vorhergehenden Figuren die Herstellung von n-Kanalstegen zeigen, d. h. die mehreren Stege 232 der Stege 220, bevor die Herstellung von p-Kanalstegen erfolgt, d. h. bevor die mehreren Stege 230 der Stege 220 erzeugt werden, ist jedoch zu beachten, dass die Herstellung von p-Kanalstegen vor der Herstellung von n-Kanalstegen erfolgen kann. Obwohl ferner die Herstellung einer FinFET-Struktur mit n-Kanalstegen und p-Kanalstegen in den Figuren dargestellt ist, ist zu beachten, dass eine FinFET-Struktur lediglich mit n-Kanalstegen oder lediglich mit p-Kanalstegen ebenfalls unter Anwendung der zuvor beschriebenen Verfahren hergestellt werden kann.
  • Wie in den 22 bis 26 gezeigt ist, können folglich die verspannungsinduzierenden Abstandshalter 248 aus dem zugverspannungsinduzierenden Material über den Source/Drainerweiterungsgebieten 236 der n-Kanalstege (die mehreren Stege 232 der Stege 220) und die druckverspannungsinduzierenden Abstandshalter 250 können aus dem kompressiven verspannungsinduzierenden Material über den Source/Drainerweiterungsgebieten 238 der p-Kanalstege (die mehreren Stege 232 der Stege 220) hergestellt werden. Die verspannungsinduzierenden Abstandshalter 248 und 250 dienen nicht nur zur Einstellung des Abstands der Source/Drain-Gebiete zur Verhinderung der Diffusion in die Kanäle der Stege, sondern dienen auch dazu, eine Verspannung in die entsprechenden Kanäle 264 bzw. 266 einzubauen. In dieser Hinsicht wird, obwohl der Bereich zwischen den Gates relativ klein ist, eine effiziente Nutzung dieses Bereichs erreicht, da die verspannungsinduzierenden Abstandshalter zwei Aufgaben erfüllen, so dass optimal arbeitende aber skalierbare FinFET-Bauelemente hergestellt werden können. Ferner lässt sich die Herstellung der verspannungsinduzierenden Abstandshalter gut in den FinFET-Herstellungsprozess integrieren, da die Abstandshalter hergestellt werden, nachdem sowohl die Stege als auch die Gates hergestellt sind.

Claims (10)

  1. Verfahren zur Herstellung einer FinFET-Struktur (150), wobei das Verfahren die Schritte umfasst: Herstellen einer Mehrzahl (230) aus parallelen Stegen (220) über einem Halbleitersubstrat (220), wobei jeder der Mehrzahl aus parallelen Stegen Seitenwände aufweist; Bilden einer Gatestruktur (226) über einem Bereich jeder der Mehrzahl (230) aus parallelen Stegen (220), wobei die Gatestruktur Seitenwände aufweist und über Kanälen (266) innerhalb der Mehrzahl aus parallelen Stegen liegt; Bilden von verspannungsinduzierenden Seitenwandabstandshaltern (250) um die Seitenwände der Mehrzahl (230) aus parallelen Stegen (220) und um die Seitenwände der Gatestruktur (226), wobei die verspannungsinduzierenden Seitenwandabstandshalter eine Verspannung in den Kanälen hervorrufen; und Implantieren von ersten Ionen zur Festlegung einer Leitfähigkeitsart (260), in die Mehrzahl aus parallelen Stegen unter Anwendung der verspannungsinduzierenden Seitenwandabstandshalter und der Gatestruktur als eine Implantationsmaske, so dass Source- und Draingebiete (262) in der Mehrzahl aus parallelen Stegen erzeugt werden.
  2. Verfahren nach Anspruch 1, wobei jeder der Mehrzahl (230) paralleler Stege (220) eine erste Längsachse (227) aufweist und wobei der Schritt des Herstellens einer Gatestruktur (226) umfasst: Bilden einer Gatestruktur mit einer zweiten Längsachse (223, 225), die im Wesentlichen senkrecht zu der ersten Längsachse orientiert ist.
  3. Verfahren nach Anspruch 1, das ferner den Schritt umfasst: Implantieren von zweiten Ionen zur Festlegung einer zweiten Leitfähigkeitsart (240) in der Mehrzahl aus parallelen Stegen, wobei der Schritt des Implantierens der zweiten Ionen zur Festlegung einer Leitfähigkeitsart ausgeführt wird vor dem Schritt des Herstellens verspannungsinduzierender Seitenwandabstandshalter und nach dem Schritt des Herstellens der Gatestruktur.
  4. Verfahren nach Anspruch 1, das ferner den Schritt umfasst: Bilden eines Gateisolators (221) an den Seitenwänden jedes der Mehrzahl aus parallelen Stegen, wobei der Schritt des Herstellens des Gateisolators vor dem Schritt des Herstellens einer Gatestruktur ausgeführt wird.
  5. Verfahren nach Anspruch 1, wobei der Schritt des Herstellens verspannungsinduzierender Seitenwandabstandshalter (250) umfasst: Bilden der verspannungsinduzierenden Abstandshalter mit einer Breite (247) mit ausreichender Größe derart, dass nach dem Schritt des Implantierens die Source/Drain-Gebiete (262) nicht die Kanäle (266) in der Mehrzahl aus parallelen Stegen beeinträchtigen.
  6. Verfahren nach Anspruch 1, wobei der Schritt des Bildens verspannungsinduzierender Seitenwandabstandshalter (250) umfasst: Bilden von zugverspannungsinduzierenden Seitenwandabstandshaltern.
  7. Verfahren nach Anspruch 1, wobei der Schritt des Bildens verspannungsinduzierender Seitenwandabstandshalter (250) umfasst: Bilden von druckverspannungsinduzierenden Seitenwandabstandshaltern.
  8. Verfahren nach Anspruch 1, wobei das Halbleitersubstrat (200) ein Halbleitermaterial (202) aufweist, und wobei der Schritt des Herstellens einer Mehrzahl aus parallelen Stegen (220) die Schritte umfasst: Bilden von Platzhalterelementen (212) über dem Halbleitermaterial; Bilden eines seitenwandabstandshalterbildenden Materials (214) über den Platzhalterelementen; anisotropes Ätzen des seitenwandabstandshalterbildenden Materials (214), um Seitenwandabstandshalter (216) zu erzeugen; Entfernen der Platzhalterelemente (212), wobei die Seitenwandabstandshalter (216) im Wesentlichen intakt bleiben; und Ätzen des Halbleitermaterials (202) unter Anwendung der Seitenwandabstandshalter als eine Ätzmaske.
  9. Verfahren nach Anspruch 1, wobei der Schritt des Herstellens einer Gatestruktur (226) die Schritte umfasst: Bilden einer ganzflächigen Schicht (222) aus leitendem Material über der Mehrzahl aus parallelen Stegen (220); Bilden einer strukturierten Maske (224) über der ganzflächigen Schicht aus leitendem Material; und Ätzen der ganzflächigen Schicht aus leitendem Material.
  10. Verfahren zur Herstellung einer FinFET-Struktur (150), wobei das Verfahren die Schritte umfasst: Herstellen paralleler Stege (220) über einem Halbleitersubstrat (200), wobei jeder der parallelen Stege Seitenwände aufweist; Herstellen einer Gatestruktur (236) über einem ersten Bereich jedes der parallelen Stege, wobei ein zweiter Bereich jedes der parallelen Stege freiliegt und wobei die Gatestruktur Seitenwände aufweist; Bilden von ersten verspannungsinduzierenden Seitenwandabstandshaltern (248), um die Seitenwände einer ersten Mehrzahl (232) der parallelen Stege herum und an den Seitenwänden eines ersten Bereichs der Gatestruktur; Bilden zweiter verspannungsinduzierender Seitenwandabstandshalter 250) um die Seitenwände einer zweiten Mehrzahl (230) der parallelen Stege herum und an den Seitenwänden eines zweiten Bereichs der Gatestruktur, wobei die ersten verspannungsinduzierenden Seitenwandabstandshalter und die zweiten verspannungsinduzierenden Seitenwandabstandshalter eine zueinander umgekehrte Verspannung hervorrufen; Implantieren von ersten Ionen zur Festlegung einer Leitfähigkeitsart (254) in den zweiten Bereich der ersten Mehrzahl (232) der parallelen Stege unter Anwendung der ersten verspannungsinduzierenden Seitenwandabstandshalter (248) und des ersten Bereichs der Gatestruktur als eine Implantationsmaske derart, dass erste Source- und Draingebiete (256) erzeugt werden; und Implantieren von zweiten Ionen zur Festlegung einer Leitfähigkeitsart (260) in den zweiten Bereich der zweiten Mehrzahl (230) der parallelen Stege unter Anwendung der zweiten verspannungsinduzierenden Seitenwandabstandshalter (250) und des zweiten Bereichs der Gatestruktur als eine Implantationsmaske derart, dass zweite Source- und Draingebiete (262) erzeugt werden, wobei die ersten Ionen zur Festlegung einer Leitfähigkeitsart eine entgegengesetzte Leitfähigkeitsart zu der Leitfähigkeitsart der zweiten Ionen zur Festlegung einer Leitfähigkeitsart ergeben.
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