CN1297003C - 半导体器件及分压电路 - Google Patents
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Abstract
一种半导体器件，具有由多个单位电容元件构成的电容元件组，其特征在于，在电容元件组的全体上部电极的外周上，设置该电容元件组的各单位电容元件的下部电极的引出电极。引出电极可配置成包围电容元件组的全体上部电极。
Description
技术领域
本发明涉及半导体器件及分压电路。
背景技术
装入了多个电容元件的半导体器件是已知的。这样的半导体器件例如由双极型集成电路构成(例如，参照专利文献1)。图6示出用于该双极型集成电路的单位电容元件的断面构造的一例。如图6所示，单位电容元件Cy由P型的半导体衬底1；P型的分离区域2；由分离区域2包围的N型层构成的岛区域3；在岛区域3的表面上形成的N型的下部电极区域4；氧化膜5；硅氮化膜等的电介质薄膜6；铝的上部电极7；以及下部电极的引出电极8构成。其电容值大致由电介质薄膜6与下部电极4的表面接触的面积来确定。该面积与除去了覆盖下部电极4的氧化膜5的开口部5a的面积相等。
如图7的平面图所示，通过将这样的单位电容元件Cy并联连接，构成电容元件组Ca、Cb。如果电容比是5∶15(1∶3)，则将单位电容元件Cy并列5个作为电容元件Ca，而单位电容元件Cy并列15个作为电容元件Cb。然后，各单位电容元件Cy在每个电容元件组Ca、Cb中通过连接电极11而被连接到共用电极12、13上。
构成各电容元件组Ca、Cb的电容元件Cy通过连接在上部电极7上的电极布线11被并联连接。例如，如果形成3层铝布线，则电极布线在第3层的布线层、即位于最上层的布线层上形成。各单位电容元件Cy的下部电极4连接到接地电位GND。
[专利文献](日本)特开平11-312784号公报
在构成上述的电容元件组Ca、Cb时，单位电容元件Cy的布线图形成为问题。即，由于对半导体器件的小型化和高精度化的需求，对于电容元件组来说，需要尽量使用小的单位电容元件，获得高精度的电容值和电容比。
但是，一般地，由于小面积化，所以单位电容元件Cy的电容值越小，电容值和电容比的精度越差。因此，为实现不降低其精度的小面积化，要求创意筹划单位电容元件Cy的布线图形。
然而，在上述的图7所示的以往的布线方式中，不适合小型化。即，首先，在各单位电容元件组Ca、Cb中，用于连接共用电极12、13的连接电极11的环绕在每个单位电容元件Cy中是必要的，仅此就会阻碍小型化。在这点上，使引出电极8连接在共用电极上，将连接电极11进行环绕的情况也一样。
另外，将多个电容元件组Ca、Cb配置在同一集成电路上。因此，在这些电容元件组的每一个中配置各自的连接电极11或个别的共用电极12、13，仅此就会阻碍小型化。
发明内容
本发明的半导体器件，具有由多个单位电容元件构成的电容元件组，在所述电容元件组的全体上部电极的外周上，设置该电容元件组的所述各单位电容元件的下部电极的引出电极。
因此，不需要在各单位电容元件的每一个中引出电极的环绕，可实现电容元件组的小面积化并将半导体器件小型化，同时加工容易，结果，可提高加工精度。因此，提高电容比精度。
此外，所述引出电极配置成包围所述电容元件组的所述全体上部电极。因此，进一步实现电容元件组得小面积化。另外，由于引出电极配置成包围全体上部电极，对于引出电极与外部电路等的连接变得容易。
而且，至少在每个所述电容元件组中，所述各单位电容元件是相同的。因此，由于各单位电容元件相同，加工精度提高，因而电容比精度提高。
而且，所述单位电容元件所有的所述下部电极互相连接。
另外，所述各单位电容元件配置成格子状，所述各电容元件组中互相相邻的所述各单位电容元件的所述上部电极相互耦合。因此，无须在每个单位电容元件Cu上形成将上部电极7引出到外部的布线图形，可高密度安装单位电容元件，进一步实现电容元件组的小面积化。因此，可进一步实现半导体器件的小型化。另外，由于各单位电容元件配置成格子状，所以加工精度提高，因而电容比精度提高。
而且，将所述电容元件组的所述引出电极的一部分切口，通过该部分，所述上部电极的外部连接用端子可延伸到外部。因此，上部电极的外部连接用端子可不与引出电极重叠地延伸到外部。
而且，在所述半导体器件中形成多个所述电容元件组，在该多个所述电容元件组的全体所述上部电极的外周上，配置该多个电容元件组的所述个单位电容元件的所述下部电极的引出电极。因此，无须在每个电容元件组中配置引出电极即可，可实现多个各电容元件组的整体的小面积化。因此，可实现具有多个电容元件组的半导体器件的小型化。
另外，在所述电容元件组的全体所述上部电极与所述引出电极之间存在不存在所述单位电容元件的空闲区域的情况下，在所述空闲区域中配置虚拟元件。
由此，可防止由于空闲区域中什么也不存在导致的级差的产生，加工容易，加工精度提高，因而，电容比提高。
本发明的分压电路，使用所述半导体器件，将所述电容元件组作为构成元件。
附图说明
图1是本发明一实施方式的半导体器件的平面图。
图2是本发明另一实施方式的半导体器件的平面图。
图3是表示使用图1的半导体器件的分压电路的构成例的电路图。
图4是表示使用图2的半导体器件的分压电路的构成例的电路图。
图5是表示连接图3和图4的分压电路的比较器的电路图。
图6是表示以往与本发明中共用的单位电容元件的断面构造的一例的图。
图7是表示以往的单位电容元件的布线图形的平面图。
图8是表示本发明一实施方式的单位电容元件的断面构造的一例的图。
具体实施方式
在表示本实施方式的一例的图1至图5中，对于上述图6的断面图所示的与以往的部分相同或相同的部分，赋予相同的符号，以上述的现有技术代为说明。例如，关于单位电容元件的断面构造，基本上与图6所示的构造相同。
如图1的平面图所示，半导体器件具有一对电容元件组C1、C2。图中以虚线画出的左侧是电容元件组C1的区域，其右侧是电容元件组C2的区域。此外，在虚线上部中途分成两部分而包围的区域中配置后述的虚拟元件D1、D2。
各电容元件组C1、C2通过配置多个相同的单位电容元件Cu而构成。而且，在所有的单位电容元件Cu的全体上部电极7的外周上配置电容元件组C1、C2的各单位电容元件Cu的下部电极的引出电极8。
因此，与上述的图7所示的以往的布线方式的情况相比，不需要在每个单位电容元件Cu中进行引出电极8的环绕，可实现电容元件组C1、C2的小面积化并使半导体器件小型化，同时加工容易，结果使加工精度提高。因而，电容比精度提高。
特别是，将引出电极8带状配置，以使其包围电容元件组C1、C2的全体上部电极7。这样，在每个电容元件组C1、C2中无须分别配置引出电极8即可，进一步实现电容元件组C1、C2的小面积化。此外，由于引出电极8被配置成包围全体上部电极7，对于引出电极8与外部电路等的连接变得容易。
但是，对于与电容元件组C1、C2的上部电极的外部连接用端子T1、T2交叉的部分的引出电极8，通过将其一部分切口而空出了空间。这样，外部连接用端子T1、T2成为与引出电极8不重叠而引出的状态。然而，即使引出电极8的表面上有切口，但没有改变单位电容元件C1、C2的全部下部电极互相连接的情况。
此外，单位电容元件Cu被配置成格子状，在各电容元件组C1、C2中，互相相邻的各单位电容元件Cu的上部电极7相互耦合。由此，无须在每个单位电容元件Cu中形成将上部电极7引出到外部的布线图形，可高密度安装多个单位电容元件Cu，同时可进一步实现电容元件组C1、C2的小面积化。因此，可进一步实现半导体器件的小型化。此外，由于各单位电容元件配置成格子状，加工容易并且精度提高，所以电容比精度提高。
而且，在电容元件组C1、C2和引出电极8之间产生的空闲区域中配置虚拟的电容元件。这样，可防止由于空闲区域中什么也不存在导致产生台阶，加工容易，加工精度提高。因而，电容比提高。
＝＝＝其他实施方式＝＝＝
图2的平面图示出其他实施方式的半导体器件。由于参照图1与上述半导体器件相同的部分重复，因此以不同的部分为中心进行说明。
图2示出的半导体器件具有3个电容元件组C4、C5、C6。在下部由虚线包围的2个区域中，在左侧配置电容元件组C4，在右侧配置电容元件组C5。而在剩下的大的区域中配置电容元件组C6。
电容元件组C5与2个电容元件组C4、C6使用互相不同大小(容量)的单位电容元件。电容元件组C5通过配置比较大尺寸的相同的单位电容元件Cu2而构成。电容元件组C4、C6通过配置比较小尺寸的相同的单位电容元件Cu1而构成。
接着，在3个电容元件组C4、C5、C6的所有单位电容元件Cu1、Cu2的全体上部电极7的外周上配置电容元件组C4、C5、C6的所有各单位电容元件Cu的下部电极的引出电极8。
＝＝＝对特定用途的电路的应用例＝＝＝
参照图1说明的半导体器件例如被用于图3所示的可应对0.1V单位的精度的各个分压电路中。左侧的分压电路检测施加在SOLAR端子上的2.0V的设定电压，右侧的分压电路检测施加在EPR端子上的2.9V的设定电压。各分压电路中使用的电容C1由图1的半导体器件中的电容元件组C1构成。另外，各分压电路中使用的电容C2由图1的半导体器件中的电容元件组C2构成。
图3的左侧的分压电路中，相对于一端接地的电容C0、C2的并联电路，电容C1被串联连接。该并联电路与电容C1的连接点作为COMP输入端子与后级的电路连接。
另一方面，图3的右侧的分压电路中，相对于一端接地的电容C0、C1的并联电路，电容C2被串联连接。该并联电路与电容C2的连接点作为COMP输入端子与后级的电路连接。
对于各电容C0、C1、C2，两分压电路都设定了规定的电容比。其结果，对于输入端子SOLAR、EPR上施加的电压，各设定电压以2.0V、2.9V为基准，从三个电容的连接点的COMP输入端子可获得都以相同的0.9V为基准的电压。即，如果输入端子SOLAR、EPR上施加的电压以各设定电压2.0V、2.9V为中心上下变化，则COMP输入端子的电压以相同的0.9V为中心上下变化。
这些分压电路例如可作为电子卡尺等的计测装置的电压检测电路系统的一部分使用。即，作为连接这些分压电路的后级的电路，可采用图5所示的比较器CMP。即，将各分压电路的COMP的输入端子连接到比较器CMP的反转输入(或非反转输入)上。在该比较器CMP的非反转输入端子(或反转输入)上施加作为比较基准的0.9V的基准电压Vref。由这样的结构，在施加在各分压电路的输入端子SOLAR、EPR上的电压以各设定电压2.0V、2.9V为中心变化的情况下，对应其变化，可从相同的比较器CMP获得正的或负的输出。
而参照图2说明的半导体器件例如被用于图4所示的可应对0.1V单位的精度的各个分压电路中。左侧的分压电路检测施加在VDD端子上的1.3V的设定电压，中央的分压电路检测施加在VDD端子上的1.4V的设定电压，右侧的分压电路检测施加在VDD端子上的1.5V的设定电压。各分压电路中使用的电容C4由图2的半导体器件中的电容元件组C4构成。另外，各分压电路中使用的电容C5由图2的半导体器件中的电容元件组C5构成。而且，各分压电路中使用的电容C6由图2的半导体器件中的电容元件组C6构成。
图4的左侧的分压电路中，相对于一端接地的电容C3，电容C4、C5、C6的并联电路被串联连接。该并联电路与电容C3的连接点作为COMP输入端子与后级的电路连接。
此外，图4的中央的分压电路中，相对于一端接地的电容C6、C3的并联电路，电容C4、C5的并联电路被串联连接。这些并联电路的连接点作为COMP输入端子与后级的电路连接。
而且，图4的右侧的分压电路中，相对于一端接地的电容C6、C5、C3的并联电路，电容C4被串联连接。该并联电路与电容C4的连接点作为COMP输入端子与后级的电路连接。
对于各电容C3至C6，这三个分压电路都设定了规定的电容比。结果，对于各输入端子VDD上施加的电压，各设定电压以1.3V、1.4V、1.5V为基准，从COMP输入端子可获得都以相同的0.9V为基准的电压。即，如果各输入端子VDD上施加的电压以各设定电压1.3V、1.4V、1.5V为中心上下变化，则COMP输入端子的电压以相同的0.9V为中心上下变化。
这些分压电路例如可作为电子卡尺等的计测装置的电压检测电路系统的一部分使用。即，作为连接这些分压电路的后级的电路，可采用图5所示的比较器CMP。即，将各分压电路的COMP的输入端子连接到比较器CMP的反转输入(或非反转输入)上。在该比较器CMP的非反转输入端子(或反转输入)上施加作为比较基准的0.9V的基准电压Vref。由这样的结构，在施加在各分压电路的输入端子VDD上的电压以各设定电压1.3V、1.4V、1.5V为中心变化的情况下，对应其变化，可从相同的比较器CMP获得正的或负的输出。
再有，作为单位电容元件的断面构造的一例，例举了图6示出的构造，但并不限于此。本发明适用于各种形式的断面构造。例如，期望图8所示的断面构造也是本发明的实施方式。即，如图8所示，作为单位电容元件的断面构造，其结构是在上部电极7的外周上配置下部电极的引出电极8。
本发明的效果是：可实现电容元件组的小面积化并可将半导体器件小型化，同时加工容易，加工精度提高。因此，电容比精度提高。
Claims (9)
1.一种半导体器件，具有由多个单位电容元件构成的电容元件组，
其特征在于，在所述电容元件组的全体上部电极的外周上，设置该电容元件组的所述各单位电容元件的下部电极的引出电极。
2.如权利要求1所述的半导体器件，其特征在于，所述引出电极配置成包围所述电容元件组的所述全体上部电极。
3.如权利要求1或2所述的半导体器件，其特征在于，至少在每个所述电容元件组中，所述各单位电容元件是相同的。
4.如权利要求1或2所述的半导体器件，其特征在于，所述单位电容元件所有的所述下部电极互相连接。
5.如权利要求1或2所述的半导体器件，其特征在于，所述各单位电容元件配置成格子状，所述各电容元件组中互相相邻的所述各单位电容元件的所述上部电极相互耦合。
6.如权利要求1或2所述的半导体器件，其特征在于，将所述电容元件组的所述引出电极的一部分切口，通过该部分，所述上部电极的外部连接用端子可延伸到外部。
7.如权利要求1或2所述的半导体器件，其特征在于，在所述半导体器件中形成多个所述电容元件组。
8.如权利要求1或2所述的半导体器件，其特征在于，在所述电容元件组的全体所述上部电极与所述引出电极之间存在不存在所述单位电容元件的空闲区域的情况下，在所述空闲区域中配置虚拟元件。
9.一种分压电路，它使用权利要求1至8任一项所述的半导体器件，将所述电容元件组作为构成元件。
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