CN1494152A - 半导体装置及其制造方法 - Google Patents

半导体装置及其制造方法 Download PDF

Info

Publication number
CN1494152A
CN1494152A CNA031598978A CN03159897A CN1494152A CN 1494152 A CN1494152 A CN 1494152A CN A031598978 A CNA031598978 A CN A031598978A CN 03159897 A CN03159897 A CN 03159897A CN 1494152 A CN1494152 A CN 1494152A
Authority
CN
China
Prior art keywords
mentioned
electrode
insulating film
capacitor insulating
semiconductor device
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CNA031598978A
Other languages
English (en)
Other versions
CN1241264C (zh
Inventor
筒江诚
明
薮俊树
也
加藤义明
上田哲也
濑尾晓
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Panasonic Holdings Corp
Original Assignee
Matsushita Electric Industrial Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Matsushita Electric Industrial Co Ltd filed Critical Matsushita Electric Industrial Co Ltd
Publication of CN1494152A publication Critical patent/CN1494152A/zh
Application granted granted Critical
Publication of CN1241264C publication Critical patent/CN1241264C/zh
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/5222—Capacitive arrangements or effects of, or between wiring layers
    • H01L23/5223—Capacitor integral with wiring layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
    • H01L28/40—Capacitors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
    • H01L21/76807—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics for dual damascene structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00

Abstract

本发明涉及半导体装置及其制造方法，在具有MIM电容的半导体装置中形成高容量高可靠性的MIM电容。本发明的半导体装置备有设置在半导体基片(101)上的层间绝缘膜(204)和埋入上述层间绝缘膜(204)，与上述半导体基片(101)导通的配线(208a)、(208c)，MIM电容(201)具有由金属构成的第1和第2电极(208b)、(214b)和由电介质构成的电容绝缘膜(210)，上述第1电极(208b)埋入上述层间绝缘膜(204)中，上述电容绝缘膜(210)设置在上述第1电极(208b)上，上述第2电极(214b)是通过上述电容绝缘膜(210)与上述第1电极(208b)对置设置的金属层。

Description

半导体装置及其制造方法
技术领域
本发明涉及具有MIM(Metal-Insulator-Metal(金属-绝缘体-金属))电容的半导体装置及其制造方法。
背景技术
近年来，正在进行使模拟器件和CMOS逻辑器件单芯片化的讨论。其中，CMOS逻辑器件年年都在进行微细化，当MOS晶体管的栅极长度在0.1μm以下时，为了减少配线电阻，讨论用电阻率低的材料的铜(Cu)作为配线材料，又作为形成配线的方法，正在讨论镶嵌式(damascene)方法。另一方面，伴随着微细化的进展，晶体管的集成度更加提高，倾向于增大CMOS逻辑器件的配线层数。这样，伴随着半导体器件的微细化和配线的多层化，如何高电容量地形成不妨碍器件高集成化的模拟器件中的电容就成了问题。
作为模拟器件中的电容，例如在日本2001年公布的2001-237375号专利公报中，提出了为了解决当形成MIM电容电极时在镶嵌式(damascene)方法中产生的表面凹陷等的问题采用梳型电极的方法的提案。
又，在日本2002年公布的2002-33453号专利公报中，如图7所示，表示了在硅基片401a上形成的4层配线层的表面上设置的薄膜电容器414。在硅基片401a上形成多个微细的器件402，4层的配线层分别具有层间绝缘膜403a、403b、403c、403d和接点405a、405b、405c、405d，上侧的3层进一步具有配线404a、404b、404c、404d、404e。薄膜电容器414由在最上层的配线层的表面上形成的Pt构成的下部电极406、由在下部电极406的上面形成的SrTiO3构成的电介质407、和由在电介质407的上面形成的Pt构成的上部电极408构成。下部电极406与最上层的配线层的接地线404e连接，上部电极408与电源线404d连接。
发明内容
可是，当用在日本2001年公布的2001-237375号专利公报中记载的梳形电极时，对电极面积进行加工时，受到损伤的区域很多。而且与矩形电极比较梳形电极对于电极平面大小的电容量小，难以制成高电容量的电容。又，产生由于梳齿的加工尺寸的零散引起电容量零散等的课题。
而且，在多层配线构造中，因为如果存在下层则加工尺寸很微细，图案也很密集，所以当在下层形成该电容时要制成大电容量的大面积的电容是非常困难的。
又，在日本2002年公布的2002-33453号专利公报中记载的构造中，虽然解决了上述课题，但是在形成半导体基片和多层配线后，因为必须追加全部新的为了形成电容所需的工序，所以存在着工序数大幅度增加那样的课题。
本发明就是鉴于上述问题提出的，本发明的目的是用简易的制造方法在具备MIM电容的半导体装置中，形成高容量高可靠性的MIM电容。
本发明的半导体装置是具有MIM电容的半导体装置，备有设置在半导体体基片上的层间绝缘膜和埋入上述层间绝缘膜，与上述半导体基片导通的配线，上述MIM电容具有由金属构成的第1和第2电极和由电介质构成的电容绝缘膜，上述第1电极埋入上述层间绝缘膜中，上述电容绝缘膜设置在上述第1电极上，上述第2电极是通过上述电容绝缘膜与上述第1电极对置设置的金属层。
在某个优先实施形态中，在上述配线的一部分上，露出并设置衬垫电极，上述衬垫电极由与上述第2电极相同的上述金属层构成。
在某个优先实施形态中，在上述配线的一部分上，露出并设置衬垫电极，在上述第2电极上，设置电连接上述配线的另一部分和该第2电极的连接线，上述衬垫电极和上述连接线由相同的金属膜形成。
最好上述电容绝缘膜是具有防止构成上述第1和第2电极中的至少一方的金属扩散的功能的膜。
在某个优先实施形态中，上述电容绝缘膜是由氮化硅构成的膜。
本发明的半导体装置的制造方法包含在半导体基片上形成层间绝缘膜的工序(a)、在上述层间绝缘膜上形成多条沟和多个通孔的工序(b)、通过将金属埋入上述多条沟和上述多个通孔，形成导通MIM电容的第1电极和上述半导体基片的配线的工序(c)、在上述第1电极上形成由电介质构成的电容绝缘膜的工序(d)，和通过在上述电容绝缘膜上设置金属层，形成上述MIM电容的第2电极的工序(e)。
在某个优先实施形态中，在上述工序(e)中，在上述配线的一部分上也由上述金属层形成衬垫电极。
在某个优先实施形态中，上述工序(d)是在上述第1电极、上述配线和露出上述层间绝缘膜的部分的表面上形成上述电容绝缘膜的工序，上述工序(e)是在上述电容绝缘膜上设置上述金属层后通过刻蚀该金属层形成上述第2电极的工序，进一步，在上述工序(e)的后面，包含除去上述电容绝缘膜的一部分的工序、和形成连接上述第2电极和上述配线的一部分的连接线、和与上述配线的另一部分连接的衬垫电极的工序。最好上述电容绝缘膜是具有防止构成上述第1和第2电极中的至少一方的金属扩散的功能的膜。
在某个优先实施形态中，上述电容绝缘膜是由氮化硅构成的膜。
在如以上说明的本发明中，在具备顺次地层积金属电极-绝缘膜-金属电极形成的MIM电容的半导体装置和半导体装置的制造中，在与下层比较图案密度较稀的上层部分的配线层中形成电容电极，与在下层配线层中形成MIM电容的情形比较能够增大电极面积。进一步，通过同时在与配线同一个金属层上形成电容电极，能够使制造工序共同化，与在最上层中形成MIM电容电极的情形比较，只需要用于形成电容的少数的追加工序就可以了。
附图说明
图1是与本发明的实施形态1有关的半导体装置的截面图。
图2(a)～(d)是表示与本发明的实施形态1有关的半导体装置的制造工序的截面图。
图3是与本发明的实施形态2有关的半导体装置的截面图。
图4(a)～(d)是表示与本发明的实施形态2有关的半导体装置的制造工序的截面图。
图5是与本发明的实施形态1有关的半导体装置的制造程序图。
图6是与本发明的实施形态2有关的半导体装置的制造程序图。
图7是已有的半导体装置的截面图。其中：
101——半导体基片
201——MIM电容
204——层间绝缘膜
205a、b、c——通孔
206a——配线沟
206b——第1电极沟
206c——衬垫部分沟
208a——配线
208b——第1电极
208c——配线
210——电容绝缘膜
212——连接孔
214——金属层
214a——衬垫电极
214b——第2电极
216——开口部分
218——保护膜
220——绝缘膜
222a——开口部分
222b——开口部分
222c——开口部分
224——金属膜(连接用金属层)
224a——连接线
224b——衬垫电极
241——MIM电容
具体实施方式
根据本发明的半导体装置具有MIM电容，备有设置在半导体基片上的层间绝缘膜、和埋入上述层间绝缘膜，与上述半导体基片导通的配线。而且，MIM电容具有由金属构成的第1和第2电极和由电介质构成的电容绝缘膜，上述第1电极埋入上述层间绝缘膜中，上述电容绝缘膜设置在上述第1电极上，上述第2电极是通过上述电容绝缘膜与上述第1电极对置设置的金属层。从而，同时(在同一工序中)形成设置在半导体基片上的配线层中的配线和MIM电容的第1电极，能够减少半导体装置的制造工序的工序数，能够降低制造成本。这里MIM电容指的是金属-绝缘体-金属构成的电容。
在某个实施形态中，因为在上述配线的一部分上露出并设置衬垫电极，上述衬垫电极由与上述第2电极相同的上述金属层构成，所以在多层配线的最上层部分形成MIM电容。因为多层配线的最上层部分与下层部分比较配线图案密度较稀，所以能够容易地形成面积大的电容电极，能够使电容的电容量增大。又，因为同时形成衬垫电极和MIM电容的第2电极，所以能够减少半导体装置的制造工序的工序数，能够降低制造成本。这里衬垫电极指的是用于连接半导体装置和外部元件或配线板而设置在半导体装置中的连接用电极，是信号输入输出和接受电源电流的部分。通常衬垫电极是由在半导体装置的表面露出的金属(Al等)构成的。
最好上述电容绝缘膜是具有防止构成上述第1和第2电极中的至少一方的金属扩散的功能的膜。例如，在一方的电极由Cu构成的情形中，当电容绝缘膜由从SiN、SiON、SiC和SiOC形成的组中选出的至少一种构成时，因为电容绝缘膜也具有防止Cu扩散的功能，所以不需要另外形成防止Cu扩散的膜，能够抑制工序数的增加，降低制造成本。又，因为为了不伤害半导体装置的表面，又为了不让水分侵入内部，一般在半导体装置的最表面上形成SiN膜作为保护膜，所以当电容绝缘膜由SiN构成时，能够抑制从外部的水分侵入，又能够用与已有的制造工序相同的材料·装置抑制制造成本的增加，这样就更令人满意了。
下面，我们根据附图详细说明本发明的实施形态。为了简化说明，在下面的附图中用相同的参照标号表示具有实质上相同功能的构成要素。
(实施形态1)
我们一面参照图1、图2、图5，一面说明本发明的实施形态1。
图1是本实施形态中的半导体装置的模式截面图。图2(a)～(d)是表示本实施形态中的半导体装置的制造工序的模式截面图。又，图5是表示本实施形态中的半导体装置的制造工序的程序图。
如图1所示，本实施形态的半导体装置具有半导体基片101、设置在它上面的层间绝缘膜204、和一部分埋入层间绝缘膜204中其余部分设置在层间绝缘膜204上的MIM电容201。半导体基片101例如是在硅基片上形成晶体管(图中未画出)、其它电子元件(图中未画出)和配线102a、102b、102c等的基片，或者是在该硅基片上形成1层以上的配线层(在层间绝缘膜上设置金属配线)的基片。又，在层间绝缘膜204中埋入由铜构成配线208a、208c和第1电极208b。这些配线208a、208c和第1电极208b通过通孔203a、203c、203b与半导体基片101的配线102a、102c102b导通。MIM电容201由埋入层间绝缘膜204中的第1电极208b、设置在第1电极208b上的电容绝缘膜210、和设置在电容绝缘膜210上的由Al构成的第2电极214b构成。第2电极214b通过埋入设置在电容绝缘膜210中的接触孔212的Al与配线208a连接。又，在配线208c上形成由与第2电极214b相同的金属层构成的衬垫电极214a。进一步，在最上层在衬垫电极214a上以外的整个面上设置由SiN构成的保护膜218。衬垫电极214a从设置在保护膜218上的开口部分216露出来。
如果根据上述那样的半导体装置，则通过在形成配线208a、208c和衬垫电极214a的金属层上形成MIM电容201，能够用少数工序形成大面积的MIM电容201。
其次，我们用图2(a)～图2(d)和图5说明本实施形态中半导体装置的制造方法。
如图2(a)所示，在半导体基片101上形成层间绝缘膜204(S110，工序(a))。而且在形成的层间绝缘膜204上形成配线沟206a、206c、第1电极用沟206b和通孔205a、205c、205b(S120，工序(b))。
其次，如图2(b)所示，为了用电镀法在配线沟206a、206c、第1电极用沟206b和通孔205a、205c、205b内埋入Cu层而208而进行堆积后(S130)，用CMP(Chemical Mechanical Polishing(化学机械抛光)法进行研磨(S140)，形成埋入层间绝缘膜204中状态的配线208a、208c、作为MIM电容201的下部电极的第1电极208b和通孔203a、203c、203b。S130和S140是工序(c)。
接着，如图2(c)所示，在CMP(S140)后在露出的层间绝缘膜204、配线208a、208c和第1电极208b的表面上，用CVD法形成由具有作为MIM电容201的电介质的电容膜和防止Cu扩散的膜两者功能的SiN构成的电容绝缘膜210(S150，工序(d))。而且，通过干刻蚀，在配线208a、208c上的电容绝缘膜210上形成连接孔212(S160)。
此后，用溅射法在电容绝缘膜210上形成由Al构成的金属层214(S170)。此后，用干刻蚀(S180)，通过电容绝缘膜210与第1电极208b对置地形成第2电极214b(工序(e))。此外，第2电极214b通过充填在连接孔212中的Al与下层配线208a连接。又，与形成第2电极214b同时用干刻蚀(S180)，形成衬垫电极214a。
其次，如图2(d)所示，在第2电极214b和衬垫电极214a上形成由SiN构成的保护膜218，在衬垫电极214a上的保护膜218中形成开口部分216。
如果根据上述那样的半导体装置的制造方法，则因为能够在配线208a、208c和衬垫电极214a的形成工序(工序(c)、工序(e))中同时形成MIM电容201，所以能够不需要追加与形成MIM电容201有关的新工序。又，通过由SiN形成电容绝缘膜210，不需要另外形成防止Cu扩散的膜，可以减少工序数。进一步，与通常用于MIM电容的电容绝缘膜的Ta2O5不同，因为SiN具有卓越的耐湿性，所以电容绝缘膜210能够起到作为半导体装置的上层部的保护膜的作用。又，因为一般在半导体的最表面上形成SiN膜作为保护膜，所以通过用由SiN构成的膜作电容绝缘膜，能够原封不动地使用已有的材料·装置，从而能够抑制制造成本的增加。
(实施形态2)
我们一面参照图3、图4、图6，一面说明本发明的实施形态2。此外，因为本实施形态，从层间绝缘膜204以下的部分实质上与实施形态1相同，所以我们部分地省略对该部分的说明。
图3是本实施形态中的半导体装置的模式截面图。图4(a)～图4(d)是表示本实施形态中的半导体装置的制造工序的模式截面图。又，图6是表示本实施形态中的半导体装置的制造工序的程序图。
如图3所示，本实施形态的半导体装置具有半导体基片101、设置在它上面的层间绝缘膜204、和一部分埋入层间绝缘膜204中其余部分设置在层间绝缘膜204上的MIM电容241。又，在层间绝缘膜204上埋入由铜构成的配线208a、208c和第1电极208b，它们通过通孔203a、203c、203b与半导体基片101导通。MIM电容241由埋入层间绝缘膜204中的第1电极208b、设置在第1电极208b上的电容绝缘膜210、和设置在电容绝缘膜210上的由Al构成的第2电极214b构成。通过设置在第2电极214b上的连接线224a，第2电极214b与配线208a连接。这里，连接线224a通过设置在电容绝缘膜210上连接孔222a部分与配线208a连接。又，在配线208c上形成由与连接线224a相同的金属层224构成的衬垫电极224b。进一步，在它的上面在衬垫电极224b上以外的整个面上设置保护膜218。衬垫电极224b从设置在保护膜218上的开口部分226露出来。
本实施形态的半导体装置也通过在形成配线208a、208c的金属层上形成MIM电容241的第1电极208b，能够用少数工序形成大面积的MIM电容201。
其次，我们用图4(a)～图4(d)和图6说明本实施形态中半导体装置的制造方法。
如图4(a)所示，在半导体基片101上形成层间绝缘膜204(S210，工序(a))。而且在形成的层间绝缘膜204上形成配线沟206a、206c、第1电极用沟206b和通孔205a、205c、205b(S220，工序(b))。
其次，如图4(b)所示，为了用电镀法在配线沟206a、206c、第1电极用沟206b和通孔205a、205c、205b内埋入Cu层而进行堆积后(S230)，用CMP(Chemical Mechanical Polishing(化学机械抛光)法进行研磨(S240)，形成埋入层间绝缘膜204中状态的配线208a、208c、作为MIM电容241的下部电极的第1电极208b和通孔203a、203c、203b。S230和S240是工序(c)。
接着，在CMP(S240)后在露出的层间绝缘膜204、配线208a、208c和第1电极208b的表面上，用CVD法形成由具有作为MIM电容241的电介质的电容膜和防止Cu扩散的膜两者功能的SiN构成的电容绝缘膜210(S250，工序(d))。
而且，如图4(c)所示，通过溅射法在电容绝缘膜210上形成Al金属层(S260)。而且用干刻蚀通过电容绝缘膜210与第1电极208b对置地形成作为上部电极的第2电极214b(S270，工序(e))。在它上面形成绝缘膜220(S280)。
此后，如图4(d)所示，通过对绝缘膜220和电容绝缘膜210进行干刻蚀，形成连接线224a和开口部分(连接孔)222a、22b、222c(S290)。而且，为了电连接电极214b和配线208a形成由Al构成的金属膜(连接用金属层)224(S300)。进一步，通过对该金属膜224进行刻蚀形成连接线224a和衬垫电极224b(S310)。衬垫电极224b在开口部分222c与配线208c电连接。此后，在半导体基片上形成由SiN构成的保护膜21.8，在衬垫电极224b上设置开口部分226露出衬垫电极224b。
如果根据上述那样的半导体装置的制造方法，则因为能够在从配线208a、208c到衬垫电极224b的形成工序(工序(c)、工序(e))中，同时形成配线208a、208c和衬垫电极224b，所以能够不需要追加与形成MIM电容241有关的新工序。又，通过由SiN形成电容绝缘膜210，不需要另外形成防止Cu扩散的膜，可以减少工序数。进一步，与通常用于MIM电容的电容绝缘膜的Ta2O5不同，因为SiN具有卓越的耐湿性，所以电容绝缘膜210能够起到作为半导体装置的上层部的保护膜的作用。又，因为一般在半导体的最表面上形成SiN膜作为保护膜，所以通过用由SiN构成膜作电容绝缘膜，能够原封不动地使用已有的材料·装置，能够抑制制造成本的增加。
进一步，本实施形态的半导体装置，因为形成电容绝缘膜210，不经过其它的工序在原封不动的状态中立即在其上形成金属膜(构成第2电极214b的金属膜)，所以电容绝缘膜210不会受到腐蚀和刻蚀过程的影响。即，当为了连接第2电极214b与配线208b和连接衬垫电极224b与配线208c在电容绝缘膜210上形成开口部分222a、222c时，被电容绝缘膜210中的第1电极208b和第2电极214b夹持的部分不会受到腐蚀和刻蚀过程的影响。从而，能够原封不动地保持形成的电容绝缘膜210的厚度和膜特性，如设计值那样地形成MIM电容241的电容量和特性。又，能够将MIM电容241的电容量和特性的零散抑制到很小。
此外，在步骤S260，在电容绝缘膜210上形成的金属层或金属化合物层也可以是Ti、TiN或Ti/TiN。从而，第2电极214b也可以是Ti、TiN或Ti/TiN中的任何一种构成的电极。
以上的实施形态只是例子，本发明不限于这些例子。构成配线和MIM电容的电极的金属也可以是Cu和Al以外的金属、例如银和合金。构成层间绝缘膜和绝缘膜的物质也可以是氧化硅和含有氟的氧化硅等那样的物质。MIM电容的构造也可以是能够起电容功能那样的构造。
如以上说明的那样，在本实施形态的半导体装置及其制造方法中，能够用少数工序制造MIM电容，作为具有MIM电容的半导体装置(例如，DRAM和系统LSI等)是有用的。

Claims (10)

1.具有MIM电容的半导体装置，其特征是：备有
设置在半导体基片上的层间绝缘膜、和
埋入上述层间绝缘膜，与上述半导体基片导通的配线，
上述MIM电容具有由金属构成的第1和第2电极和由电介质构成的电容绝缘膜，
上述第1电极埋入上述层间绝缘膜中，
上述电容绝缘膜设置在上述第1电极上，
上述第2电极是通过上述电容绝缘膜与上述第1电极对置设置的金属层。
2.权利要求1所述的半导体装置，其特征是：
在上述配线的一部分上，露出并设置衬垫电极，
上述衬垫电极由与上述第2电极相同的上述金属层构成。
3.权利要求1所述的半导体装置，其特征是：
在上述配线的一部分上，露出并设置衬垫电极，
在上述第2电极上，设置电连接上述配线的另一部分和该第2电极的连接线，
上述衬垫电极和上述连接线由相同的金属膜形成。
4.权利要求1所述的半导体装置，其特征是：
上述电容绝缘膜是具有防止构成上述第1和第2电极中的至少一方的金属扩散的功能的膜。
5.权利要求1所述的半导体装置，其特征是：
上述电容绝缘膜是由氮化硅构成的膜。
6.半导体装置的制造方法，其特征是：包含
在半导体基片上形成层间绝缘膜的工序(a)、
在上述层间绝缘膜上形成多条沟和多个通孔的工序(b)、通过将金属埋入上述多条沟和上述多个通孔，形成导通MIM电容的第1电极和上述半导体基片的配线的工序(c)、
在上述第1电极上形成由电介质构成的电容绝缘膜的工序(d)，和通过在上述电容绝缘膜上设置金属层，形成上述MIM电容的第2电极的工序(e)。
7.权利要求6所述的半导体装置的制造方法，其特征是：
在上述工序(e)中，在上述配线的一部分上也由上述金属层形成衬垫电极。
8.权利要求6所述的半导体装置的制造方法，其特征是：
上述工序(d)是在上述第1电极、上述配线和露出上述层间绝缘膜的部分的表面上形成上述电容绝缘膜的工序，
上述工序(e)是在上述电容绝缘膜上设置上述金属层后通过刻蚀该金属层形成上述第2电极的工序，
进一步在上述工序(e)的后面，包含
除去上述电容绝缘膜的一部分的工序、和
形成连接上述第2电极和上述配线的一部分的连接线、和与上述配线的另一部分连接的衬垫电极的工序。
9.权利要求6所述的半导体装置的制造方法，其特征是：
上述电容绝缘膜是具有防止构成上述第1和第2电极中的至少一方的金属扩散的功能的膜。
10.权利要求6所述的半导体装置的制造方法，其特征是：上述电容绝缘膜是由氮化硅构成的膜。
CNB031598978A 2002-09-30 2003-09-27 半导体装置及其制造方法 Expired - Fee Related CN1241264C (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2002286767 2002-09-30
JP2002286767 2002-09-30

Publications (2)

Publication Number Publication Date
CN1494152A true CN1494152A (zh) 2004-05-05
CN1241264C CN1241264C (zh) 2006-02-08

Family

ID=32321584

Family Applications (1)

Application Number Title Priority Date Filing Date
CNB031598978A Expired - Fee Related CN1241264C (zh) 2002-09-30 2003-09-27 半导体装置及其制造方法

Country Status (2)

Country Link
US (1) US20040099897A1 (zh)
CN (1) CN1241264C (zh)

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN104103622A (zh) * 2013-04-02 2014-10-15 中芯国际集成电路制造(上海)有限公司 一种mim电容器及其制作方法
CN106356450A (zh) * 2015-07-15 2017-01-25 华邦电子股份有限公司 存储元件及其制造方法
WO2019128911A1 (zh) * 2017-12-27 2019-07-04 华为技术有限公司 一种芯片以及电子设备

Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI228807B (en) * 2003-07-01 2005-03-01 Advanced Semiconductor Eng Wafer level passive component
JP4848137B2 (ja) * 2005-05-13 2011-12-28 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法
US7468525B2 (en) * 2006-12-05 2008-12-23 Spansion Llc Test structures for development of metal-insulator-metal (MIM) devices
JP2009141237A (ja) * 2007-12-10 2009-06-25 Panasonic Corp 半導体装置及びその製造方法
JP7410700B2 (ja) * 2019-12-06 2024-01-10 アオイ電子株式会社 半導体装置の製造方法、半導体装置および半導体装置の中間体

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4663746A (en) * 1984-08-02 1987-05-05 United Technologies Corporation Self-scanned time multiplexer with delay line
US4889832A (en) * 1987-12-23 1989-12-26 Texas Instruments Incorporated Method of fabricating an integrated circuit with metal interconnecting layers above and below active circuitry
JP3967544B2 (ja) * 1999-12-14 2007-08-29 株式会社東芝 Ｍｉｍキャパシタ
JP3843708B2 (ja) * 2000-07-14 2006-11-08 日本電気株式会社 半導体装置およびその製造方法ならびに薄膜コンデンサ
JP2002110799A (ja) * 2000-09-27 2002-04-12 Toshiba Corp 半導体装置及びその製造方法
JP4309608B2 (ja) * 2001-09-12 2009-08-05 株式会社東芝 半導体装置及びその製造方法

Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN104103622A (zh) * 2013-04-02 2014-10-15 中芯国际集成电路制造(上海)有限公司 一种mim电容器及其制作方法
CN104103622B (zh) * 2013-04-02 2016-12-28 中芯国际集成电路制造(上海)有限公司 一种mim电容器及其制作方法
CN106356450A (zh) * 2015-07-15 2017-01-25 华邦电子股份有限公司 存储元件及其制造方法
CN106356450B (zh) * 2015-07-15 2019-03-12 华邦电子股份有限公司 存储元件及其制造方法
WO2019128911A1 (zh) * 2017-12-27 2019-07-04 华为技术有限公司 一种芯片以及电子设备
CN109979919A (zh) * 2017-12-27 2019-07-05 华为技术有限公司 一种芯片以及电子设备

Also Published As

Publication number Publication date
US20040099897A1 (en) 2004-05-27
CN1241264C (zh) 2006-02-08

Similar Documents

Publication Publication Date Title
CN1309070C (zh) 半导体器件及其制造方法
CN1292477C (zh) 半导体器件及其制造方法
CN100339991C (zh) 具有电容器的半导体器件及其制造方法
CN1169209C (zh) 铝连接的制作方法
CN1211855C (zh) 带有冗余衬垫的铜导电线
CN1835235A (zh) 半导体器件和mim电容器
CN1893020A (zh) 半导体器件及其制造方法
CN101047209A (zh) 电容器结构及多层电容器结构
CN1705080A (zh) 半导体器件
CN100346466C (zh) 半导体器件及其制造方法
CN1581475A (zh) 布线结构
CN1534777A (zh) 具有保护环的半导体器件
CN1685475A (zh) 双镶嵌结构中的金属－绝缘体－金属电容结构及制造方法
CN1250951A (zh) 半导体器件及其制造方法
CN1507045A (zh) 包括金属-绝缘体-金属电容器的集成电路装置和半导体装置
CN1645607A (zh) 半导体器件及其制造方法
CN1129180C (zh) 半导体器件及其制造方法
CN1716601A (zh) 半导体器件和半导体晶片及其制造方法
CN1241264C (zh) 半导体装置及其制造方法
CN1913158A (zh) 半导体器件及其制造方法
CN1507055A (zh) 集成电路电容器
CN1297010C (zh) 有模拟电容器的半导体器件及其制造方法
CN1617341A (zh) 具有相同平面上的熔丝和电容器的半导体器件及制造方法
CN1750249A (zh) 集成电路中的半导体装置及其制造方法
CN1862818A (zh) 半导体器件及其制造方法

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C14 Grant of patent or utility model
GR01 Patent grant
C17 Cessation of patent right
CF01 Termination of patent right due to non-payment of annual fee

Granted publication date: 20060208

Termination date: 20110927