CN1716601A - 半导体器件和半导体晶片及其制造方法 - Google Patents

半导体器件和半导体晶片及其制造方法 Download PDF

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Abstract

半导体器件(1)具有第一半导体芯片(10)和第二半导体芯片(20)。第二半导体芯片(20)形成在第一半导体芯片(10)上。通过包括半导体衬底(22)构成第二半导体芯片(20)。通过包括绝缘层(34)和硅层(36)构成作为SOI衬底的半导体衬底(22)，其中硅层(36)设置在绝缘层(34)上，包括电路形成区(A1)。用作第一保护膜的绝缘层(34)覆盖电路形成区(A1)的下表面，即与半导体芯片(10)背对的表面。第二保护膜(38)设置在半导体衬底(22)上。第二保护膜(38)覆盖电路形成区(A1)的侧表面。

Description

半导体器件和半导体晶片及其制造方法
本申请基于日本专利申请No.2004-194667，在此将其内容引入作为参考。
技术领域
本发明涉及半导体器件和半导体晶片以及用于制造半导体器件和半导体晶片的方法。
背景技术
在日本特许-公开专利公开No.2000-208702和日本特许-公开专利公开No.1996-125120(H08-125120)中，描述了现有半导体器件。在日本特许-公开专利公开No.2000-208702中公开的半导体器件的制造工艺中，首先，制备两个SOI(绝缘体上的硅)晶片，其中通过绝缘层在硅衬底(支撑衬底)上形成硅层。接下来，在将成为基础晶片的一个晶片(第一晶片)上，另一晶片(第二晶片)形成为分层结构，使得两个硅层互相面对。此后，第二晶片的支撑衬底被除去。
此外，在日本特许-公开专利公开No.1996-125120中公开的半导体器件的制造工艺中，首先，制备具有SOI衬底的第一LSI和第二LSI。接下来，在除去第二LSI中的SOI衬底的支撑衬底之后，在第一LSI上形成第二LSI。
发明内容
但是，现在发现当使用其中晶片形成为分层结构的工艺(晶片上晶片的工艺)时，如日本特许-公开专利公开No.2000-208702中公开的技术，为了在切割之后半导体器件变为无缺陷的产品，在两个晶片上的互相面对的位置处形成的两个电路部件应该是无缺陷的产品。也就是说，即使一个电路部件是无缺陷的产品，当另一电路部件是有缺陷的产品时，由它们获得的半导体器件导致有缺陷的产品。因此，存在形成分层结构的晶片的方法不能充分地获得高成品率的问题。
为了解决这种问题，使用其中通过切割将第二晶片制成芯片，此后，在第一晶片上将具有芯片状态的第二晶片形成为分层结构的工艺(晶片上芯片工艺)是适合的。在如上的这种方法中，可以在第一晶片上仅仅形成确定为无缺陷的产品的芯片，由此可以获得具有高成品率的半导体器件。
此外，特别在分层型半导体器件中强烈地希望半导体器件的高度减小；因此，如日本特许-公开专利公开No.2000-208702所述，进行除去第二晶片的支撑衬底。此外，在日本特许-公开专利公开No.1996-125120中描述的技术中，如上所述，第二LSI中的SOI衬底的支撑衬底被除去。但是，在用于制造日本特许-公开专利公开No.1996-125120中描述的半导体器件的方法中，在第一LSI上形成分层结构的第二LSI之前，除去支撑衬底。在此情况下，对于第二LSI的处理应该保证足够的厚度，为此，限制第二LSI的高度减小。因此，优选在第一LSI上形成第二LSI之后进行支撑衬底的去除。
但是，现有半导体器件的结构对于在晶片上芯片工艺中形成晶片之后除去硅衬底是不适合的。
根据本发明，提供一种半导体器件，包括：第一半导体芯片；以及形成在第一半导体芯片上的第二半导体芯片，其具有包括电路形成区的半导体衬底，其中第二半导体芯片具有第一保护膜和第二保护膜，第一保护膜覆盖电路形成区中与第一半导体芯片背对的表面，第二保护膜覆盖电路形成区的侧表面。
在由此构造的半导体器件中，第二半导体芯片的电路形成区的下表面(背对第一半导体的表面)和第二半导体芯片的电路形成区的侧表面分别覆有第一保护膜和第二保护膜。也就是说，用这些保护膜覆盖第一半导体芯片上形成的第二半导体芯片的露出表面。因此，在晶片上芯片工艺中形成第二半导体芯片之后，半导体器件具有适合于进行支撑衬底的去除的结构。
第一半导体芯片的面积可以大于第二半导体芯片的面积。在此情况下，在第二半导体芯片的一侧处的第一半导体芯片的表面导致产生其上不形成第二半导体芯片的区域的状态。该区域能被利用，例如，作为外部互连的形成区。
可以通过包括绝缘层和硅层构成半导体衬底，绝缘层用作第一保护膜，硅层设置在绝缘层上，包括电路形成区。绝缘层可以暴露在第二半导体芯片中与第一半导体芯片背对的表面上。在此情况下，因为第二半导体芯片的支撑衬底被除去，所以获得高度减小的半导体器件。
根据本发明，提供一种半导体晶片，其包括基础晶片和半导体芯片，半导体芯片形成在基础晶片上，具有包括电路形成区的半导体衬底，其中半导体芯片具有第一保护膜和第二保护膜，第一保护膜覆盖电路形成区中与基础晶片背对的表面，第二保护膜覆盖电路形成区的侧表面。
在由此构造的半导体晶片中，分别用第一保护膜和第二保护膜覆盖半导体芯片的电路形成区的下表面和侧表面。也就是说，用这些保护膜覆盖在基础晶片上形成的半导体芯片的露出表面。因此，在晶片上芯片工艺中形成半导体芯片之后，半导体晶片具有适合于进行支撑衬底的去除的结构。
在基础晶片上可以以预定间隔设置多个半导体芯片。在此情况下，通过切割其中在晶片中不设置半导体芯片的区域可以获得多个半导体器件。
根据本发明，提供一种用于制造半导体器件的方法，其中半导体芯片具有包括电路形成区的SOI衬底，该方法包括：制备基础晶片；制备半导体芯片，其中设置通过包括支撑衬底、绝缘层和硅层构成的SOI衬底，绝缘层设置在支撑衬底上，用作覆盖电路形成区中与基础晶片背对的表面的第一保护膜，硅层设置在绝缘层上，包括电路形成区，并制备具有第二保护膜的半导体芯片，第二保护膜覆盖电路形成区的侧表面；在基础晶片上形成半导体芯片，使得硅层的一侧面对基础晶片；以及通过刻蚀除去在基础晶片上形成的半导体芯片的支撑衬底。
在该制造方法中，制备了半导体芯片，其中分别用第一保护膜和第二保护膜覆盖电路形成区的下表面和侧表面。也就是说，在该形成中，用这些保护膜覆盖基础晶片上形成的半导体芯片的露出表面。因此，在除去中，可以稳定地进行支撑衬底的刻蚀。因此，可以获得具有高度减小的半导体器件。
根据本发明，提供一种用于制造半导体器件的方法，其中在第一半导体芯片上形成具有包括电路形成区的SOI衬底的第二半导体芯片，该方法包括：制备基础晶片，其中制备包括第一半导体芯片的基础晶片；制备其中设置通过包括支撑衬底、绝缘层和硅层构成的SOI衬底的半导体芯片，绝缘层设置在支撑衬底上，用作覆盖电路形成区中与第一半导体芯片背对的表面的第一保护膜，硅层设置在绝缘层上，包括电路形成区；以及制备具有第二保护膜的第二半导体芯片，第二保护膜覆盖电路形成区的侧表面；在对应于基础晶片上的第一半导体芯片的部分上形成分层结构的第二半导体芯片，使得硅层的一侧面对基础晶片；通过刻蚀除去在基础晶片上形成的第二半导体芯片的支撑衬底；以及切割基础晶片，以便在除去之后将第一半导体芯片分为小片。
在该制造方法中，制备第二半导体芯片，其中分别用第一保护膜和第二保护膜覆盖电路形成区的下表面和侧表面。也就是说，在形成半导体芯片中，用这些保护膜覆盖第一半导体芯片上形成的第二半导体芯片的露出表面。因此，在除去中，可以稳定地进行支撑衬底的刻蚀。因此，可以获得具有高度减小的半导体器件。
根据本发明，提供一种用于制造半导体晶片的方法，其中在基础晶片上形成具有包括电路形成区的SOI衬底的第二半导体芯片，该方法包括：制备基础晶片，其中制备了基础晶片；制备半导体芯片，其中设置通过包括支撑衬底、绝缘层和硅层构成的SOI衬底，绝缘层设置在支撑衬底上，用作覆盖电路形成区中与基础晶片背对的表面的第一保护膜，硅层设置在绝缘层上，包括电路形成区，并制备具有第二保护膜的半导体芯片，第二保护膜覆盖电路形成区的侧表面；在基础晶片上形成半导体芯片，使得硅层的一侧面对基础晶片；以及通过刻蚀除去在基础晶片上形成的半导体芯片的支撑衬底。
在该制造方法中，制备第二半导体芯片，其中分别用第一保护膜和第二保护膜覆盖电路形成区的下表面和侧表面。也就是说，在该形成中，用这些保护膜覆盖基础晶片上形成的半导体芯片的露出表面。因此，在除去中，可以稳定地进行支撑衬底的刻蚀。因此，可以获得高度减小的半导体晶片。
根据本发明，实现了具有适合于实现高成品率和减小高度的结构的半导体器件和半导体晶片以及用于制造该半导体器件和半导体晶片的方法。
附图说明
结合附图从下面的说明将使本发明的上述及其他目的、优点和特点更明显，其中：
图1示意地示出了根据实施例的半导体器件的结构的剖面图；
图2示意地示出了根据实施例的半导体晶片的结构的剖面图；
图3示意地示出了用于制造根据实施例的各个半导体器件和半导体晶片的方法的剖面工艺图；
图4示意地示出了用于制造根据实施例的各个半导体器件和半导体晶片的方法的剖面工艺图；
图5示意地示出了用于制造根据实施例的各个半导体器件和半导体晶片的方法的剖面工艺图；
图6示意地示出了用于制造根据实施例的各个半导体器件和半导体晶片的方法的剖面工艺图；
图7示意地示出了用于制造根据实施例的各个半导体器件和半导体晶片的方法的剖面工艺图；
图8示意地示出了用于制造根据实施例的各个半导体器件和半导体晶片的方法的剖面工艺图；
图9示意地示出了用于制造根据实施例的各个半导体器件和半导体晶片的方法的剖面工艺图；
图10示意地示出了用于制造根据实施例的各个半导体器件和半导体晶片的方法的剖面工艺图；
图11示意地示出了根据实施例的半导体器件的结构的剖面图；以及
图12示意地示出了根据实施例的半导体器件的结构的剖面图。
具体实施方式
现在将参考说明性实施例在描述本发明。本领域技术人员将认识到可以使用本发明的讲述实现许多选择性的实施例，并且本发明不局限于用于说明性目的而说明的实施例。
下面将参考的附图详细地描述根据本发明的半导体器件和半导体晶片及其制造方法的实施例。应当注意，在附图的描述中，当相同标记添加至相同元件时，不再重复地描述。
图1所示的半导体器件1具有第一半导体芯片(半导体芯片10)和以分层结构形成在第一半导体芯片上的第二半导体芯片(半导体芯片20)，第二半导体芯片具有包括电路形成区A1的半导体衬底22。第二半导体芯片具有第一保护膜(绝缘层34)和第二保护膜(保护膜38)，第一保护膜覆盖电路形成区A1中与半导体芯片背对的表面，第二保护膜覆盖电路形成区A1的侧表面。
图2所示的半导体晶片3具有基础晶片80和形成在基础晶片80上的半导体芯片20，半导体芯片20具有包括电路形成区A1的半导体衬底22。半导体芯片20具有第一保护膜(绝缘层34)和第二保护膜(保护膜38)，第一保护膜覆盖电路形成区A1中与基础晶片80背对的表面，第二保护膜覆盖电路形成区A1的侧表面。
图3至10所示的用于制造半导体1的方法包括：制备基础晶片80，其中制备了包括第一半导体芯片(半导体芯片10)的基础晶片80；制备半导体芯片，其中设置通过包括支撑衬底32、绝缘层34和硅层36构成的SOI衬底(SOI晶片)，绝缘层34设置在支撑衬底32上，用作覆盖电路形成区A1中与第一半导体芯片背对的表面的第一保护膜，硅层36设置在绝缘层上34，包括电路形成区A1，并制备具有第二保护膜(保护膜38)的第二半导体芯片(半导体芯片20)，第二保护膜(保护膜38)覆盖电路形成区A1的侧表面；在对应于基础晶片80上的第一半导体芯片的部分上形成分层结构的第二半导体芯片，使得硅层36的一侧面对基础晶片80；通过刻蚀除去以分层结构形成在基础晶片80上的第二半导体芯片的支撑衬底32；以及切割基础晶片80，以便在除去之后将第一半导体芯片分为小片。
图3至10所示的用于制造半导体晶片3的方法包括：制备基础晶片80，其中制备了基础晶片80；制备半导体芯片，其中设置通过包括支撑衬底32、绝缘层34和硅层36构成的SOI衬底(SOI晶片)，绝缘层34设置在支撑衬底32上，用作覆盖电路形成区A1中与基础晶片80背对的表面的第一保护膜，硅层36设置在绝缘层34上，包括电路形成区A1，并制备具有第二保护膜(保护膜38)的半导体芯片20，第二保护膜(保护膜38)覆盖电路形成区A1的侧表面；在基础晶片80上形成半导体芯片20，使得硅层36的一侧面对基础晶片80；以及通过刻蚀除去以分层结构形成在基础晶片80上的半导体芯片20的支撑衬底32。
图1是示出了根据本实施例的半导体器件的剖面图。半导体器件1具有半导体芯片10(第一半导体芯片)、半导体芯片20(第二半导体芯片)和半导体芯片40(第三半导体芯片)。通过包括例如硅衬底等半导体衬底12和在半导体衬底12上设置的互连层14构成半导体芯片10。
半导体芯片20形成在半导体芯片10上。通过包括半导体衬底22和设置在半导体衬底22上的互连层24构成半导体芯片20。半导体芯片10的互连层14和半导体芯片20的互连层24互相面对。此外，在本实施例中，半导体芯片10的面积大于半导体芯片20的面积。因此，半导体芯片20的侧表面位于半导体芯片10的侧表面内，而半导体芯片10的侧表面朝半导体芯片20的外部凸出。
通过包括绝缘层34和硅层36构成作为SOI衬底的半导体衬底22，硅层36设置在绝缘层34上，包括电路形成区A1。这里，电路形成区A1是在半导体衬底22内的区域；以及，在电路形成区A1中，设置电路器件的元件。电路器件的元件是例如用作晶体管等的源-漏区的扩散层。绝缘层34用作保护膜(第一保护膜)，覆盖电路形成区A1的整个下表面(半导体芯片10的背对一侧的表面)。应当注意，绝缘层34不严格地覆盖设置有之后描述的穿通电极50的部分中的下表面，但是可以认为绝缘层34基本上覆盖整个下表面。绝缘层34暴露于半导体芯片20的下表面(半导体芯片10的背对一侧的表面)。绝缘层34由具有刻蚀剂抵抗性的材料构成。绝缘层34由例如SiO2等构成。
在半导体衬底22中，设置保护膜38(第二保护膜)。保护膜38覆盖电路形成区A1的整个侧表面。此外，保护膜38从硅层36到达绝缘层34。具体地，保护膜38从硅层36的表面开始贯穿硅层36延伸至绝缘层34的内部。保护膜38由具有刻蚀剂抵抗性的材料构成。例如，保护膜38由如SiO2等的绝缘膜构成，或例如Cu、W等的金属膜构成。应当注意可以由绝缘膜和金属膜两种膜构成保护膜38。尽管在设置被部分地开口的保护膜38的情况下，保护膜38不严格地覆盖整个侧表面，但是，整个侧表面被基本上覆盖是适合的。
在本实施例中，互连层24的侧表面也覆有图中未示出的保护膜(第三保护膜)。例如是密封环的该保护膜由具有刻蚀剂抵抗性的材料构成。此外，至于保护膜的材料，例如，可以使用与互连层24内的互连相同的材料。
在电路形成区A1中设置穿通电极50。穿通电极50从硅层36达到绝缘层34。具体地，穿通电极50从硅层36的表面开始贯穿硅层36延伸至绝缘层34的内部。在本实施例中，在绝缘层34的一侧处的上述保护膜38和穿通电极50的端面位置近似与绝缘层34的表面位置相同。
在半导体芯片20上形成半导体芯片40。半导体芯片40具有支撑衬底42、设置在支撑衬底42上的绝缘层44以及由设置在绝缘层上的硅层46构成的SOI衬底。支撑衬底42是例如硅衬底等。此外，互连层48设置在硅层46上。半导体芯片20的下表面和半导体芯片40的互连层48布置为彼此面对。但是，并不总是必需通过包括SOI衬底来构成半导体芯片40；通过包括其他种类的半导体衬底来构成也是适合的。
图2示出了根据本发明的半导体晶片的一个实施例的剖面图。半导体晶片3具有基础晶片80、半导体芯片20和半导体芯片40。半导体芯片20和半导体芯片40的结构与图1中所示的相同。通过包括如硅衬底等的半导体衬底82以及半导体衬底82上的互连层84构成基础晶片80。应当注意，至于基础晶片80，它不局限于其中设置了包括晶体管的LSI的普通晶片；在基础晶片上设置无源元件或仅仅设置导电图形也是适合的。
在基础晶片80上，以预定间隔形成分层结构的多个半导体芯片20。间隔设为大于在切割基础晶片80的时候使用的切割刀片的厚度。
现在将参考图3至10描述半导体器件1和半导体晶片3的方法的一个例子，作为用于制造根据本发明的各个半导体器件和半导体晶片的方法的一个实施例。首先，在第一硅晶片上连续地形成SiO2膜342、SiN膜344和SiO2膜346，以使支撑衬底32变为分层结构。在第一硅晶片上，粘附将变为硅层36的第二硅晶片；以及使其在真空中退火，由此获得SOI晶片，其中在支撑衬底32上形成分层结构的绝缘层34和硅层36。也就是说，本实施例中的绝缘层34被构成为由SiO2膜342、SiN膜344和SiOz膜346构成的多层膜(图3)。应当注意可以使用SiCN膜或SiON膜或其组合代替SiN膜344或除SiN膜344之外可以使用SiCN膜或SiON膜或其组合是适合的。
接下来，例如，通过干法刻蚀技术，沿电路形成区A1和划线区A2之间的边界形成从硅层36到达绝缘层34的沟槽62。在本实施例中，同时形成沟槽62和用于穿通电极50的孔64。此外，在该状态下热氧化硅层36时，形成绝缘膜66和绝缘膜68(图4)。
接下来，在将金属嵌入沟槽62时形成金属膜72(图5)。利用这种工艺，形成保护膜38。也就是说，在本实施例中，用绝缘膜66和金属膜72形成保护膜38。此时，在填充沟槽62的同时，金属膜74也被填充到孔64中。因此，形成由绝缘膜68和金属膜74构成的穿通电极50。在形成例如阻挡金属如TiN、TaN或Ta等之后，通过镀的技术或CVD技术形成Cu或W，在沟槽和孔中填充金属。此外，除沟槽62和孔64的内部以外形成的金属膜和硅层36上的绝缘膜被除去。
接下来，在电路形成区A1上形成必要的电路和互连层24之后，在执行划线区A2的切割时获得多个半导体芯片20(图6)。如上制造半导体芯片20的工艺被称作半导体芯片制备工艺。
继而，制备基础晶片80(基础晶片制备工艺)。应当注意执行半导体芯片制备工艺和基础晶片制备工艺的顺序是任意的。在基础晶片80上形成分层结构的半导体芯片20(形成工艺)。能够使用例如活化键合工艺，用于基础晶片80和半导体芯片20之间的键合。表面活化键合工艺使用CMP技术(化学机械抛光技术)等平整两个键合的表面。然后，使用等离子体照射技术等活化相对的电极和相对的绝缘膜。保持活化条件下执行键合。应当注意在使用普通倒装片键合工艺的情况下，在电极之间执行键合以及树脂密封是适宜的。在本实施例中，以预定间隔在基础晶片80上形成分层结构的多个半导体芯片20(图7)。
接下来，通过例如湿法刻蚀技术从半导体芯片20除去支撑衬底32(除去工艺)。在除去支撑衬底32中，在执行湿法刻蚀之前，使用机械抛光技术等除去支撑衬底32至一定的程度也可以是适当的。利用这种工艺，增加半导体器件1和半导体晶片3的生产率(图8)。此外，制备半导体芯片40，然后半导体芯片40以分层结构形成在半导体芯片20上。根据上述工艺，获得半导体晶片3(图9)。
此外，切割在基础晶片80中未设置半导体芯片20的区域。用上面的这种方法，获得半导体器件1(图10)。
现在将描述本实施例的效果。
在本实施例中，分别用绝缘层34和保护膜38覆盖半导体芯片20的电路形成区A1的下表面和侧表面。也就是说，用这些保护膜覆盖半导体芯片10(或基础晶片80)上形成的半导体芯片20的露出表面。为此，在晶片上芯片工艺中形成分层结构的半导体芯片20之后，半导体器件1和半导体晶片3具有用于执行支撑衬底32的去除的适当结构。也就是说，当通过湿法刻蚀技术除去支撑衬底32时，可以用上述保护膜(绝缘层34和保护膜38)保护电路形成区A1免受刻蚀剂影响。因此，在除去中，可以稳定地执行支撑衬底32的刻蚀。
此外，在互连层24的侧表面设置具有刻蚀剂抵抗性的第三保护膜；因此，可以更稳定地执行支撑衬底32的刻蚀。但是，设置第三保护膜不是必不可少的。例如，当互连层24的层间绝缘膜具有足够的刻蚀剂抵抗性时，尽管不设置第三保护膜，但是仍充分地保持刻蚀的稳定性。应当注意，代替第三保护膜，或者除第三保护膜之外，上述保护膜38可以设置为覆盖互连层24的整个侧表面。也就是说，保护膜38设置为不仅覆盖电路形成区A1的侧表面而且覆盖互连层24的侧表面可以是适合的。在此情况下，实现能用简单的结构更稳定地执行支撑衬底32的刻蚀的半导体器件。为了获得具有这种结构的保护膜38，可以在电路形成区A1和互连层24的形成之后执行保护膜38的形成。应当注意，在互连层24中，除互连之外，可以包括各种电路元件如电极端子、各种无源元件等。
在上述实施例中，使用晶片上芯片工艺制造半导体器件1和半导体晶片3。因此，在基础晶片80上预先仅仅形成确定为无缺陷的产品的分层结构的半导体芯片20变为可能。为此，可以获得具有高成品率的半导体器件1和半导体晶片3。此外，由于使用晶片上芯片工艺，可以容易地获得其中具有不同尺寸的半导体芯片形成为分层结构的半导体器件。具有不同尺寸的半导体芯片能形成在分层结构中，导致增加半导体器件的布局的自由度。
此外，在基础晶片80上形成分层结构的半导体芯片20之后，执行支撑衬底32的除去。为此，与日本特许-公开专利公开No.1996-125120中描述的半导体器件不同，没有必要保证在半导体芯片20经受独立地处理的情况下需要的厚度。因此，可以获得非常薄的半导体芯片20。使每个半导体芯片薄，导致其中每个薄半导体芯片形成为分层结构的半导体器件的高度减小。
在半导体器件1中，半导体芯片10的面积大于半导体芯片20的面积。利用这种结构，在半导体芯片20的侧面的半导体芯片10的表面上产生不形成半导体芯片20的区域。例如，在该区域上可以设置外部互连。因此，在最上的芯片(半导体芯片40对应于半导体器件1中的这些芯片)上设置外部互连变得没有必要；可以实现半导体器件1的高度进一步减小。
在基础晶片80上设置多个半导体芯片。利用这种结构，可以同时制造多个半导体器件；因此增加半导体器件的制造生产率。
此外，由于在半导体芯片20上设置穿通电极50，可以容易地实现半导体芯片20和半导体芯片40之间的导电性。此外，与通过引线键合等实现半导体芯片20和半导体芯片40之间的导电性的情况相比较，获得提高处理速度和实现低功耗等的效果。此外，由于用与保护膜38的形成工艺相同的工艺制造穿通电极50，因此在不增加工艺数目的条件下可以获得具有穿通电极50的半导体芯片20。
但是，在本实施例中设置穿通电极50不是必不可少的。此外，以分层结构在半导体芯片10上形成半导体芯片20之后，通过从半导体芯片20的后表面形成贯穿半导体衬底22的孔和通过在孔中填充导电材料实现上述导电性是适合的。此外，用这种方法在分层的半导体芯片20上形成外部电极端子使得与导电材料连接是适合的。形成这种外部电极端子的半导体芯片是半导体芯片10、半导体芯片20和半导体芯片40的任意一种是适合的。
绝缘层34包括SiN膜344。为此，绝缘层34也适当地用作防止重金属等的扩散的金属扩散阻挡层。此外，在绝缘层34包括SiON膜或SiCN膜的情况下，绝缘层34也能用作金属扩散阻挡层。
尽管上面根据附图描述了本发明的实施例，但是应当理解以上描述是为说明本发明的目的而给出的，并且还可以采用除上述结构以外的各种结构。
例如，通过使用引线键合技术引入普通半导体封装，或通过利用倒装片键合技术等进行贴装，能在任意系统中引入上述的半导体器件1。
应当注意，在上述实施例中，在半导体器件1或半导体晶片3上设置半导体芯片40不是必不可少的，可以导致半导体芯片20变为最上层的芯片的结构也是适合的。此外，绝缘层34由多层膜构成不是必不可少的；例如，绝缘层34是由SiO2膜构成的单层膜也是适合的。
此外，在半导体芯片20上设置晶体管等不是必不可少的。例如，当采用其中在半导体芯片20中仅仅设置无源元件或穿通电极的结构时，可以适当地使用半导体芯片20作为硅互连衬底。但是，在此情况下，在半导体芯片20中设置第一保护膜(绝缘层34)和第二保护膜(保护膜38)。
此外，半导体芯片10具有形成在半导体衬底12上的穿通电极；并且可以采用穿通电极通向半导体芯片10的下表面(与半导体芯片20背对一侧的表面)的结构。
此外，在芯片形成为分层结构之后提供重布线形成工艺是适合的。重布线连接到任意的半导体芯片，此外，可以使用外部电极的形成。
此外，在半导体器件1中，在半导体芯片10上设置多个半导体芯片20是适合的。
图11示出了图1所示的半导体器件1的一个改进例子的剖面图。在半导体器件1a中，以分层结构在半导体芯片10上连续地形成半导体芯片91和半导体芯片92。此外，在半导体芯片92上设置重布线(外部电极)96。半导体芯片91和半导体芯片92的结构基本上与图1所示的半导体芯片20相同。这里，芯片区的面积以半导体芯片10、半导体芯片91和半导体芯片92的顺序逐渐地减小。
图12示出了图1所示的半导体器件1的另一改进例子的剖面图。在半导体器件1b中，以分层结构在半导体芯片10上连续地形成半导体芯片93、半导体芯片94和半导体芯片95。半导体芯片93的结构和半导体芯片94的结构基本上与图1所示的半导体芯片20的结构相同。此外，半导体芯片95的结构基本上与图1所示的半导体芯片40的结构相同。这里，半导体芯片93的芯片面积小于半导体芯片10的面积，半导体芯片94的芯片面积大于半导体芯片93的面积，以及半导体芯片95的芯片面积小于半导体芯片94的面积。
如由图11和12可知，在以上描述的实施例的半导体器件1中，可以自由地选择芯片尺寸以形成分层结构。应当注意，如图12所示，当在相对小的芯片(半导体芯片93)上形成分层结构的相对大的芯片(半导体芯片94)时，优选采用具有刻蚀剂抵抗性的材料设置半导体芯片94的上表面(在半导体芯片93的一侧的表面)。
很显然本发明不局限于上述实施例，在不脱离本发明的范围和精神的条件下可以进行修改和改变。

Claims (13)

1.一种半导体器件，包括：
第一半导体芯片；和
形成在所述第一半导体芯片上的第二半导体芯片，其具有包括电路形成区的半导体衬底，
其中所述第二半导体芯片具有第一保护膜和第二保护膜，第一保护膜覆盖所述电路形成区中与所述第一半导体芯片背对的表面，第二保护膜覆盖所述电路形成区的侧表面。
2.根据权利要求1的半导体器件，其中所述第一半导体芯片的面积大于所述第二半导体芯片的面积。
3.根据权利要求1的半导体器件，其中通过包括绝缘层和硅层构成所述半导体衬底，绝缘层用作所述第一保护膜，硅层设置在所述绝缘层上，包括所述电路形成区，以及其中所述绝缘层在所述第二半导体芯片中与所述第一半导体芯片背对的表面上露出。
4.根据权利要求1的半导体器件，其中所述第二半导体芯片在所述电路形成区的下部具有互连层，以及其中设置第三保护膜从而覆盖所述互连层。
5.根据权利要求1的半导体器件，其中所述第二半导体芯片包括在所述电路形成区中贯穿的所述半导体衬底的导体。
6.根据权利要求5的半导体器件，其中所述半导体器件包括在所述第二半导体芯片上形成的第三半导体芯片，以及其中所述第二半导体芯片通过所述导体电连接到所述第三半导体芯片。
7.一种半导体晶片，包括：
基础晶片；和
形成在所述基础晶片上的半导体芯片，其具有包括电路形成区的半导体衬底，
其中所述半导体芯片具有第一保护膜和第二保护膜，第一保护膜覆盖所述电路形成区中与所述基础晶片背对的表面，第二保护膜覆盖所述电路形成区的侧表面。
8.根据权利要求7的半导体晶片，其中在所述基础晶片上以预定间隔设置多个所述半导体芯片。
9.根据权利要求7的半导体晶片，其中所述半导体芯片在所述电路形成区的下部具有互连层，以及其中设置第三保护膜从而覆盖所述互连层。
10.根据权利要求7的半导体晶片，其中所述半导体芯片包括在所述电路形成区中贯穿的半导体衬底的导体。
11.根据权利要求10的半导体晶片，其中所述半导体晶片包括在所述半导体芯片上形成的上部半导体芯片，以及其中所述半导体芯片通过所述导体电连接到所述上部半导体芯片。
12.一种用于制造半导体器件的方法，其中半导体芯片具有包括电路形成区的SOI衬底，包括：
制备基础晶片；
制备半导体芯片，其中设置通过包括支撑衬底、绝缘层和硅层构成的所述SOI衬底，绝缘层设置在所述支撑衬底上，用作覆盖所述电路形成区中与所述基础晶片背对的表面的第一保护膜，硅层设置在所述绝缘层上，包括所述电路形成区，并制备具有第二保护膜的所述半导体芯片，第二保护膜覆盖所述电路形成区的侧表面；
在所述基础晶片上形成所述半导体芯片，使得所述硅层的一侧面对所述基础晶片；以及
通过刻蚀除去在所述基础晶片上形成的所述半导体芯片的所述支撑衬底。
13.根据权利要求12的用于制造半导体器件的方法，还包括：
在除去所述半导体芯片的所述支撑衬底之后，切割所述基础晶片，分为小片，其中每个所述小片用作第一半导体芯片并且所述半导体芯片用作第二半导体芯片。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN110931427A (zh) * 2018-09-20 2020-03-27 三星电子株式会社 用于制造半导体器件的方法

Families Citing this family (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4383274B2 (ja) * 2004-06-30 2009-12-16 Ｎｅｃエレクトロニクス株式会社 半導体装置および半導体ウエハの製造方法
KR100809696B1 (ko) * 2006-08-08 2008-03-06 삼성전자주식회사 사이즈가 상이한 복수의 반도체 칩이 적층된 멀티 칩패키지 및 그 제조방법
WO2010116694A2 (en) 2009-04-06 2010-10-14 Canon Kabushiki Kaisha Method of manufacturing semiconductor device
JP5489512B2 (ja) * 2009-04-06 2014-05-14 キヤノン株式会社 半導体装置の製造方法
JP5409084B2 (ja) 2009-04-06 2014-02-05 キヤノン株式会社 半導体装置の製造方法
JP5353628B2 (ja) * 2009-10-15 2013-11-27 住友ベークライト株式会社 半導体装置の製造方法
JP2011108770A (ja) * 2009-11-16 2011-06-02 Sumitomo Bakelite Co Ltd 半導体装置の製造方法、半導体装置、および電子部品の製造方法、電子部品
JP5601079B2 (ja) * 2010-08-09 2014-10-08 三菱電機株式会社 半導体装置、半導体回路基板および半導体回路基板の製造方法
JP5717502B2 (ja) * 2011-03-30 2015-05-13 信越ポリマー株式会社 半導体チップ用保持具及びその使用方法
US9142502B2 (en) * 2011-08-31 2015-09-22 Zhiwei Gong Semiconductor device packaging having pre-encapsulation through via formation using drop-in signal conduits
US8916421B2 (en) 2011-08-31 2014-12-23 Freescale Semiconductor, Inc. Semiconductor device packaging having pre-encapsulation through via formation using lead frames with attached signal conduits
WO2013069743A1 (ja) * 2011-11-10 2013-05-16 シチズンホールディングス株式会社 光集積デバイス
US8597983B2 (en) 2011-11-18 2013-12-03 Freescale Semiconductor, Inc. Semiconductor device packaging having substrate with pre-encapsulation through via formation
JPWO2015046334A1 (ja) 2013-09-27 2017-03-09 株式会社ダイセル 半導体素子三次元実装用充填材
JP2020013911A (ja) * 2018-07-19 2020-01-23 東京エレクトロン株式会社 基板処理システム及び基板処理方法

Family Cites Families (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3770631B2 (ja) 1994-10-24 2006-04-26 株式会社ルネサステクノロジ 半導体装置の製造方法
US5861666A (en) * 1995-08-30 1999-01-19 Tessera, Inc. Stacked chip assembly
JP3920399B2 (ja) * 1997-04-25 2007-05-30 株式会社東芝 マルチチップ半導体装置用チップの位置合わせ方法、およびマルチチップ半導体装置の製造方法・製造装置
JP3563604B2 (ja) * 1998-07-29 2004-09-08 株式会社東芝 マルチチップ半導体装置及びメモリカード
JP2000114206A (ja) 1998-10-05 2000-04-21 Sony Corp 半導体パッケージの製造方法
JP2000208702A (ja) 1999-01-14 2000-07-28 Hitachi Ltd 半導体装置およびその製造方法
US6307270B1 (en) * 1999-08-05 2001-10-23 Ming-Tung Shen Electro-optic device and method for manufacturing the same
JP2001250913A (ja) 1999-12-28 2001-09-14 Mitsumasa Koyanagi ３次元半導体集積回路装置及びその製造方法
JP4137328B2 (ja) 1999-12-28 2008-08-20 光正 小柳 ３次元半導体集積回路装置の製造方法
US6559539B2 (en) * 2001-01-24 2003-05-06 Hsiu Wen Tu Stacked package structure of image sensor
US6627983B2 (en) * 2001-01-24 2003-09-30 Hsiu Wen Tu Stacked package structure of image sensor
SG111919A1 (en) * 2001-08-29 2005-06-29 Micron Technology Inc Packaged microelectronic devices and methods of forming same
US6611052B2 (en) * 2001-11-16 2003-08-26 Micron Technology, Inc. Wafer level stackable semiconductor package
TWI234253B (en) 2002-05-31 2005-06-11 Fujitsu Ltd Semiconductor device and manufacturing method thereof
JP2004140037A (ja) * 2002-10-15 2004-05-13 Oki Electric Ind Co Ltd 半導体装置、及びその製造方法
JP3908146B2 (ja) 2002-10-28 2007-04-25 シャープ株式会社 半導体装置及び積層型半導体装置
JP3566957B2 (ja) * 2002-12-24 2004-09-15 沖電気工業株式会社 半導体装置及びその製造方法
JP4383274B2 (ja) * 2004-06-30 2009-12-16 Ｎｅｃエレクトロニクス株式会社 半導体装置および半導体ウエハの製造方法

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN110931427A (zh) * 2018-09-20 2020-03-27 三星电子株式会社 用于制造半导体器件的方法

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