KR20190062243A - 패키지 구조체 및 그 제조 방법 - Google Patents

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    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32135—Disposition the layer connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/32145—Disposition the layer connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
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    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H01L2224/45001—Core members of the connector
    • H01L2224/45099—Material
    • H01L2224/451—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/45117—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 400°C and less than 950°C
    • H01L2224/45124—Aluminium (Al) as principal constituent
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    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H01L2224/45001—Core members of the connector
    • H01L2224/45099—Material
    • H01L2224/451—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/45138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/45144—Gold (Au) as principal constituent
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    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
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    • H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
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    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
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    • H01L2224/49052—Different loop heights
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    • H01L2224/732—Location after the connecting process
    • H01L2224/73201—Location after the connecting process on the same surface
    • H01L2224/73203—Bump and layer connectors
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    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73201—Location after the connecting process on the same surface
    • H01L2224/73215—Layer and wire connectors
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    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73265—Layer and wire connectors
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    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73267—Layer and HDI connectors
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    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H01L2224/8319—Arrangement of the layer connectors prior to mounting
    • H01L2224/83191—Arrangement of the layer connectors prior to mounting wherein the layer connectors are disposed only on the semiconductor or solid-state body
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    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
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    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
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    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/0651—Wire or wire-like electrical connections from device to substrate
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Abstract

재배선 구조체, 다이, 복수의 도전성 구조체, 제 1 절연 밀봉재, 칩 스택, 및 제 2 절연 밀봉재를 포함하는 패키지 구조체. 상기 다이는 상기 재배선 구조체 상에 배치되고, 상기 재배선 구조체와 전기적으로 접속된다. 상기 도전성 구조체는 상기 재배선 구조체 상에 배치되고, 상기 재배선 구조체와 전기적으로 접속된다. 상기 도전성 구조체는 상기 다이를 둘러싼다. 상기 제 1 절연 밀봉재는 상기 다이 및 상기 도전성 구조체를 밀봉한다. 상기 제 1 절연 구조체는 상기 도전성 구조체의 상단면을 노출시키는 복수의 개구를 포함한다. 상기 칩 스택은 상기 제 1 절연 밀봉재 및 상기 다이 상에 배치된다. 상기 칩 스택은 상기 도전성 구조체와 전기적으로 접속된다. 상기 제 2 절연 밀봉재는 상기 칩 스택을 밀봉한다.

Description

패키지 구조체 및 그 제조 방법{PACKAGE STRUCTURE AND MANUFACTURING METHOD THEREOF}
(관련 출원의 상호참조)
본 출원은 2017년 11월 27일자로 제출된 미국 가출원 일련번호 제62/591,166호의 우선권 이익을 주장한다. 상기 언급된 특허출원의 전체 내용은 본원에 참조로서 포함되며 명세서의 일부를 구성한다.
본 개시는 일반적으로 패키지 구조체 및 그 제조 방법에 관한 것으로, 특히 칩 스택에 전기적으로 접속되는 짧은 도전성 구조체를 갖는 패키지 구조체 및 그 제조 방법에 관한 것이다.
최근에, 반도체 패키지 기술의 개발은 보다 작은 체적, 가벼운 중량, 높은 집적도, 및 저렴한 제조 비용으로 제품을 제공하는데 초점을 맞추어 왔다. 다기능 반도체 패키지에 대해, 칩을 스태킹하는 기술은 데이터를 저장하거나 처리하기 위해 대용량의 패키지를 제공하는데 이용되어 왔다. 개선된 소망의 특징을 갖는 다기능 전자 부품에 대한 수요의 급격한 증가는 본 기술분야의 연구자들에게 과제가 되고 있다.
본 개시는 보다 저렴한 제조 비용으로 패키지 구조체의 높이를 효과적으로 감소시키는 패키지 구조체 및 그 제조 방법을 제공한다.
본 개시는 재배선 구조체, 다이, 복수의 도전성 구조체, 제 1 절연 밀봉재, 칩 스택, 및 제 2 절연 밀봉재를 포함하는 패키지 구조체를 제공한다. 상기 다이는 상기 재배선 구조체 상에 배치되고, 상기 재배선 구조체에 전기적으로 접속된다. 상기 도전성 구조체는 상기 재배선 구조체 상에 배치되고, 상기 재배선 구조체에 전기적으로 접속된다. 상기 도전성 구조체는 상기 다이를 둘러싼다. 상기 제 1 절연 밀봉재는 상기 다이 및 상기 도전성 구조체를 밀봉한다. 상기 제 1 절연 구조체는 상기 도전성 구조체의 상부면을 노출시키는 복수의 개구를 포함한다. 상기 칩 스택은 상기 제 1 절연 밀봉재 및 상기 다이 상에 배치된다. 상기 칩 스택은 상기 도전성 구조체에 전기적으로 접속된다. 상기 제 2 절연 밀봉재는 상기 칩 스택을 밀봉한다.
본 개시는 패키지 구조체의 제조 방법을 제공한다. 상기 방법은 적어도 하기 단계를 포함한다. 캐리어가 제공된다. 재배선 구조체는 상기 캐리어 상에 형성된다. 상기 재배선 구조체 상에 복수의 다이 및 복수의 도전성 구조체가 배치된다. 상기 도전성 구조체는 상기 다이를 둘러싼다. 상기 다이 및 상기 도전성 구조체를 밀봉하기 위해 제 1 절연 밀봉재가 형성된다. 상기 도전성 구조체의 상부면을 노출시키기 위해 제 1 절연 밀봉재에 복수의 개구가 형성된다. 상기 재배선 구조체로부터 상기 캐리어가 제거된다. 칩 스택은 상기 재배선 구조체와 마주보는 제 1 절연 밀봉재 및 다이 상에 배치된다. 상기 칩 스택은 상기 도전성 구조체에 전기적으로 접속된다. 상기 칩 스택은 제 2 절연 밀봉재에 의해 밀봉된다.
상기에 기초하여, 도전성 구조체는 패키지 구조체 내의 수직 접속 특징으로서 제공될 수 있다. 도전성 구조체의 얇은 두께로 인해, 패키지 구조체의 크기가 효과적으로 감소될 수 있다. 또한, 짧은 도전성 구조체의 적용은 종래의 패키지 구조체에 있어서의 추가의 캐리어 또는 보다 두꺼운 구리 필라의 제거를 야기함으로써 제조 비용을 감소시킬 수 있다.
상술한 내용을 보다 잘 이해할 수 있도록, 도면과 함께 몇몇 실시형태가 이하와 같이 상세하게 설명된다.
첨부된 도면은 본 개시의 더 깊은 이해를 제공하기 위해 포함되며, 본 명세서에 통합되어 본 명세서의 일부를 구성한다. 도면은 본 개시의 예시적인 실시형태를 도시하고, 설명과 함께 본 개시의 원리를 설명하는 역할을 한다.
도 1a~도 1l은 본 개시의 일부 실시형태에 따른 패키지 구조체의 제조 방법을 도시하는 개략적인 단면도이다.
이하, 본 발명의 바람직한 실시형태에 대해 상세히 설명될 것이며, 그 예는 첨부되는 도면에 도시되어 있다. 가능하면, 도면 및 설명에서 동일하거나 유사한 부분을 나타내기 위해 동일한 참조부호가 사용된다.
도 1a~도 1l은 본 개시의 일부 실시형태에 따른 패키지 구조체(10)의 제조 방법을 도시하는 개략적인 단면도이다. 도 1a를 참조하면, 디본딩층(102)을 가지는 캐리어(100)가 제공되고, 그 위에 디 본딩층(102)이 형성된다. 캐리어(100)는 유리 기판 또는 유리 지지 보드일 수 있다. 그러나, 본 개시에 있어서 제한은 없는 것으로 해석한다. 재료가 그 위에 형성되어 있는 패키지 구조체를 구조체적으로 지지하면서 후속 공정을 견딜 수 있는 한, 다른 적합한 기판 재료가 적용될 수 있다. 디본딩층(102)은 광열변환(LTHC) 재료, 에폭시 수지, 무기 재료, 유기 중합체 재료, 또는 다른 적합한 접착 재료를 포함할 수 있다. 그러나, 본 개시는 이에 한정되는 것은 아니며, 일부 대안적인 실시형태에 있어서 다른 적합한 디본딩층이 사용될 수 있다.
도 1b를 참조하면, 캐리어(100) 위에 재배선 구조체(200)가 형성된다. 재배선 구조체(200)는 적어도 하나의 유전체층(202), 복수의 도전성 패턴(204), 및 복수의 도전성 비아(206)를 포함할 수 있다. 유전체층(202)은 스핀-온 코팅, 화학 기상 증착(CVD), 플라즈마 강화 화학 기상 증착(PECVD) 등과 같은 적합한 제작 기술에 의해 형성될 수 있다. 유전체층(202)은 산화규소, 질화규소, 탄화규소, 산질화규소, 폴리이미드, 벤조시클로부텐(BCB) 등과 같은 비유기 또는 유기 유전체 재료로 제조될 수 있다. 한편, 도전성 패턴(204) 및 도전성 비아(206)는 스퍼터링, 증착, 무전해 도금, 또는 전기 도금에 의해 형성될 수 있다. 도전성 패턴(204) 및 도전성 비아(206)는 유전체층(202)에 내장된다. 유전체층(202)과 도전성 패턴(204)은 교대로 적층될 수 있다. 도전성 비아(206)는 유전체층(202)을 관통하여 도전성 패턴(204)을 서로 전기적으로 접속시킨다. 도전성 패턴(204) 및 도전성 비아(206)는 구리, 알루미늄, 니켈, 금, 은, 주석, 이들의 조합, 구리/니켈/금의 복합 구조체, 또는 다른 적합한 도전성 재료로 제조될 수 있다.
도 1b에 도시된 바와 같이, 재배선 구조체(200)는 4개의 유전체층(202)을 포함한다. 그러나, 유전체층(202)의 수는 제한되지 않으며, 회로 설계에 기초하여 조정될 수 있다. 상부 유전체층(202)은 후속의 공정에 있어서의 전기 접속을 위해 상부 도전성 패턴(204)의 일부를 노출시키는 복수의 개구(OP1)를 가질 수 있다. 하부 유전체층(202)은 다른 회로 컴포넌트와의 더한 전기적 접속을 위해 하부 도전성 패턴(204) 부분을 노출시킨다.
도 1c를 참조하면, 복수의 도전성 구조체(300)는 상기 캐리어(100)와 마주보는 재배선 구조체(200) 상에 배치된다. 일부 실시형태에 있어서, 도전성 구조체(300)는 재배선 구조체(200)의 상부 도전성 패턴(204) 상에 도금될 수 있다. 도금 공정은 전기 도금, 무전해 도금, 침지 도금 등일 수 있다. 일부 실시형태에 있어서, 도전성 구조체(300)는 원통형 기둥으로서 형상화될 수 있다. 즉, 도전성 구조체(300)는 도전성 포스트, 도전성 필라 등을 포함할 수 있다. 그러나, 본 개시는 이에 한정되지 않는다. 일부 대안적인 실시형태에 있어서, 도전성 구조체(300)는 다각형 기둥 또는 다른 적합한 형상의 형태를 취할 수 있다. 일부 실시형태에 있어서, 각각의 도전성 구조체(300)는 다층 복합 구조체이다. 각각의 도전성 구조체(300)는 제 1 층(302), 상기 제 1 층(302) 상에 적층된 제 2 층(304), 및 상기 제 2 층(304) 상에 적층된 제 3 층(306)으로 구성될 수 있다. 제 1 층(302)의 재료, 제 2 층(304)의 재료, 및 제 3 층(306)의 재료는 서로 다를 수 있다. 예를 들면, 제 1 층(302)의 재료는 구리, 알루미늄, 주석, 은, 이들의 합금 등을 포함한다. 제 2 층(304)의 재료는 니켈, 솔더 등을 포함한다. 제 3 층의 재료는 전기 도전성이 우수하고 와이어 접착력(bondability)이 양호한 구리, 금, 또는 다른 금속 재료를 포함한다. 일부 실시형태에 있어서, 제 1 층(302), 제 2 층(304), 및 제 3 층(306)은 Cu/Ni/Au 복합 구조체를 형성할 수 있다. 제 3 층(306)은 연속적으로 형성된 부재들과 도전성 구조체(300)의 전기적 접속을 향상시킬 수 있다. 한편, 제 2 층(304)은 제 1 층(302)과 제 3 층(306) 사이에 개재되어 제 1 층(302)과 제 3 층(306) 사이의 배리어층으로서 작용한다. 예를 들면, 제 1 층(302), 제 2 층(304), 및 제 3 층(306)이 Cu/Ni/Au 복합 구조체인 경우, 니켈로 형성되는 제 2 층(304)은 제 1 층(302)의 구리 원자가 제 3 층(306)으로 확산되는 것을 방지할 수 있다. 구리에 의한 제 3 층(306)의 오염은 제 3 층(306)이 쉽게 산화되도록 하여, 열악한 와이어 접착력을 초래한다. 그러나, 배리어층으로서의 제 2 층(304)의 보조에 의해, 상술한 부작용이 충분히 방지될 수 있다. 도전성 구조체(300)는 도 1c에 있어서 3개의 층으로 구성된 것으로 도시되지만, 본 개시는 이에 한정되지 않는다. 일부 대안적인 실시형태에 있어서, 각각의 도전성 구조체(300)는 단일의 층상 구조체 또는 2개, 4개, 또는 그 이상의 층들로 구성되는 다층 구조체일 수 있다.
도 1c에 도시된 바와 같이, 도전성 구조체(300)는 재배선 구조체(200)의 상부 유전체층(202)의 개구(OP1)의 일부를 메운다. 예를 들면, 도전성 구조체(300)의 제 1 층(302)은 상부 유전체층(202)의 개구(OP1) 내에 부분적으로 배치되어 재배 선 구조체(200)와 도전성 구조체(300) 사이에 전기적 접속을 형성한다. 제 1 층(302)은 재배선 구조체(200)의 상부 도전성 패턴(204)과 물리적으로 접촉될 수 있다.
도 1d를 참조하면, 복수의 다이(400)는 캐리어(100)와 마주보는 재배선 구조체(200) 상에 배치된다. 다이(400)는 픽 앤드 플레이스(pick-and-placed) 공정에 의해 재배선 구조체(200) 상에 배치될 수 있다. 일부 실시형태에 있어서, 다이(400)는 도전성 구조체(300)가 다이(400)를 둘러싸도록 위치된다. 상기 도전성 구조체(300)는 적어도 하나의 다이(400) 주변을 따라 배치된다. 다이(400)는 디지털 다이, 아날로그 다이, 또는 혼합 시그널 다이를 포함할 수 있다. 예를 들면, 다이(400)는 주문형 집적 회로(ASIC) 다이, 로직 다이, 또는 다른 적합한 다이일 수 있다. 각각의 다이(400)는 반도체 기판(402), 복수의 도전성 패드(404), 패시베이션층(406), 및 복수의 도전성 커넥터(408)를 포함한다. 일부 실시형태에 있어서, 반도체 기판(402)은 액티브 컴포넌트(예를 들면, 트랜지스터 등) 및 선택적으로 그 안에 형성된 패시브 컴포넌트(예를 들면, 레지스터, 커패시터, 인덕터 등)를 포함하는 실리콘 기판일 수 있다. 상기 도전성 패드(404)는 반도체 기판(402) 위에 분포된다. 도전성 패드(404)는 알루미늄 패드, 구리 패드, 또는 다른 적합한 금속 패드를 포함할 수 있다. 패시베이션층(406)은 반도체 기판(402) 위에 형성되어 각각의 접속 패드(404)를 부분적으로 덮는다. 즉, 패시베이션층(406)은 각각의 접속 패드(404)의 적어도 일부를 드러내는 복수의 접촉 개구를 갖는다. 패시베이션층(406)은 산화규소층, 질화규소층, 산질화규소층, 또는 중합체 재료 또는 다른 적합한 유전체 재료로 형성된 유전체층일 수 있다. 도전성 커넥터(408)는 도전성 패드(404) 상에 배치된다. 예를 들면, 도전성 커넥터(408)는 도전성 패드(404)와의 전기적 접속을 제공하도록 패시베이션층(406)의 접촉 개구 내로 연장될 수 있다. 일부 실시형태에 있어서, 각각의 도전성 커넥터(408)는 도전성 포스트(408a) 및 상기 도전성 포스트(408a) 상에 배치된 도전성 범프(408b)를 포함할 수 있다. 도전성 포스트(408a)는 도전성 패드(404) 상에 도금될 수 있다. 도금 공정은 전기 도금, 무전해 도금, 침지 도금 등일 수 있다. 도전성 포스트(408a)는 구리, 구리 합금 등을 포함할 수 있다. 한편, 도전성 범프(408b)는 구리, 니켈, 주석, 은, 또는 이들의 조합으로 제조될 수 있다. 일부 실시형태에 있어서, 도전성 포스트(408a)는 생략될 수 있다. 도전성 커넥터(408)는 C2(Chip Connection) 범프 또는 C4(Controlled Collapse Chip Connection) 범프를 포함할 수 있다.
각각의 다이(400)는 액티브 표면(400a) 및 상기 액티브 표면(400a)과 마주보는 후면(400b)을 갖는다. 도 1d에 도시된 바와 같이, 다이(400)는 상기 다이(400)의 액티브 표면(400a)이 상기 재배선 구조체(200)를 향하도록 페이스 다운 방식으로 배치된다. 다이(400)는 플립칩 본딩(flip-chip bonding)에 의해 재배선 구조체(200)와 접속될 수 있다. 다이(400)의 도전성 커넥터(408)는 상부 유전체층(202)의 개구(OP1)의 또 다른 부분에 배치될 수 있고, 상기 재배선 구조체(200)의 상부 도전성 패턴(204)과 물리적으로 접촉할 수 있다. 이와 같이, 다이(400)와 재배선 구조체(200) 사이의 전기적 접속이 달성될 수 있다. 일부 실시형태에 있어서, 재배선 구조체(200)는 다이(400)로/다이(400)로부터 전기 신호를 리라우팅하기 위해 사용될 수 있고, 다이(400)보다 넓은 영역으로 확장될 수 있다. 따라서, 일부 실시형태에 있어서, 재배선 구조체(200)는 "팬아웃 재배선 구조체(fan-out redistribution structure)"라고 지칭될 수 있다.
도 1d에 도시된 바와 같이, 도전성 구조체(300)의 두께(t300)는 다이(400)의 두께(t400)보다 얇다. 예를 들면, 다이(400)의 후면(400b)은 재배선 구조체(200)를 기준으로 도전성 구조체(300)의 상부면(300a)보다 높은 레벨 높이를 갖는다.
일부 실시형태에 있어서, 언더필(500)은 재배선 구조체(200)와 다이(400) 사이에 형성되어 도전성 커넥터(408)와 상부 도전성 패턴(204) 사이의 결합을 보호하고 분리시킨다. 일부 실시형태에 있어서, 언더필(500)은 상부 유전체층(202)의 개구(OP1)를 채운다. 언더필(500)은 중합체 재료, 수지, 또는 실리카 첨가제를 포함하는 모세관 언더필(CUF)로 제조될 수 있다.
도전성 구조체(300)는 도 1c 및 도 1d에 있어서의 다이(400)의 배치 전에 형성되는 것으로 도시되지만, 본 개시는 이에 한정되지 않는다. 일부 대안적인 실시형태에 있어서, 다이(400)는 도전성 구조체(300)가 형성되기 전에 재배선 구조체(200) 상에 배치될 수 있다. 즉, 도 1c 및 도 1d에 도시된 제작 단계는 상호전환 가능하다.
도 1e를 참조하면, 재배선 구조체(200) 상에 절연 재료(612)가 형성되어 도전성 구조체(300), 다이(400), 및 언더필(500)을 밀봉한다. 상기 절연 재료(612)는 몰딩 공정 또는 에폭시, 실리콘, 또는 다른 적합한 수지와 같은 절연 재료에 의해 형성된 몰딩 화합물을 포함할 수 있다. 일부 실시형태에 있어서, 절연 재료(612)는 도전성 구조체(300) 및 다이(400)가 드러나지 않도록 오버 몰딩 공정에 의해 형성된다. 도 1e에 도시된 바와 같이, 절연 재료(612)의 상부면(612a)은 도전성 구조체(300)의 상부면(300a)의 높이 및 다이(400)의 후면(400b)의 높이보다 높은 레벨 높이에 위치된다.
도 1f를 참조하면, 절연 재료(612)의 두께는 제 1 절연 밀봉재(610)를 형성하기 위해 감소된다. 또한, 도전성 구조체(300)는 제 1 절연 밀봉재(610)에 의해 완전히 밀봉되는 반면, 절연 재료(612)의 일부는 다이(400)의 후면(400b)을 노출시키기 위해 제거될 수 있다. 일부 실시형태에 있어서, 절연 재료(612)는 평탄화 공정에 의해 제거될 수 있다. 평탄화 공정은 화학적 기계적 연마(CMP), 기계적 연삭, 에칭, 또는 다른 적합한 공정일 수 있다. 평탄화 공정은 절연 재료(612) 및 다이(400)를 더 연삭하여 후속으로 형성된 패키지 구조체(10)의 전체 두께를 감소시킬 수 있다. 평탄화 공정 후에, 제 1 절연 밀봉재(610)는 다이(400)를 측방으로 밀봉하기 위해 재배선 구조체(200) 상에 배치된다. 또한, 제 1 절연 밀봉재(610)는 도전성 구조체(300)의 측벽 및 상부면(300a)을 밀봉한다. 제 1 절연 밀봉재(610)의 상부면(610a)과 다이(400)의 후면(400b)은 서로 실질적으로 동일 평면 상에 존재할 수 있다. 한편, 제 1 절연 밀봉재(610)의 상부면(610a)은 도전성 구조체(300)의 상부면(300a)보다 높은 레벨 높이를 갖는다. 제 1 절연 밀봉재(610)의 두께(t610)는 각각의 도전성 구조체(300)의 두께(t300)보다 두꺼울 수 있다.
도 1g를 참조하면, 복수의 개구(OP2)가 제 1 절연 밀봉재(610)에 형성된다. 일부 실시형태에 있어서, 개구(OP2)는 레이저 드릴링 공정에 의해 형성된다. 도전성 구조체(300) 위에 위치된 제 1 절연 밀봉재(610)는 개구(OP2)를 형성하도록 부분적으로 제거될 수 있다. 도 1g에 도시된 바와 같이, 개구(OP2)의 위치는 도전성 구조체(300)의 위치에 대응한다. 각각의 개구(OP2)는 각각의 도전성 구조체(300)의 일부를 노출시킬 수 있다. 상기 개구(OP2)는 도전성 구조체(300)의 상부면(300a)을 노출시킬 수 있다. 일부 실시형태에 있어서, 상기 개구(OP2)는 도전성 구조체(300)의 제 3 층(306)을 부분적으로 노출시킬 수 있다.
도 1h를 참조하면, 디본딩층(102) 및 캐리어(100)는 재배선 구조체(200)로부터 제거된다. 디본딩층(102)이 LTHC층인 경우, 디본딩층(102) 및 캐리어(100)는 UV 레이저광에 노출되면 재배선 구조체(200)의 하부 도전성 패턴(204) 및 하부 유전체층(202)으로부터 박리되어 분리될 수 있다. 도 1h에 도시된 구조체는 종래의 와이어 본딩 어셈블리를 위해 스트립 형태로 절단(sawed)될 수 있다.
도 1i를 참조하면, 칩 스택(710)은 재배선 구조체(200)와 마주보는 제 1 절연 밀봉재(610) 및 다이(400) 상에 배치된다. 상기 칩 스택(710)은 다이(400)의 후면(400b) 및 제 1 절연 밀봉재(610)의 상부면(610a) 상에 배치될 수 있다. 칩 스택(710)은 서로 상부에 적층된 복수의 칩으로 형성될 수 있다. 칩은 NAND 플래시와 같은 비휘발성 메모리를 갖는 메모리 칩일 수 있다. 그러나, 본 개시는 이에 한정되지 않는다. 일부 대안적인 실시형태에 있어서, 칩 스택(710)의 칩은 로직 기능, 컴퓨팅 기능 등과 같은 다른 기능을 행할 수 있는 칩일 수 있다. 칩 부착층은 칩 스택(710) 내의 2개의 인접한 칩 사이에 배치되어 이들 2개의 칩 사이의 접착성을 향상시킬 수 있다.
칩 스택(710)은 복수의 도전성 와이어(720)를 통해 도전성 구조체(300)에 전기적으로 접속될 수 있다. 칩 스택(710)이 다이(400) 및 제 1 절연 밀봉재(610) 상에 배치되면, 와이어 본딩 공정에 의해 복수의 도전성 와이어(720)가 형성될 수 있다. 도전성 와이어(720)의 일 단부는 칩 스택(710)의 적어도 하나의 칩에 결합되고, 도전성 와이어(720)는 제 1 절연 밀봉재(610)의 개구(OP2)로 연장되고, 도전성 와이어(720)의 또 다른 단부는 도전성 구조체(300)의 제 3 층(306)에 결합된다. 도전성 와이어(720)의 재료는 금, 알루미늄, 또는 다른 적합한 도전성 재료를 포함할 수 있다. 일부 실시형태에 있어서, 도전성 와이어(720)의 재료는 도전성 구조체(300)의 제 3 층(306)의 재료와 동일하다.
도 1j를 참조하면, 칩 스택(710) 및 도전성 와이어(720)가 제 2 절연 밀봉재(620)에 내장되도록, 칩 스택(710) 및 도전성 와이어(720)를 밀봉하기 위해 제 1 절연 밀봉재(610) 및 다이(400) 상에 제 2 절연 밀봉재(620)가 형성된다. 제 2 절연 밀봉재(620)의 재료는 제 1 절연 밀봉재(610)의 재료와 동일하거나 상이할 수 있다. 제 2 절연 밀봉재(620)의 재료는 에폭시, 몰딩 화합물, 또는 다른 적합한 절연 재료일 수 있다. 일부 실시형태에 있어서, 제 2 절연 밀봉재(620)의 재료는 낮은 흡습률을 가질 수 있다. 제 2 절연 밀봉재(620)는 압축 몰딩, 트랜스퍼 몰딩, 또는 다른 밀봉 공정에 의해 형성될 수 있다. 도 1j에 도시된 바와 같이, 제 2 절연 밀봉재(620)는 제 1 절연 밀봉재(610)의 개구(OP2)를 충전하여 개구(OP2) 내에 위치된 도전성 와이어(720)의 세그먼트를 보호할 수 있다. 제 2 절연 밀봉재(620)는 도전성 구조체(300)의 일부와 물리적으로 접촉될 수 있다. 제 2 절연 밀봉재(620)는 칩 스택(710) 및 도전성 와이어(720)에 대한 물리적 지지, 기계적 보호, 및 전기적 및 환경적 분리를 제공한다.
도 1k를 참조하면, 다이(400) 및 도전성 구조체(300)와 마주보는 재배선 구조체 상에 복수의 도전성 단자(800)가 형성된다. 일부 실시형태에 있어서, 도전성 단자(800)는 재배선 구조체(200)의 하부 도전성 패턴(204) 상에 배치된다. 즉, 재배선 구조체(200)의 하부 도전성 패턴(204)은 언더볼 메탈리제이션(under-ball metallization, UBM) 패턴이라고 칭할 수 있다. 도전성 단자(800)는 볼 배치 공정 및/또는 리플로우 공정에 의해 형성될 수 있다. 도전성 단자(800)는 솔더 볼과 같은 도전성 범프일 수 있다. 그러나, 본 개시는 이에 한정되지 않는다. 일부 대안적인 실시형태에 있어서, 도전성 단자(800)는 설계 요건에 기초하여 다른 가능한 형태 및 형상을 취할 수 있다. 예를 들면, 도전성 단자(800)는 도전성 필라 또는 도전성 포스트의 형태를 취할 수 있다.
도 1l을 참조하면, 도전성 단자(800)를 형성한 후, 싱귤레이션 공정을 행하여 복수의 패키지 구조체(10)를 얻는다. 상기 싱귤레이션 공정은, 예를 들면 회전 블레이드 또는 레이저 빔을 이용한 컷팅을 포함한다.
상기에 기초하여, 도전성 구조체는 패키지 구조체 내의 수직 접속 특징으로서 작용할 수 있다. 도전성 구조체의 얇은 두께로 인해, 패키지 구조체의 크기가 효과적으로 감소될 수 있다. 또한, 짧은 도전성 구조체의 적용은 종래의 패키지 구조체에 있어서의 추가적인 캐리어 또는 보다 두꺼운 구리 필라의 제거를 야기하여 제조 비용을 감소시킬 수 있다.
본 개시의 범주 또는 사상을 벗어나지 않고, 본 명세서에 개시된 실시형태에 대해 다양한 수정 및 변경이 이루어질 수 있음이 당업자에게 명백해질 것이다. 상술의 관점에서, 본 개시는 이하의 청구범위 및 그 균등의 범위 내에 있는 수정 및 변경을 포함하는 것으로 의도된다.

Claims (20)

  1. 재배선 구조체;
    상기 재배선 구조체 상에 배치되고, 상기 재배선 구조체에 전기적으로 접속되는 다이;
    상기 재배선 구조체 상에 배치되고, 상기 재배선 구조체에 전기적으로 접속되며, 상기 다이를 둘러싸는 복수의 도전성 구조체;
    상기 다이 및 상기 도전성 구조체를 밀봉하고, 상기 도전성 구조체의 상부면을 노출시키는 복수의 개구를 포함하는 제 1 절연 밀봉재;
    상기 제 1 절연 밀봉재 및 상기 다이 상에 배치되고, 상기 도전성 구조체에 전기적으로 접속되는 칩 스택; 및
    상기 칩 스택을 밀봉하는 제 2 절연 밀봉재를 포함하는, 패키지 구조체.
  2. 제 1 항에 있어서,
    상기 도전성 구조체 및 상기 다이와 마주보는 상기 재배선 구조체 상에 배치되는 복수의 도전성 단자를 더 포함하는, 패키지 구조체.
  3. 제 1 항에 있어서,
    상기 재배선 구조체와 상기 다이 사이에 배치되는 언더필을 더 포함하는, 패키지 구조체.
  4. 제 1 항에 있어서,
    상기 제 2 절연 밀봉재에 내장된 복수의 도전성 와이어를 더 포함하고, 상기 칩 스택은 상기 도전성 와이어를 통해 상기 도전성 구조체에 전기적으로 접속되고, 상기 도전성 와이어는 상기 제 1 절연 밀봉재의 개구로 연장되는, 패키지 구조체.
  5. 제 1 항에 있어서,
    상기 제 2 절연 밀봉재는 상기 제 1 절연 밀봉재의 개구에 충전되는, 패키지 구조체.
  6. 제 1 항에 있어서,
    각각의 도전성 구조체는 제 1 층, 상기 제 1 층 상에 적층되는 제 2 층, 및 상기 제 2 층 상에 적층되는 제 3 층 및 상기 제 3 층을 노출시키는 상기 제 1 절연 밀봉재의 개구를 포함하는, 패키지 구조체.
  7. 제 6 항에 있어서,
    상기 제 3 층의 재료는 금을 포함하는, 패키지 구조체.
  8. 제 1 항에 있어서,
    상기 제 1 절연 밀봉재의 두께는 각각의 도전성 구조체의 두께보다 두꺼운, 패키지 구조체.
  9. 제 1 항에 있어서,
    상기 제 1 절연 밀봉재의 상부면은 상기 도전성 구조체의 상부면보다 높은 레벨 높이를 갖는, 패키지 구조체.
  10. 제 1 항에 있어서,
    상기 다이는 액티브 표면 및 상기 액티브 표면과 마주보는 후면을 갖고, 상기 다이는 상기 액티브 표면 상에 위치되는 복수의 도전성 커넥터를 포함하고, 상기 도전성 커넥터는 상기 재배선 구조체와 직접 접촉되는, 패키지 구조체.
  11. 캐리어를 제공하는 단계;
    상기 캐리어 상에 재배선 구조체를 형성하는 단계;
    상기 재배선 구조체 상에 복수의 도전성 구조체 및 복수의 다이를 배치하고, 상기 도전성 구조체는 상기 다이를 둘러싸는 단계;
    상기 다이 및 상기 도전성 구조체를 밀봉하기 위해 제 1 절연 밀봉재를 형성하는 단계;
    상기 도전성 구조체의 상부면을 노출시키기 위해 상기 제 1 절연 밀봉재에 복수의 개구를 형성하는 단계;
    상기 재배선 구조체로부터 상기 캐리어를 제거하는 단계;
    상기 재배선 구조체와 마주보는 제 1 절연 밀봉재 및 상기 다이 상에 칩 스택을 배치하는 단계로서, 상기 칩 스택은 상기 도전성 구조체에 전기적으로 접속되는 단계; 및
    제 2 절연 밀봉재에 의해 상기 칩 스택을 밀봉하는 단계를 포함하는, 패키지 구조체의 제조 방법.
  12. 제 11 항에 있어서,
    상기 도전성 구조체 및 상기 다이와 마주보는 상기 재배선 구조체 상에 복수의 도전성 단자를 형성하는 단계를 더 포함하는, 패키지 구조체의 제조 방법.
  13. 제 11 항에 있어서,
    상기 제 2 절연 밀봉재에 내장되는 복수의 도전성 와이어를 형성하는 단계를 더 포함하고, 상기 칩 스택은 상기 도전성 와이어를 통해 상기 도전성 구조체에 전기적으로 접속되며, 상기 도전성 와이어는 상기 제 1 절연 밀봉재의 개구로 연장되는, 패키지 구조체의 제조 방법.
  14. 제 11 항에 있어서,
    싱귤레이션 공정을 행하는 단계를 더 포함하는, 패키지 구조체의 제조 방법.
  15. 제 11 항에 있어서,
    상기 재배선 구조체와 상기 다이 사이에 언더필을 형성하는 단계를 더 포함하는, 패키지 구조체의 제조 방법.
  16. 제 11 항에 있어서,
    상기 다이는 플립칩 본딩을 통해 상기 재배선 구조체에 접속되는, 패키지 구조체의 제조 방법.
  17. 제 11 항에 있어서,
    상기 제 1 절연 밀봉재의 개구는 레이저 드릴링 공정에 의해 형성되는, 패키지 구조체의 제조 방법.
  18. 제 11 항에 있어서,
    상기 제 2 절연 밀봉재에 의해 상기 칩 스택을 밀봉하는 단계는 상기 제 2 절연 밀봉재를 상기 제 1 절연 밀봉재의 개구에 충전시키는 단계를 포함하는, 패키지 구조체의 제조 방법.
  19. 제 11 항에 있어서,
    각각의 상기 다이는 액티브 표면 및 상기 액티브 표면과 마주보는 후면을 갖고, 상기 제 1 절연 밀봉재를 형성하는 단계는:
    상기 다이와 상기 도전성 구조체를 덮기 위해 상기 재배선 구조체 위에 절연 재료를 형성하는 단계; 및
    상기 다이의 후면을 노출시키기 위해 상기 절연 재료의 일부를 제거하는 단계를 포함하는, 패키지 구조체의 제조 방법.
  20. 제 19 항에 있어서,
    상기 다이의 후면을 노출시키기 위해 상기 절연 재료의 일부를 제거하는 단계에 있어서 상기 도전성 구조체는 드러나지 않는, 패키지 구조체의 제조 방법.
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