CN111968949B - 芯片封装工艺及封装芯片 - Google Patents

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Abstract

本发明公开一种芯片封装工艺及封装芯片，其中，所述芯片封装工艺包括如下步骤：提供基板、第一芯片和第二芯片，将所述第一芯片贴置于所述基板上；于所述基板上形成塑封层，所述塑封层将所述第一芯片塑封；对所述塑封层背向所述基板的一侧进行加工，以将所述第一芯片背向所述基板的一侧裸露；将所述第二芯片贴置于所述第一芯片背向所述基板的一侧。本发明通过将第一芯片进行塑封之后，通过研磨将第一芯片的背部裸露，当将第二芯片贴置在第一芯片的背部上时，基板和第二芯片之间的距离减小，实现减小封装后的封装体的厚度。

Description

芯片封装工艺及封装芯片
技术领域
本发明涉及半导体封装技术领域，特别涉及一种芯片封装工艺及封装芯片。
背景技术
传统层叠封装技术(Package on Package)生产的叠型集成封装芯片，将芯片贴附在基板上之后，进行塑封，然后再在塑封层上设置基板转接板，在基板转接板上再重新贴置芯片，以实现上下垂直方向上多个芯片的集成封装结构，这样充分利用了垂直空间，不可避免的，封装体厚度会有所增大。
发明内容
本发明的主要目的是提出一种芯片封装工艺及封装芯片，旨在改善现有的集成封装芯片厚度大的问题。
为实现上述目的，本发明提出的芯片封装工艺，包括如下步骤：
提供基板、第一芯片和第二芯片，将所述第一芯片贴置于所述基板上；
于所述基板上形成塑封层，所述塑封层将所述第一芯片塑封；
对所述塑封层背向所述基板的一侧进行加工，以将所述第一芯片背向所述基板的一侧裸露；
将所述第二芯片贴置于所述第一芯片背向所述基板的一侧。
可选地，所述对所述塑封层背向所述基板的一侧进行加工，以将所述第一芯片背向所述基板的一侧裸露的步骤包括：
研磨所述塑封层背向所述基板的一侧，以使研磨后的所述第一芯片背向所述基板的一侧表面与所述塑封层背向所述基板的一侧表面在同一平面上，以将所述第一芯片背向所述基板的一侧裸露。
可选地，所述对所述塑封层背向所述基板的一侧进行加工，以将所述第一芯片背向所述基板的一侧裸露的步骤包括：
研磨与所述第一芯片所在位置相对应的所述塑封层，将所述第一芯片背向所述基板的一侧裸露。
可选地，在执行将所述第一芯片背向所述基板的一侧裸露的步骤之后，所述芯片封装工艺还包括：
刻蚀所述第一芯片背向所述基板的一侧，以使研磨后的所述第一芯片背向所述基板的一侧表面与所述基板之间的距离小于所述塑封层背向所述基板的一侧表面与所述基板之间的距离。
可选地，在执行对所述塑封层背向所述基板的一侧进行加工，以将所述第一芯片背向所述基板的一侧裸露的步骤之后，所述芯片封装工艺还包括：
于所述塑封层背向所述基板的一侧形成电路层，所述基板通过打线芯片与所述电路层电连接，所述第二芯片通过焊线与所述电路层电连接。
可选地，所述于所述塑封层背向所述基板的一侧形成电路层的步骤包括：
于所述塑封层背向所述基板的一侧形成种子层；以及
于所述塑封层背向所述基板的一侧形成所述电路层。
可选地，所述塑封层为有机金属复合物改性塑封料，通过激光照射使所述塑封层背向所述基板的一侧活化形成所述种子层。
可选地，在执行所述通过激光照射使所述塑封层背向所述基板的一侧活化形成所述种子层的步骤之前还包括：
在所述塑封层背向所述基板的一侧施加掩膜层，所述掩膜层设有与所述电路层的电路图案相对应的透光部。
可选地，所述基板通过打线芯片与所述电路层电连接的步骤包括：
提供打线芯片，所述打线芯片与所述基板电连接，所述塑封层将所述打线芯片塑封，所述打线芯片具有导电柱，研磨所述塑封层，以使所述导电柱裸露，将所述导电柱与所述电路层电连接；或者
提供打线芯片，所述打线芯片与所述基板电连接，所述塑封层将所述打线芯片塑封，所述打线芯片具有导电柱，对所述塑封层进行钻孔，以使所述导电柱裸露，在所述钻孔内填充导体，通过所述导体将所述导电柱与所述电路层电连接。
可选地，所述打线芯片通过连接导线与所述基板电连接，所述打线芯片与所述电路层电连接。
可选地，在执行所述第二芯片通过焊线与所述电路层电连接的步骤之后，所述芯片封装工艺之后还包括：
提供第三芯片，将所述第三芯片贴置于所述电路层。
可选地，在执行提供第三芯片，将所述第三芯片倒装贴置于所述电路层的步骤之后，所述芯片封装工艺还包括：
在所述塑封层背向所述基板的一侧进行二次塑封，以将所述第二芯片、第三芯片以及所述电路层进行塑封。
本发明还提出一种封装芯片，包括：
基板；
塑封层，设于所述基板上，所述塑封层背向所述基板的一侧凹设有容置部；
第一芯片，贴置于所述基板上，并位于所述塑封层内，所述第一芯片背向所述基板的一侧与所述容置部相连通；以及
第二芯片，设于所述容置部内，并贴置于所述第一芯片背向所述基板的一侧。
可选地，所述封装芯片还包括：
打线芯片，设于所述塑封层，并与所述基板电连接；
焊线，与所述第二芯片电连接；以及
电路层，设于所述塑封层背向所述基板的一侧，所述打线芯片与所述电路层电连接，所述第二芯片通过所述焊线与所述电路层电连接。
本发明技术方案通过将第一芯片进行塑封之后，通过研磨将第一芯片的背部裸露，当将第二芯片贴置在第一芯片的背部上时，基板和第二芯片之间的距离减小，实现减小封装后的整体芯片的厚度。
附图说明
为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图示出的结构获得其他的附图。
图1为本发明芯片封装工艺一实施例的流程示意图；
图2为本发明研磨塑封层一实施例的流程示意图；
图3为本发明研磨塑封层另一实施例的流程示意图；
图4为本发明刻蚀第一芯片一实施例的流程示意图
图5本发明步骤S50一实施例的流程示意图；
图6为本发明形成电路层一实施例的流程示意图；
图7为本发明基板与电路层连接一实施例的流程示意图；
图8为本发明基板与电路层连接另一实施例的流程示意图；
图9为本发明步骤S60一实施例的流程示意图；
图10为本发明封装芯片一实施例的结构示意图；
图11为本发明形成封装芯片一实施例的流程示意图；
图12为本发明形成封装芯片另一实施例的流程示意图。
附图标号说明：
标号 名称 标号 名称
10 基板 201 打线芯片
202 连接导线 21 导电柱
22 导体 30 锡球
40 第一芯片 50 塑封层
51 种子层 52 掩膜层
53 容置部 60 第二芯片
61 焊线 70 第三芯片
80 激光设备
本发明目的的实现、功能特点及优点将结合实施例，参照附图做进一步说明。
具体实施方式
下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明的一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有作出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。
需要说明，若本发明实施例中有涉及方向性指示(诸如上、下、左、右、前、后……)，则该方向性指示仅用于解释在某一特定姿态(如附图所示)下各部件之间的相对位置关系、运动情况等，如果该特定姿态发生改变时，则该方向性指示也相应地随之改变。
另外，若本发明实施例中有涉及“第一”、“第二”等的描述，则该“第一”、“第二”等的描述仅用于描述目的，而不能理解为指示或暗示其相对重要性或者隐含指明所指示的技术特征的数量。由此，限定有“第一”、“第二”的特征可以明示或者隐含地包括至少一个该特征。另外，各个实施例之间的技术方案可以相互结合，但是必须是以本领域普通技术人员能够实现为基础，当技术方案的结合出现相互矛盾或无法实现时应当认为这种技术方案的结合不存在，也不在本发明要求的保护范围之内。
请参阅图1，本发明提出一种芯片封装工艺，包括如下步骤：
S10：提供基板10、第一芯片40和第二芯片60，将所述第一芯片40贴置于所述基板10上。
所述基板10上设有电路，所述基板10上具有与所述第一芯片40相对应的安装位，所述安装位具有连接基板10中的电路的连接触点。所述第一芯片40可以倒装贴置于所述基板10上，以使所述第一芯片40的引脚或连接触点朝向所述基板10设置，所述第一芯片40安装在对应的所述安装位上之后，所述第一芯片40与所述安装位的连接触点相互连接，以使所述第一芯片40与所述基板10的电路导通。所述第一芯片40背向所述基板10的一侧端面为其背部。所述第一芯片40可以为倒装芯片(Flip Chip Die)，将其锡球30与基板10上的连接触点相互连接，实现所述第一芯片40的贴装。
S20：于所述基板10上形成塑封层50，所述塑封层50将所述第一芯片40塑封。
通过塑封材料在所述基板10上形成所述塑封层50，所述第一芯片40被塑封在所述塑封层50内。
S30：对所述塑封层50背向所述基板10的一侧进行加工，以将所述第一芯片40背向所述基板10的一侧裸露。
在将所述第一芯片40进行塑封之后，对所述塑封层进行加工，使所述第一芯片40背向所述基板10的一侧的塑封层50被除去，以使所述第一芯片40背向所述基本10的一侧形成可以用于容置第二芯片60的空间。
S40：将所述第二芯片60贴置于所述第一芯片40背向所述基板10的一侧。
请结合参阅图10，通过研磨所述塑封层50，使所述第一芯片40的背向所述基板的一侧裸露，将所述第二芯片60的背部贴置于所述第一芯片40的背向所述基板的一侧，所述第二芯片60的连接触点背向所述基板10设置。
当将所述第二芯片60贴置于所述第一芯片40的背部时，所述第二芯片60、所述塑封层50以及所述基板10形成封装体。相比现有的直接在完成塑封之后，将所述第二芯片60贴装在所述塑封层50表面的方式，由于经过研磨以及刻蚀加工之后，所述第二芯片60背向所述基板10的一侧与所述基板10的距离会相对减小，进而使得封装体的整体厚度减小。
由于在对芯片进行封装时，生成的封装体的整体厚度中，芯片本身的厚度占很大一部分，通过采用将第一芯片40倒装贴置在基板10上，能够利用第一芯片40的背部空间来实现对封装体内部空间的充分利用。将第二芯片60贴置在第一芯片40上时，可以减小芯片之间的距离，实现减小封装体的整体厚度，可以减少SIP(System In a Package，系统级封装)封装空间，实现SIP更小型化；由于可以减小第一芯片40在封装体的总厚度中所占的比例，使贴附第二芯片60的空间相对更多，进而可以在塑封体内集成更多的芯片，达到更高密度要求。
在形成所述塑封层50时，可以在所述基板10上设置焊线等作为连接结构，将连接结构部分塑封于所述塑封层50内，部分伸出所述塑封层50并与所述第二芯片60电连接，进而实现通过连接结构将所述第二芯片60与所述基板10电连接，以使实现所述第一芯片40与所述第二芯片60之间的相互导通。也可以采用其他方式实现所述第二芯片60与所述基板10之间的导通。
请参阅图2，在本发明的一个实施例中，所述步骤S30包括：
S310：研磨所述塑封层50背向所述基板10的一侧，以使研磨后的所述第一芯片40背向所述基板10的一侧表面与所述塑封层50背向所述基板10的一侧表面在同一平面上，以将所述第一芯片40背向所述基板10的一侧裸露。
请结合参阅图11，在对所述塑封层50背向所述基板10的一侧进行研磨时，由于所述第一芯片40被塑封在所述塑封层50内，可以对所述塑封层50的整个表面进行研磨，以使所述塑封层50的整体厚度减小，直到所述第一芯片40的背部裸露。
通过对所述塑封层50的整体进行研磨，能够方便研磨加工定位，方便对研磨加工的控制。由于对所述塑封层50整体进行打磨，使得所述塑封层50背向所述基板10的一侧端面与所述基板10之间的距离减小，在对封装体进行再次贴装时，所贴装形成的整体结构的厚度也相对减小。如在所述塑封层50上形成重新布线层，并生成电路层时，电路层与基板10之间的距离减小，当在电路层上再次贴装芯片时，所形成的封装体的厚度减小。对所述塑封层50背向所述基板10的一侧进行研磨的方法，可以参考现有技术。
请参阅图3，在本发明的另一个实施例中，所述步骤S30包括：
S320：研磨与所述第一芯片40所在位置相对应的所述塑封层50，将所述第一芯片40背向所述基板10的一侧裸露。
请结合参阅图12，在研磨所述塑封层50时，仅研磨与所述第一芯片40对应位置的塑封层50，以使所述塑封层50上形成与所述第一芯片40的背部相对应内凹部位，直到所述第一芯片40的背部裸露，所述内凹部位为容置所述第二芯片60的容置部53。由于在进行研磨时，仅研磨与所述第一芯片40的对应位置的塑封层50，所需研磨的面积相对减小，进而可以减小研磨加工的工作量。
在本实施例中，也可以先对所述塑封层50背向所述基板10的一侧表面进行整体研磨，在减小所述塑封层50的整体厚度之后，对所述第一芯片40所在位置相对应的塑封层50继续进行研磨，直到所述第一芯片40的背部裸露。此时所述塑封层50的整体厚度减小，当将所述第二芯片60贴置于所述第一芯片40的背部之后，在所述塑封层50上形成重新布线层时，所形成的封装体的整体厚度减小。
请参阅图4，在本发明的一个实施例中，在执行步骤S30之后，所述芯片封装工艺还包括：
S330：刻蚀所述第一芯片40背向所述基板10的一侧，以使研磨后的所述第一芯片40背向所述基板10的一侧表面与所述基板10之间的距离小于所述塑封层50背向所述基板10的一侧表面与所述基板10之间的距离。
请结合参阅图11和图12，采用氢氟酸对所述第一芯片40的背部进行刻蚀，以使所述第一芯片40背向所述基板10的一侧与所述基板10之间的距离减小，进而使得所述第一芯片40所在的位置处，所述容置部53的深度增大。在对所述第一芯片40进行刻蚀时，以不影响所述第一芯片40的内部电路为宜。当所述第二芯片60贴置于所述第一芯片40的背部时，所述第二芯片60背向所述基板10的一侧的与所述基板10的距离相对减小，进而可以减小封装体的整体厚度。
所述第一芯片40的刻蚀厚度可以在0至1000微米之间，以所述第一芯片40采用倒装芯片为例，倒装芯片的研磨后的厚度通常为50至500微米，而芯片中的电路的厚度通常在10微米左右。通过减小所述第一芯片40的整体厚度，能够为所述第二芯片60提供更大的容置空间。对所述第一芯片40的刻蚀厚度可以根据第一芯片40的具体情况来确定，以不影响所述第一芯片40的内部电路为宜。
在本实施例中，也可以先对所述塑封层50背向所述基板10的一侧表面进行整体研磨，在减小所述塑封层50的整体厚度之后，对所述第一芯片40所在位置相对应的塑封层50继续进行研磨，直到所述第一芯片40的背部裸露。然后再执行步骤S330，对所述第一芯片40的背部进行刻蚀，以减小所述第一芯片40的厚度。
请参阅图5，在本发明的一个实施例中，在执行步骤S30之后，所述芯片封装工艺还包括：
S50：于所述塑封层50背向所述基板10的一侧形成电路层，所述基板10通过打线芯片201与所述电路层电连接，所述第二芯片60通过焊线61与所述电路层电连接。
请结合参阅图11和图12，所述第二芯片60和所述电路层形成第二层电路结构。所述打线芯片201用于将所述基板10和所述电路层相互导通，所述第一芯片40贴置于所述基板10上，可以实现所述电路层与所述第一芯片40的相互导通。所述焊线61用于实现所述第二芯片60和所述电路层之间的导通，进而可以与所述第一芯片40相互导通。
通过形成所述电路层，使所述电路层能够用于所述第二芯片60和所述第一芯片40之间导通，进而不需要单独设置转接板，以改善现有的封装体中转接板设置导致的封装体整体厚度增加的问题。
所述打线芯片201通过所述连接导线202与所述基板10电连接，所述打线芯片201与所述电路层电连接。所述打线芯片201可以用于连接所述电路层和所述基板10，其本身也具有自身的芯片功能。
由于打线芯片201研磨后的厚度通常为30至500微米，其中，内部的电路的厚度通常为10微米，通过采用打线芯片201，能够起到芯片本身的功能，通过将其集成在所述塑封体内，以提高SIP的封装密度。所述连接导线202也可以采用焊线。如图中所示仅为两个第一芯片40和一个打线芯片201，仅为塑封体的局部结构，在实际加工中，可以在所述基板10上贴置多个所述第一芯片40和所述打线芯片201，在此不做限制。
请参阅图6，在本发明的一个实施例中，所述于所述塑封层50背向所述基板10的一侧形成电路层的步骤包括：
S510：于所述塑封层50背向所述基板10的一侧形成种子层51。
S511：于所述塑封层50背向所述基板10的一侧形成所述电路层。
请结合参阅图11和图12，由于在形成电路层时，先刻蚀出线路图形，所述种子层51形成线路图案。通过形成所述种子层51，在形成所述电路层时，能够提高所述电路层与所述塑封层50之间的结合力，有助于提升封装体的质量。
当采用化镀工艺时，依据氧化还原反应原理，利用强还原剂在含有金属离子的溶液中，将金属离子沉积在种子层51的表面形成所述电路层的图案。
在进行化镀工艺时，为了提高化镀后的电路平整度，可以先对所述塑封层50背向所述基板10的一侧表面进行研磨。也可以在研磨形成所述容置部53的过程中，同步对所述塑封层50进行研磨。
当采用电镀时，在形成铜线路时，需要形成一层铜种子层51用于导电。当电源加在铜(阳极)和硅片(阴极)之间时，阳极的铜发生反应转化成铜离子和电子，同时阴极也发生反应，阴极附近种子层51表面的铜离子与电子结合形成镀在种子层51表面的铜，以形成线路，进而形成所述电路层。
本实施例中可选地，所述塑封层50为有机金属复合物改性塑封料，通过激光照射使所述塑封层50背向所述基板10的一侧活化形成所述种子层51。所述有机金属复合物改性塑封料中含有金属离子，经过激光照射后，能够释放出离子，进而形成导电的种子层51。
由于可以通过激光设备80产生激光照射在所述塑封层50表面形成种子层51，可以方便进行后续的电路层制作，同时不需要在所述塑封层50上设置用于导通第一芯片40和第二芯片60的转接板，进而减小塑封体的整体厚度。
为了形成电路图案，本实施例中可选地，在执行所述通过激光照射使所述塑封层50背向所述基板10的一侧活化形成所述种子层51的步骤之前，在所述塑封层50背向所述基板10的一侧施加掩膜层52，所述掩膜层52设有与所述电路层的电路图案相对应的透光部。所述掩膜层52用于阻挡激光，以使激光仅能够按照预设位置照射到所述塑封层50上。所述透光部用于供激光穿过，以使激光能够作用于所述塑封层50背向所述基板10的一侧表面，进而形成所述种子层51。由于所述透光部与所述电路层的线路图案相一致，经过激光照射后所形成的所述种子层51的图案与所述电路层的线路图案相同。
请参阅图7，在本发明的一个实施例中，所述基板10通过打线芯片与所述电路层电连接的步骤包括：
S520：提供打线芯片，所述打线芯片与所述基板10电连接，所述塑封层50将所述打线芯片塑封，所述打线芯片具有导电柱21，研磨所述塑封层50，以使所述导电柱21裸露，将所述导电柱21与所述电路层电连接；
请结合参阅图11，所述打线芯片的一端与所述基板10的电路相连接，所述打线芯片的导电柱21朝向远离所述基板10的方向设置。在按照步骤S310对所述塑封层50进行整体研磨时，使所述导电柱21远离所述基板10的一侧裸露。在制作所述电路层时，形成的所述电路层与所述导电柱21远离所述基板10的一端相连接，以使所述打线芯片与所述电路层相互导通。
请参阅图8，在本发明的另一个实施例中，所述基板10通过打线芯片与所述电路层电连接的步骤包括：
S530：提供打线芯片，所述打线芯片与所述基板10电连接，所述塑封层50将所述打线芯片塑封，所述打线芯片具有导电柱21，对所述塑封层50进行钻孔，以使所述导电柱21裸露，在所述钻孔内填充导体22，通过所述导体22将所述导电柱21与所述电路层电连接。
请结合参阅图12，所述导电柱21的一端连接所述打线芯片，所述导电柱21的另一端朝向所述塑封层50背向所述基板10的一侧表面。在按照步骤S320对所述塑封层50进行研磨时，在所述塑封层50内形成与所述第一芯片40位置相对应的容置部53。然后对所述塑封层50进行钻孔，以使所述导电柱21远离所述基板10的一端裸露。在所述钻孔内填充导体22，当制作完成所述电路层时，所述钻孔内的导体22与所述电路层向连接，以使所述打线芯片与所述电路层相互导通。
也可以先对所述塑封层50进行钻孔，以形成所述导体22，然后再在所述塑封层50内形成所述容置部53。也可以同时进行。
当采用化镀工艺形成所述电路层时，可以先对所述塑封层50背向所述基板10的一侧表面整体进行研磨，以减小所述塑封层50的整体厚度，同时使所述塑封层50表面更容易形成稳定的、高质量的电路层。然后在对所述塑封层50进行研磨，以形成所述容置部53，并对所述塑封层50进行钻孔，以形成所述导体22。
所述导体22可以采用金属物质，也可以采用导电胶等能够具有导电性能的材料。
请参阅图9，在本发明的一个实施例中，在执行所述第二芯片60通过焊线61与所述电路层电连接的步骤之后，所述芯片封装工艺之后还包括：
S60：提供第三芯片70，将所述第三芯片70贴置于所述电路层。
请结合参阅图10，所述第三芯片70位于所述电路层背向所述基板10的一侧，所述第三芯片70背向所述电路层的一侧端面为其背部。所述第三芯片70可以倒装贴置于所述电路层上，在后续进一步对封装体进行加工时，可以参照第一芯片40的制作方式，对所述第三芯片70的背部进行刻蚀，进而可以在所述第三芯片70上继续贴装芯片。
由于所述第二芯片60通过所述焊线61与所述电路层电连接，所述第二芯片60能够实现与所述第三芯片70电路导通。由于所述电路层通过所述打线芯片与所述基板10导通，进而可以实现所述第三芯片70与所述基板10的相互导通。不需要在所述塑封层50上设置连通所述第三芯片70和所述第一芯片40的转接板，进而减小塑封件的厚度。
请结合参阅图11和图12，当研磨所述塑封层50背向所述基板10的一侧表面，并通过对所述第一芯片40进行刻蚀形成所述容置部53时，在对所述第二芯片60进行贴装时，由于所述第二芯片60背向所述基板10的一侧与所述基板10之间的距离相对减小，且所述电路层与所述基板10之间的距离减小，使得封装体的厚度减小，在贴装所述第三芯片70之后，所述第三芯片70背向所述基板10的一侧表面与所述基板10的距离也相对减小。
所述第三芯片70倒装贴置于所述基板10上，是指所述第三芯片70的引脚或连接触点朝向所述基板10设置，所述第三芯片70安装在对应的所述安装位上之后，所述第三芯片70与所述安装位的连接触点相互连接，以使所述第三芯片70与所述基板10的电路导通。所述第三芯片70背向所述基板10的一侧端面为其背部。所述第三芯片70也可以为倒装芯片，将其锡球30与基板10上的连接触点相互连接，实现所述第三芯片70的安装
请参阅图9，在本发明的一个实施例中，在执行提供第三芯片70，将所述第三芯片70倒装贴置于所述电路层的步骤之后，所述芯片封装工艺还包括：
S70：在所述塑封层50背向所述基板10的一侧进行二次塑封，以将所述第二芯片60、第三芯片70以及所述电路层进行塑封。
请结合参阅图11和图12，在进行二次塑封之后，所述第三芯片70、所述第二芯片60以及所述第一芯片40形成整体的塑封体。在完成塑封之后，可以参照步骤S310或步骤S320对塑封体背向所述基板10的一侧表面进行研磨，进一步在所述第三芯片70上再次贴装芯片。由于封装体内没有设置转接板，能够减小封装体的整体厚度。
在进行二次塑封之后，可以在所述第二芯片60上设置导电柱21，当在二次塑封形成的塑封体背向所述基板10的一侧表面再次制作电路层时，可以通过第二芯片60上的导电柱21实现电路层的导通。
本发明还提出一种封装芯片的实施例。
请参阅图10，所述封装芯片包括：基板10；塑封层50，设于所述基板10上，所述塑封层50背向所述基板10的一侧凹设有容置部53；第一芯片40，倒装贴置于所述基板10上，并位于所述塑封层50内，所述第一芯片40背向所述基板10的一侧与所述容置部53相连通；以及第二芯片60，设于所述容置部53内，并贴置于所述第一芯片40背向所述基板10的一侧。
所述塑封层50可以采用有机金属复合物改性塑封料，通过所述塑封层50将所述第一芯片40进行塑封。所述第一芯片40可以采用倒装芯片。
所述基板10设置有电路层，在所述基板10上设置有用于贴装所述芯片的安装位，所述安装位设置有连接所述电路层的焊盘等连接触点，所述第一芯片40贴装在所述基板10上时，与所述基板10相导通。所述第一芯片40背向所述基板10的一侧表面为其背部。
所述容置部53为设置于所述塑封层50背向所述基板10的一侧表面上的内凹部位，所述容置部53与所述第一芯片40的位置相对应，以使所述第一芯片40的背部裸露。所述第二芯片60设于所述容置部53内。相比于直接将所述第二芯片60贴装于所述塑封层50背向所述基板10的一侧的方式，采用本实施例中所述方式，所述第二芯片60与所述基板10之间的距离减小，进而使得整个塑封体的厚度减小。
请参阅图11，在制作所述容置部53时，可以对所述塑封层50背向所述基板10的一侧表面进行整体研磨，以使所述第一芯片40的背部裸露，然后对所述第一芯片40的背部进行刻蚀，以形成所述容置部53。
请参阅图12，也可以对所述第一芯片40所对应位置处的所述塑封层50进行研磨，以使所述塑封层50上形成与所述第一芯片40位置相对应的容置部53，直到所述第一芯片40的背部裸露。
请参阅图11和图12，也可以先对所述塑封层50背向所述基板10的一侧表面进行整体研磨，以减小所述塑封层50的整体厚度。然后对与所述第一芯片40所对应位置处的塑封层50进行研磨，直到所述第一芯片40的背部裸露。之后再对所述第一芯片40的背部进行刻蚀，以减小所述第一芯片40的厚度，相应地增大所述容置部53的深度，将所述第二芯片60贴置于经刻蚀后的所述第一芯片40的背部。
请参阅图10，在本发明的一个实施例中，所述封装芯片还包括：打线芯片，设于所述塑封层50，并与所述基板10电连接；焊线61，与所述第二芯片60电连接；以及电路层，设于所述塑封层50背向所述基板10的一侧，所述打线芯片远离所述基板10的一端与所述电路层电连接，所述第二芯片60通过所述焊线61与所述电路层电连接。
所述打线芯片用于连接所述基板10的电路和所述电路层，所述第二芯片60通过所述焊线61与所述电路层电连接时，所述第二芯片60也可以实现与所述基板10的相互导通。由于所述第一芯片40贴置于所述基板10上，所述第二芯片60可以实现与所述第一基板10相互导通。
所述打线芯片可以为贴置于所述基板10上的打线芯片201，所述打线芯片201通过焊线与所述基板10电连接，所述打线芯片201通过导电柱21与所述电路层电连接。由于打线芯片201本身具有其芯片功能，进而可以实现在所述基板10和所述电路层的导通的同时，在塑封体内集成更多的芯片，以提高塑封体的集成度。
在制作所述电路层之后，可以在所述电路层上倒装贴附第三芯片70，然后对所述封装芯片进行二次塑封。在完成二次塑封之后，可以设置与所述第三芯片70位置相对应的容置部53，也可以继续对所述第三芯片70进行刻蚀，在所述第三芯片70的背部再次贴置芯片。
通过设置所述电路层，可以实现所述第二芯片60与所述基板10的相互导通，不需要在所述塑封体上再次设置现有的转接板，进而可以减小所述封装芯片的整体厚度。由于所述第二芯片60被贴置于所述第一芯片40的背部，或者对所述第一芯片40进行刻蚀之后，减小所述第一芯片40的厚度再贴装所述第二芯片60，使得所述第二芯片60在所述封装芯片的厚度方向上所占用的空间更小，有助于减小所述封装芯片的厚度。
以上所述仅为本发明的可选实施例，并非因此限制本发明的专利范围，凡是在本发明的发明构思下，利用本发明说明书及附图内容所作的等效结构变换，或直接/间接运用在其他相关的技术领域均包括在本发明的专利保护范围内。

Claims (10)

1.一种芯片封装工艺，其特征在于，包括如下步骤：
提供基板、第一芯片和第二芯片，将所述第一芯片贴置于所述基板上；
于所述基板上形成塑封层，所述塑封层将所述第一芯片塑封；
对所述塑封层背向所述基板的一侧进行加工，以将所述第一芯片背向所述基板的一侧裸露；
所述对所述塑封层背向所述基板的一侧进行加工，以将所述第一芯片背向所述基板的一侧裸露的步骤包括：
研磨所述塑封层背向所述基板的一侧，以使研磨后的所述第一芯片背向所述基板的一侧表面与所述塑封层背向所述基板的一侧表面在同一平面上，以将所述第一芯片背向所述基板的一侧裸露；或者，
研磨与所述第一芯片所在位置相对应的所述塑封层，以使所述塑封层上形成与所述第一芯片的背部相对应的容置部，直至将所述第一芯片背向所述基板的一侧裸露；
于所述塑封层背向所述基板的一侧形成电路层，所述基板通过打线芯片与所述电路层电连接，所述第二芯片通过焊线与所述电路层电连接；
将所述第二芯片贴置于所述第一芯片背向所述基板的一侧，所述第二芯片设于所述容置部，所述第二芯片的厚度不小于所述容置部的深度。
2.如权利要求1所述的芯片封装工艺，其特征在于，在执行将所述第一芯片背向所述基板的一侧裸露的步骤之后，所述芯片封装工艺还包括：
刻蚀所述第一芯片背向所述基板的一侧，以使研磨后的所述第一芯片背向所述基板的一侧表面与所述基板之间的距离小于所述塑封层背向所述基板的一侧表面与所述基板之间的距离。
3.如权利要求1所述的芯片封装工艺，其特征在于，所述于所述塑封层背向所述基板的一侧形成电路层的步骤包括：
于所述塑封层背向所述基板的一侧形成种子层；以及
于所述塑封层背向所述基板的一侧形成所述电路层。
4.如权利要求3所述的芯片封装工艺，其特征在于，所述塑封层为有机金属复合物改性塑封料，通过激光照射使所述塑封层背向所述基板的一侧活化形成所述种子层。
5.如权利要求4所述的芯片封装工艺，其特征在于，在执行所述通过激光照射使所述塑封层背向所述基板的一侧活化形成所述种子层的步骤之前还包括：
在所述塑封层背向所述基板的一侧施加掩膜层，所述掩膜层设有与所述电路层的电路图案相对应的透光部。
6.如权利要求1至5任一项所述的芯片封装工艺，其特征在于，所述基板通过打线芯片与所述电路层电连接的步骤包括：
提供打线芯片，所述打线芯片与所述基板电连接，所述塑封层将所述打线芯片塑封，所述打线芯片具有导电柱，研磨所述塑封层，以使所述导电柱裸露，将所述导电柱与所述电路层电连接；或者
提供打线芯片，所述打线芯片与所述基板电连接，所述塑封层将所述打线芯片塑封，所述打线芯片具有导电柱，对所述塑封层进行钻孔，以使所述导电柱裸露，在所述钻孔内填充导体，通过所述导体将所述导电柱与所述电路层电连接。
7.如权利要求1至5任一项所述的芯片封装工艺，其特征在于，所述打线芯片通过连接导线与所述基板电连接，所述打线芯片与所述电路层电连接。
8.如权利要求1至5任一项所述的芯片封装工艺，其特征在于，在执行所述第二芯片通过焊线与所述电路层电连接的步骤之后，所述芯片封装工艺之后还包括：
提供第三芯片，将所述第三芯片贴置于所述电路层。
9.如权利要求8所述的芯片封装工艺，其特征在于，在执行提供第三芯片，将所述第三芯片倒装贴置于所述电路层的步骤之后，所述芯片封装工艺还包括：
在所述塑封层背向所述基板的一侧进行二次塑封，以将所述第二芯片、第三芯片以及所述电路层进行塑封。
10.一种封装芯片，其特征在于，包括：
基板；
塑封层，设于所述基板上，所述塑封层背向所述基板的一侧凹设有容置部；
第一芯片，贴置于所述基板上，并位于所述塑封层内，所述第一芯片背向所述基板的一侧与所述容置部相连通；以及
第二芯片，设于所述容置部内，并贴置于所述第一芯片背向所述基板的一侧，所述第二芯片的厚度不小于所述容置部的深度；
打线芯片，设于所述塑封层，并与所述基板电连接；
焊线，与所述第二芯片电连接；以及
电路层，设于所述塑封层背向所述基板的一侧，所述打线芯片与所述电路层电连接，所述第二芯片通过所述焊线与所述电路层电连接。
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Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN111968949B (zh) * 2020-08-27 2022-05-24 青岛歌尔微电子研究院有限公司 芯片封装工艺及封装芯片

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101150075A (zh) * 2007-10-31 2008-03-26 日月光半导体制造股份有限公司 承载器及其制造方法
CN102842551A (zh) * 2012-08-21 2012-12-26 华天科技（西安）有限公司 一种基于基板、锡膏层的wlcsp多芯片堆叠式封装件及其封装方法
CN109698154A (zh) * 2017-10-20 2019-04-30 中芯国际集成电路制造(上海)有限公司 芯片封装方法及芯片封装结构
CN111009475A (zh) * 2019-11-22 2020-04-14 青岛歌尔智能传感器有限公司 光学模组的封装结构及其封装方法

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7408245B2 (en) * 2006-12-22 2008-08-05 Powertech Technology Inc. IC package encapsulating a chip under asymmetric single-side leads
CN104538368A (zh) * 2014-12-30 2015-04-22 华天科技（西安）有限公司 一种基于二次塑封技术的三维堆叠封装结构及其制备方法
US20190164948A1 (en) * 2017-11-27 2019-05-30 Powertech Technology Inc. Package structure and manufacturing method thereof
CN110634838A (zh) * 2019-08-29 2019-12-31 上海先方半导体有限公司 一种超薄扇出型封装结构及其制作方法
CN111968949B (zh) * 2020-08-27 2022-05-24 青岛歌尔微电子研究院有限公司 芯片封装工艺及封装芯片

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101150075A (zh) * 2007-10-31 2008-03-26 日月光半导体制造股份有限公司 承载器及其制造方法
CN102842551A (zh) * 2012-08-21 2012-12-26 华天科技（西安）有限公司 一种基于基板、锡膏层的wlcsp多芯片堆叠式封装件及其封装方法
CN109698154A (zh) * 2017-10-20 2019-04-30 中芯国际集成电路制造(上海)有限公司 芯片封装方法及芯片封装结构
CN111009475A (zh) * 2019-11-22 2020-04-14 青岛歌尔智能传感器有限公司 光学模组的封装结构及其封装方法

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