CN109698154A - 芯片封装方法及芯片封装结构 - Google Patents

芯片封装方法及芯片封装结构 Download PDF

Info

Publication number
CN109698154A
CN109698154A CN201710989683.1A CN201710989683A CN109698154A CN 109698154 A CN109698154 A CN 109698154A CN 201710989683 A CN201710989683 A CN 201710989683A CN 109698154 A CN109698154 A CN 109698154A
Authority
CN
China
Prior art keywords
element wafer
wafer
chip
support
carrier
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN201710989683.1A
Other languages
English (en)
Other versions
CN109698154B (zh
Inventor
陈彧
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Semiconductor Manufacturing International Shanghai Corp
Semiconductor Manufacturing International Beijing Corp
Original Assignee
Semiconductor Manufacturing International Shanghai Corp
Semiconductor Manufacturing International Beijing Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Semiconductor Manufacturing International Shanghai Corp, Semiconductor Manufacturing International Beijing Corp filed Critical Semiconductor Manufacturing International Shanghai Corp
Priority to CN201710989683.1A priority Critical patent/CN109698154B/zh
Publication of CN109698154A publication Critical patent/CN109698154A/zh
Application granted granted Critical
Publication of CN109698154B publication Critical patent/CN109698154B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/67—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
    • H01L21/683—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L21/6835—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/34—Arrangements for cooling, heating, ventilating or temperature compensation ; Temperature sensing arrangements
    • H01L23/36—Selection of materials, or shaping, to facilitate cooling or heating, e.g. heatsinks
    • H01L23/367—Cooling facilitated by shape of device
    • H01L23/3672—Foil-like cooling fins or heat sinks
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2221/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof covered by H01L21/00
    • H01L2221/67—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere
    • H01L2221/683—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L2221/68304—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
    • H01L2221/68327—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support used during dicing or grinding

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Chemical & Material Sciences (AREA)
  • Materials Engineering (AREA)
  • Container, Conveyance, Adherence, Positioning, Of Wafer (AREA)
  • Mechanical Treatment Of Semiconductor (AREA)

Abstract

本发明提供一种芯片封装方法及芯片封装结构，所述芯片封装方法，先在正常厚度的元件晶圆的正面上粘贴导热率较高的第一载体用于在元件晶圆背面减薄工艺中支撑元件晶圆，并将背面减薄过程中产生的额外热量快速转移，降低对元件晶圆的不利影响；然后将所述第一载体替换为导热率较低的第二载体，或者在所述元件晶圆的背面上粘贴导热率较低的第二载体并去除所述第一载体，以用于在背面减薄后转移元件晶圆的过程中支撑元件晶圆，便于对元件晶圆操作，避免元件晶圆翘曲，以及在后续的晶片堆叠过程中，利用第二载体的导热率相对第一载体较低的特点，使得热量得到很好的保温维持，解决了由于第一载体高导热率造成的高流通量瓶颈的问题。

Description

芯片封装方法及芯片封装结构
技术领域
本发明涉及集成电路制造技术领域，尤其涉及一种芯片封装方法及芯片封装结构。
背景技术
芯片对晶圆(Chip on wafer，CoW)的封装技术作为先进的封装(Package)技术之一，能够在一元件晶圆(Device Wafer)上预先识别出的良好芯片的位置上分别堆叠多个晶片(Die，即从晶圆上切割出来的一块具有完整功能的块)，实现三维半导体集成电路芯片((Integrated Circuit，IC)的制造。CoW封装技术具有很多优点，例如能够实现半导体器件装置的高度集成化、缩小半导体封装的尺寸、减少了最终产品成本、简化组装工艺及提高良率等，但是该封装技术目前在实现高流通量(High Throughput)的晶片堆叠(DieStacking)方面产生了瓶颈。
发明内容
本发明的目的在于提供一种芯片封装方法，既能够提高背面减薄工艺的品质，也能够实现高流通量的晶片堆叠。
本发明的另一目的在于提供一种芯片封装结构，能够实现高流通量的晶片堆叠。
为了实现上述目的，本发明提供一种芯片封装方法，包括以下步骤：
提供一具有正面和背面两相对表面的元件晶圆，在所述元件晶圆的正面上粘贴第一载体；
对所述元件晶圆的背面进行减薄；
将所述元件晶圆的正面上的所述第一载体替换为第二载体，或者在所述元件晶圆的背面上粘贴第二载体并去除所述第一载体，所述第二载体的导热率低于所述第一载体；
在所述元件晶圆的与所述第二载体所在面相对的表面上堆叠晶片。
可选的，在所述元件晶圆的与所述第二载体所在面相对的表面上堆叠晶片时，以单层形式或者多层层叠形式在所述元件晶圆的所述表面上堆叠多个晶片。
可选的，所述芯片封装方法还包括：在堆叠晶片完成后，去除所述第二载体。
可选的，所述第二载体包括载体基底以及形成于所述载体基底表面上的保温层，所述保温层的导热率低于所述第一载体，且所述保温层相对所述载体基底更接近所述元件晶圆。
可选的，所述载体基底和所述第一载体均为裸硅，所述保温层为二氧化硅，通过热氧化工艺或者化学气相沉积工艺形成在所述载体基底表面。
可选的，将所述元件晶圆的正面上的所述第一载体替换为第二载体的步骤包括：
在减薄后的元件晶圆的背面上粘贴第三载体；
去除所述的元件晶圆的正面上的第一载体；
在所述元件晶圆的正面上粘贴所述第二载体；
去除所述元件晶圆的背面上的所述第三载体，所述晶片堆叠在所述元件晶圆的背面上。
可选的，所述第一载体通过第一热胶带粘贴到所述元件晶圆的正面上，所述第三载体通过第三热胶带粘贴到所述元件晶圆的背面上，所述第二载体通过第二热胶带粘贴到所述元件晶圆的正面上，所述第一热胶带、第二热胶带和第三热胶带均为加热可移除的材料，分别通过加热的方式使所述第一热胶带和第三热胶带与所述元件晶圆的表面脱离以去除所述第一载体和第三载体。
可选的，所述第一热胶带、第二热胶带和第三热胶带的加热移除温度均在200℃～300℃，且所述第一热胶带、第三热胶带和第二热胶带的加热移除温度依次升高。
可选的，所述第一热胶带与第三热胶带之间的加热移除温度差以及所述第三热胶和第二热胶带的加热移除温度差在10℃以上。
可选的，通过加热可移除的热胶带或者粘合剂将所述第一载体和/或第二载体粘贴到所述元件晶圆的表面上；通过包括干法刻蚀工艺、湿法刻蚀工艺、化学机械研磨工艺和热处理工艺中的至少一种去除所述第一载体。
本发明还提供一种芯片封装结构，包括元件晶圆和导热率低于裸硅的载体；其中，所述元件晶圆具有正面和背面两个相对的表面，所述载体位于所述元件晶圆的正面或背面上。
可选的，所述芯片封装结构还包括晶片，堆叠在所述元件晶圆的与所述载体所在面相对的表面上。
可选的，所述晶片为多个，以单层形式或者多层层叠形式堆叠在所述元件晶圆的表面上。
可选的，所述载体包括载体基底以及形成于所述载体基底表面上的保温层，所述保温层的导热率低于裸硅，且所述保温层相对所述载体基底更接近所述元件晶圆。
可选的，所述载体基底为裸硅；所述保温层为二氧化硅，通过热氧化工艺或者化学气相沉积工艺形成。
可选的，所述载体通过热胶带粘贴到所述元件晶圆的表面上。
与现有技术相比，本发明的技术方案具有以下有益效果：
1、本发明的芯片封装方法，先在正常厚度的元件晶圆的正面上粘贴导热率较高的第一载体用于在元件晶圆背面减薄工艺中支撑元件晶圆，并将背面减薄过程中产生的额外热量快速转移，降低对元件晶圆的不利影响；然后将所述第一载体替换为导热率较低的第二载体，或者在所述元件晶圆的背面上粘贴导热率较低的第二载体并去除所述第一载体，以用于在背面减薄后转移元件晶圆的过程中支撑元件晶圆，便于对元件晶圆操作，避免元件晶圆翘曲，以及在后续的晶片堆叠过程中，利用第二载体的导热率相对第一载体较低的特点，使得热量得到很好的保温维持，解决了由于第一载体高导热率造成的高流通量瓶颈的问题。
2、本发明的芯片封装结构，采用导热率低于裸硅的载体粘贴在所述元件晶圆的表面上，用于对所述元件晶圆进行支撑，便于对元件晶圆操作，尤其是可以在背面减薄后转移元件晶圆的过程中支撑元件晶圆，避免元件晶圆翘曲，以及晶片堆叠过程中使得热量得到很好的保温维持，从而实现高流通量的晶片堆叠。进一步地，在裸硅基板表面上覆盖厚度较薄(例如为几个微米)且导热率较低的保温层(例如二氧化硅等)作为所述导热率低于裸硅的载体，载体易于获得且制造成本较低，能够降低芯片封装结构的成本。
附图说明
图1A至图1C是一种CoW封装方法中的器件结构剖面示意图；
图2是本发明一实施例的芯片封装方法流程图；
图3A至图3H是图2所示的芯片封装方法中的器件结构剖面示意图；
图4是本发明另一实施例的芯片封装方法流程图；
图5A至图5F是图4所示的芯片封装方法中的器件结构剖面示意图；。
具体实施方式
目前CoW封装技术中的关键工艺包括元件晶圆的背面减薄(Device WaferBackside Grinding)、晶片堆叠(Die Stacking)和晶片切割(Die Saw)，而载体(CarrierWafer或Silicon Carrier)是CoW封装技术中背面减薄和晶片堆叠工艺中常用的辅助结构，通常会被粘贴在元件晶圆的正面用作背面减薄的支撑，或者粘贴在已背面减薄后的元件晶圆的正面或背面用作芯片堆叠的支撑。请参考图1A至1C，一种CoW封装过程包括：
首先，请参考图1A，将元件晶圆100的正面100a通过热胶带(Thermal tape)101粘贴到一载体102上，用于在后续工艺中对元件晶圆100进行支撑；
然后，请参考图1B，采用化学机械研磨(Chemical Mechanical Polishing，CMP)工艺对元件晶圆100的背面100b进行背面减薄，以从元件晶圆100的背面100b暴露出所述元件晶圆100中的硅穿孔(Through Silicon Via，TSV)等结构；
接着，请参考图1C，在元件晶圆100的背面100b上进行晶片堆叠，通常会在元件晶圆100的背面100b上堆叠多个晶片(Die)103，多个晶片103会堆叠为一层或两层以上。
载体102通常会选择具有高导热率(即高热导率)特性的裸硅材料，其高导热率，例如为0.21W/m*K，对于元件晶圆100的背面减薄工艺是有利的，因为通过化学机械研磨工艺对元件晶圆100进行背面减薄期间，摩擦等产生的额外热量可以通过载体101快速转移，对元件晶圆100的影响较小；但对晶片堆叠工艺是非常不利的，在同一载体101的支撑下，元件晶圆100背面堆叠多个晶片103的过程需要足够的连续热量，但是具有高导热率的同一载体101会很快将热量导走，热量损失较快，难以维持保温，显然对于高流通量(HighThroughput)的晶片堆叠是非常不利的，在大规模量产上产生瓶颈。
本发明的核心思想是在元件晶圆的背面减薄过程中仍然使用裸硅等高导热率的载体粘贴在元件晶圆的正面以支撑，然后在背面减薄完成后且在晶片堆叠前，当减薄后的元件晶圆的背面用于晶片堆叠时，使用另一种具有较低导热率的载体替换所述高导热率的载体而粘贴在元件晶圆的正面，从而在具有较低导热率的载体的支撑下安全地转移减薄后的元件晶圆并在所述元件晶圆的背面上进行晶片堆叠；当减薄后的元件晶圆的正面用于晶片堆叠时，先在元件晶圆的背面上粘贴另一种具有较低导热率的载体，再将所述高导热率的载体从所述元件晶圆的正面去除，之后在所述具有较低导热率的载体的支撑下安全地转移减薄后的元件晶圆并在所述元件晶圆的正面上进行晶片堆叠。具体地，本发明提供一种芯片封装方法，包括以下步骤：提供一具有正面和背面两相对表面的元件晶圆，在所述元件晶圆的正面上粘贴第一载体；对所述元件晶圆的背面进行减薄；将所述元件晶圆的正面上的所述第一载体替换为第二载体，或者在所述元件晶圆的背面上粘贴第二载体并去除所述第一载体，所述第二载体的导热率低于所述第一载体；以及，在所述元件晶圆的与所述第二载体所在面相对的表面上堆叠晶片。本发明还提供一种芯片封装结构，包括元件晶圆和导热率低于裸硅的载体；其中，所述元件晶圆具有正面和背面两个相对的表面，所述载体位于所述元件晶圆的正面或背面上。
为使本发明的目的、特征更明显易懂，下面结合附图对本发明的具体实施方式作进一步的说明，然而，本发明可以用不同的形式实现，不应只是局限在所述的实施例。
请参考图2，本发明一实施例提供一种芯片封装方法，包括以下步骤：
S21，提供一具有正面和背面两相对表面的元件晶圆，在所述元件晶圆的正面上粘贴第一载体；
S22，对所述元件晶圆的背面进行减薄；
S23，在减薄后的元件晶圆的背面上粘贴第三载体；
S24，去除所述的元件晶圆的正面上的第一载体；
S25，在所述元件晶圆的正面上粘贴第二载体；
S26，去除所述元件晶圆的背面上的所述第三载体；
S27，在所述元件晶圆的背面上堆叠晶片。
请参考图3A，在步骤S21中，首先，提供一正常厚度H的元件晶圆300，即还未进行背面减薄的晶圆，该元件晶圆300具有正面300a和背面300b两个相对的表面，元件晶圆300中可以制作有MOS管等微电子元器件且具有TSV结构；然后可以通过粘结剂或加热可移除的热胶带在元件晶圆300的正面300a上粘贴具有较高的导热率的第一载体302，其中，所述第一载体302的材料可以是裸硅(导热率为0.21W/m·K)或碳化硅(导热率为490W/m·K)；所述粘结剂可以是本领域常规的粘结剂，比如环氧树脂或聚乙烯醇缩醛、尼龙、聚碳酸酯、聚砜等热塑性树脂改性的环氧树脂；所述加热可移除的热胶带可为塑料粘贴胶带等各类胶带，其可以在加热到一定温度(例如200℃～300℃)后脱胶而丧失粘贴性能，从而使得第一载体302可以去除。本实施例中，第一载体302通过第一热胶带301粘贴到元件晶圆300的正面上，第一热胶带301在加热到200℃时可以脱胶而使得第一载体302可以去除。
请参考图3B，在步骤S22中，可以采用化学机械研磨(CMP)工艺对元件晶圆300的背面300b进行研磨来减薄元件晶圆300的厚度，直至达到预定厚度，此时可以从元件晶圆300的背面300b暴露出元件晶圆300中的硅穿孔(TSV)结构表面。本实施例中从元件晶圆300背面300b将其厚度H减薄至厚度H’。在本步骤中，第一载体302可以给予元件晶圆300的正面予以支撑，防止元件晶圆300在背面减薄过程中发生翘曲和损坏，同时将元件晶圆300背面减薄过程中产生的额外热量快速转移，降低对元件晶圆300的不利影响。
请参考图3C，在步骤S23中，可以通过粘结剂或加热可移除的热胶带在减薄后的元件晶圆300的背面300b上粘贴第三载体304，其中，所述第三载体304的材料可以是任何本领域常规的载体基板，例如裸硅基板、蓝宝石基板、碳化硅基板、有机基板(organicsubstrate)、陶瓷基板(ceramic substrate)、玻璃环氧基板(glass epoxy substrate)、聚酰亚胺(polyimide)基板、FR-4(耐燃材料等级)基板、FR-5(耐燃材料等级)基板、纤维强化基板(fiber-reinforced substrate)、BT树脂(bismaleimide triazine resin，BT resin)基板等；所述粘结剂可以是本领域常规的粘结剂，比如环氧树脂或聚乙烯醇缩醛、尼龙、聚碳酸酯、聚砜等热塑性树脂改性的环氧树脂；所述加热可移除的热胶带可为塑料粘贴胶带等各类胶带，其可以在加热到一定温度(例如200℃～300℃)后脱胶而丧失粘贴性能，从而使得第三载体304可以去除。本实施例中，第三载体304通过第三热胶带303粘贴到元件晶圆300的背面300b上，第三热胶带303的脱胶温度高于所述第一热胶带301，可以相差10℃以上，例如在加热到220℃时第三热胶带303可以脱胶而使得第三载体304可以去除。
请参考图3C和3D，本实施例在步骤S24中，通过热处理方式去除第一载体302，即加热至第一热胶带301可脱胶的温度来使第一热胶带301脱胶以将第一载体302从元件晶圆300的正面300a上去除，从而暴露出元件晶圆300的正面300a。具体的，可以直接从元件晶圆300下方进行加热，即从元件晶圆300的正面300a进行加热，直至200℃，第一热胶带301脱胶，第一载体302从元件晶圆300的正面300a上脱落而去除，并将背面300b上具有第三载体304的元件晶圆300倒置过来，使得第三载体304位于元件晶圆300的下方；还可以先将第三载体304至第一载体302的结构倒置，使得第一载体302处于元件晶圆300的上方，然后再从元件晶圆300下方进行加热，即从元件晶圆300的背面300b进行加热，直至200℃，第一热胶带301脱胶，将第一载体302从元件晶圆300的正面300a上剥离而去除，此时第三载体304位于元件晶圆300的下方；也可以直接从元件晶圆300下方进行加热，即从元件晶圆300的正面300a进行加热，直至200℃，第一热胶带301脱胶，然后将第三载体304至第一载体302的结构倒置，并将第一载体302从元件晶圆300的正面300a上剥离而去除，此时第三载体304位于元件晶圆300的下方。在本步骤中，第三载体304可以给予元件晶圆300的背面予以支撑，防止元件晶圆300在去除第一载体302过程中发生翘曲和损坏。
在本发明的其他实施例中，步骤S24中还可以根据第一载体302的材质及其与元件晶圆300之间的粘结材料，选择通过干法刻蚀工艺、湿法刻蚀工艺和化学机械研磨工艺中的至少一种去除所述第一载体302。
请参考图3E，在步骤S25中，首先，准备好一导热率低于第一载体302的第二载体306，本实施例中，第二载体306由载体基底3061及其表面上的一层较薄的保温层3062组成，准备第二载体306的步骤包括：提供一载体基底3061，所述载体基底3061的材质可以是裸硅；然后通过化学气相沉积工艺或者热氧化工艺在所述载体基底3061用于与元件晶圆300的正面粘贴的表面上形成厚度较薄(例如为几个μm)的一层二氧化硅(SiO2)作为保温层3062，SiO2的导热率低于硅的1/20，可以降低第二载体306的导热率。在本发明的其他实施例中，第二载体306还可以是蓝宝石基板等。然后，可以通过粘结剂或加热可移除的热胶带在元件晶圆300的正面300a上粘贴所述第二载体306，所述粘结剂可以是本领域常规的粘结剂，比如环氧树脂或聚乙烯醇缩醛、尼龙、聚碳酸酯、聚砜等热塑性树脂改性的环氧树脂；所述加热可移除的热胶带可为塑料粘贴胶带等各类胶带，其可以在加热到一定温度(例如200℃～300℃)后脱胶而丧失粘贴性能，从而使得第二载体306可以去除。本实施例中，第二载体306的保温层3062通过第二热胶带305粘贴到元件晶圆300的正面300a上，第二热胶带305的脱胶温度高于所述第二热胶带303，可以相差10℃以上，例如在加热到240℃时第二热胶带305可以脱胶而使得第二载体306可以去除。
请参考图3E和3F，在步骤S26中，通过热处理方式去除第三载体304，即加热至第三热胶带303可脱胶的温度来使第三热胶带303脱胶以将第三载体304从元件晶圆300的背面300b上去除，从而暴露出元件晶圆300的背面300b，以用于后续晶片堆叠。具体的，可以直接从元件晶圆300下方进行加热，即从元件晶圆300的背面300b进行加热，直至220℃，第三热胶带303脱胶，第三载体304从元件晶圆300的背面300b上脱落而去除，并将正面300a上具有第二载体306的元件晶圆300倒置过来，使得第二载体306位于元件晶圆300的下方；还可以先将第二载体304至第三载体304的结构倒置，使得第三载体304处于元件晶圆300的上方，然后再从元件晶圆300下方进行加热，即从元件晶圆300的正面300a进行加热，直至220℃，第三热胶带303脱胶，将第三载体304从元件晶圆300的背面300b上剥离而去除，此时第二载体306位于元件晶圆300的下方；也可以直接从元件晶圆300下方进行加热，即从元件晶圆300的背面300b进行加热，直至220℃第三热胶带303脱胶，然后将第三载体304至第二载体306的结构倒置，并将第三载体304从元件晶圆300的背面300b上剥离而去除，此时第二载体306位于元件晶圆300的下方。
在本发明的其他实施例中，步骤S26中还可以根据第三载体304的材质及其与元件晶圆300之间的粘结材料，选择通过干法刻蚀工艺、湿法刻蚀工艺和化学机械研磨工艺中的至少一种去除所述第三载体304。
请参考图3G，在步骤S27中，采用精密拾放设备拾取预先准备好的晶片(Die)307，将其与元件晶圆300的背面300b上为其预设的位置精密对准并贴装在一起，以使其堆叠在元件晶圆300的背面300b上。当有多个晶片307时，可以依次拾取各个晶片307将其贴装在元件晶圆300的背面300b上为其预设的位置上。其中，对于多个晶片307来说，可以采用二维平面封装方式，将所有晶片307均直接贴装在元件晶圆300的背面300b上，并在元件晶圆300的背面300b上相互间隔开，以降低对准难度，提高器件良率；也可以采用三维垂直封装方式，在元件晶圆300的背面300b上堆叠多层晶片307，正如图3G所示，相邻两层晶片307之间通过粘结剂层308粘接在一起，从而实现高度集成化并缩小半导体封装的尺寸。在步骤S27中在元件晶圆300的背面300b上堆叠晶片307的过程中，第二载体306一方面给予元件晶圆300主要的机械支撑力，能够将堆叠晶片307产生的压力等进行分散传导，避免元件晶圆翘曲，另一方面由于其导热率较低，使得在晶片307堆叠的过程中，热量得到很好的保温维持，解决了由于高热导率裸硅载体无法保温而难以实现晶片的高流通量堆叠的问题。
请参考图3G和3H，在晶片堆叠完成后，可以去除第二载体306。本实施例中，通过热处理方式去除第二载体306，即加热至第二热胶带305可脱胶的温度来使第二热胶带305脱胶以将第二载体306从元件晶圆300的正面300a上去除，从而暴露出元件晶圆300的正面300a。具体的，可以直接从元件晶圆300下方进行加热，即从元件晶圆300的正面300a进行加热，直至240℃，第二热胶带305脱胶，第二载体306从元件晶圆300的正面300a上脱落而去除。在本发明的其他实施例中，还可以根据第二载体306的材质及其与元件晶圆300之间的粘结材料，选择通过干法刻蚀工艺、湿法刻蚀工艺和化学机械研磨工艺中的至少一种去除所述第二载体306。
本实施例的芯片封装方法，适用于一些需要在元件晶圆背面堆叠晶片的产品制造，先在正常厚度的元件晶圆的正面上粘贴导热率较高的第一载体用于在元件晶圆背面减薄工艺中支撑元件晶圆，并将背面减薄过程中产生的额外热量快速转移，降低对元件晶圆的不利影响；然后在减薄后的元件晶圆的背面上粘贴第三载体，借助第三载体的支撑将所述第一载体替换为导热率较低的第二载体，之后在去除第三载体，第二载体可以在转移元件晶圆至晶片堆叠平台上的过程中支撑元件晶圆，便于对元件晶圆操作，避免元件晶圆翘曲，以及在后续的晶片堆叠过程中，利用第二载体的导热率相对第一载体较低的特点，使得热量得到很好的保温维持，解决了由于第一载体高导热率造成的高流通量瓶颈的问题。
请参考图3G，本实施例还提供一种芯片封装结构，包括元件晶圆300和导热率低于裸硅的第二载体306；其中，所述元件晶圆300具有正面300a和背面300b两个相对的表面，所述第二载体306位于所述元件晶圆300的正面300a上。优选的，元件晶圆300的背面300b已经过背面减薄工艺处理。
本实施例中，第二载体306包括载体基底3061以及形成于所述载体基底3061表面上的保温层3062，所述保温层3062的导热率低于裸硅，且所述保温层3062相对所述载体基底3061更接近所述元件晶圆300。本实施例中，所述载体基底3061为裸硅；所述保温层3062为二氧化硅，通过热氧化工艺或者化学气相沉积工艺形成，并通过第二热胶带305粘贴到所述元件晶圆300的正面300a上。在本发明的其他实施例中，第二载体306还可以是蓝宝石基板。
本实施例的芯片封装结构，采用导热率低于裸硅的第二载体粘贴在所述元件晶圆的正面上，用于对所述元件晶圆进行支撑，便于对元件晶圆操作，尤其是可以在背面减薄后转移元件晶圆的过程中支撑元件晶圆，避免元件晶圆翘曲，以及晶片堆叠过程中使得热量得到很好的保温维持，从而实现高流通量的晶片堆叠。进一步地，在裸硅基板表面上覆盖厚度较薄(例如为几个微米)且导热率较低的保温层(例如二氧化硅等)作为所述导热率低于裸硅的第二载体，第二载体易于获得且制造成本较低，能够降低芯片封装结构的成本。
本实施例的芯片封装结构可以是属于半成品的封装结构，也可以是属于成品的封装结构，其中半成品的封装结构可以应用于集成电路制造的分工合作，例如出品方将具有第二载体的芯片封装结构提供给代工厂代工，代工厂进行晶片堆叠以及去除第二载体以完成产品最后封装，再反馈给出品方出品；或者代工厂将具有第二载体的芯片封装结构返回给出品方，出品方进行晶片堆叠以及去除第二载体以完成产品最后封装以出品。而成品的封装结构可以满足一些特殊芯片封装结构出品要求，在产品出品时第二载体被保留下来。
可选的，无论是作为半成品的封装结构还是作为成品的芯片封装结构，本实施例的芯片封装结构还包括晶片307，堆叠在所述元件晶圆300的背面300b上。当所述晶片307为多个时，可以以以单层形式或者多层层叠形式堆叠在所述元件晶圆300的背面300b上，相邻两层晶片307通过粘结剂层308粘接，具体地，可以依次拾取各个晶片将其贴装在元件晶圆300的背面300b上为其预设的位置上，可以采用二维平面封装方式，将所有晶片307均直接贴装在元件晶圆300的背面300b上相互间隔开并呈单层设置，以降低对准难度，提高器件良率，也可以采用三维垂直封装方式，在元件晶圆300的背面300b上堆叠多层晶片307，从而实现高度集成化并缩小半导体封装的尺寸。
请参考图4，本发明另一实施例还提供一种芯片封装方法，包括以下步骤：
S41，提供一具有正面和背面两相对表面的元件晶圆，在所述元件晶圆的正面上粘贴第一载体；
S42，对所述元件晶圆的背面进行减薄；
S43，在所述元件晶圆的背面上粘贴第二载体，所述第二载体的导热率低于所述第一载体；
S44，去除所述第一载体；
S45，在所述元件晶圆的正面上堆叠晶片。
请参考图5A，在步骤S41中，首先，提供一正常厚度H的元件晶圆300，即还未进行背面减薄的晶圆，该元件晶圆300具有正面300a和背面300b两个相对的表面，元件晶圆300中可以制作有MOS管等微电子元器件且具有TSV结构；然后，可以通过粘结剂或加热可移除的热胶带在元件晶圆300的正面300a上粘贴具有较高的导热率的第一载体302，本实施例中，第一载体302通过第一热胶带301粘贴到元件晶圆300的正面上，第一热胶带301在加热到200℃时可以脱胶而使得第一载体302可以去除。
请参考图5B，在步骤S42中，可以采用化学机械研磨(CMP)工艺对元件晶圆300的背面300b进行研磨来减薄元件晶圆300的厚度，直至达到预定厚度，此时可以从元件晶圆300的背面300b暴露出元件晶圆300中的硅穿孔(TSV)结构表面。本实施例中从元件晶圆300背面300b将其厚度H减薄至厚度H’。在本步骤中，第一载体302可以给予元件晶圆300的正面予以支撑，防止元件晶圆300在背面减薄过程中发生翘曲和损坏，同时将元件晶圆300背面减薄过程中产生的额外热量快速转移，降低对元件晶圆300的不利影响。
请参考图5C，在步骤S43中，首先，准备好一导热率低于第一载体302的第二载体306，本实施例中，第二载体306由载体基底3061及其表面上的一层较薄的保温层3062组成，准备第二载体306的步骤包括：提供一载体基底3061，载体基底3061可以是裸硅；然后通过化学气相沉积工艺或者热氧化工艺在所述载体基底3061用于与元件晶圆300的正面粘贴的表面上形成厚度较薄(例如为几个μm)的一层二氧化硅(SiO2)作为保温层3062，SiO2的导热率低于硅的1/20，可以降低第二载体306的导热率。在本发明的其他实施例中，第二载体306还可以是蓝宝石基板等。然后，可以通过粘结剂或加热可移除的热胶带在元件晶圆300的背面300b上粘贴所述第二载体306，所述粘结剂可以是本领域常规的粘结剂，比如环氧树脂或聚乙烯醇缩醛、尼龙、聚碳酸酯、聚砜等热塑性树脂改性的环氧树脂；所述加热可移除的热胶带可为塑料粘贴胶带等各类胶带，其可以在加热到一定温度(例如200℃～300℃)后脱胶而丧失粘贴性能，从而使得第二载体306可以去除。本实施例中，第二载体306的保温层3062通过第二热胶带305粘贴到元件晶圆300的背面300b上，第二热胶带305的脱胶温度高于所述第一热胶带301，可以相差10℃以上，例如在加热到240℃时第二热胶带305可以脱胶而使得第二载体306可以去除。
请参考图5C和5D，在步骤S44中，本实施例通过热处理方式去除第一载体302，即加热至第一热胶带301可脱胶的温度来使第一热胶带301脱胶以将第一载体302从元件晶圆300的正面300a上去除，从而暴露出元件晶圆300的正面300a。具体的，可以直接从元件晶圆300下方进行加热，即从元件晶圆300的正面300a进行加热，直至200℃，第一热胶带301脱胶，第一载体302从元件晶圆300的正面300a上脱落而去除，并将背面300b上具有第二载体306的元件晶圆300倒置过来，使得第二载体306位于元件晶圆300的下方；还可以先将第二载体306至第一载体302的结构倒置，使得第一载体302处于元件晶圆300的上方，然后再从元件晶圆300下方进行加热，即从元件晶圆300的背面300b进行加热，直至200℃，第一热胶带301脱胶，将第一载体302从元件晶圆300的正面300a上剥离而去除，此时第二载体306位于元件晶圆300的下方；也可以直接从元件晶圆300下方进行加热，即从元件晶圆300的正面300a进行加热，直至200℃，第一热胶带301脱胶，然后将第二载体306至第一载体302的结构倒置，并将第一载体302从元件晶圆300的正面300a上剥离而去除，此时第二载体306位于元件晶圆300的下方。在本步骤中，第二载体306可以给予元件晶圆300的背面予以支撑，防止元件晶圆300在去除第一载体302过程中发生翘曲和损坏。
在本发明的其他实施例中，步骤S44中还可以根据第一载体302的材质及其与元件晶圆300之间的粘结材料，选择通过干法刻蚀工艺、湿法刻蚀工艺和化学机械研磨工艺中的至少一种去除所述第一载体302。
请参考图5E，在步骤S45中，采用精密拾放设备拾取预先准备好的晶片(Die)307，将其与元件晶圆300的正面300a上为其预设的位置精密对准并贴装在一起，以使其堆叠在元件晶圆300的正面300a上。当有多个晶片307时，可以依次拾取各个晶片307将其贴装在元件晶圆300的正面300a上为其预设的位置上。其中，对于多个晶片307来说，可以采用二维平面封装方式，将所有晶片307均直接贴装在元件晶圆300的正面300a上，并在元件晶圆300的正面300a上相互间隔开，以降低对准难度，提高器件良率；也可以采用三维垂直封装方式，在元件晶圆300的正面300a上堆叠多层晶片307，正如图5E所示，相邻两层晶片307之间通过粘结剂层308粘接在一起，从而实现高度集成化并缩小半导体封装的尺寸。在步骤S45中在元件晶圆300的正面300a上堆叠晶片307的过程中，第二载体306一方面给予元件晶圆300主要的机械支撑力，能够将堆叠晶片307产生的压力等进行分散传导，避免元件晶圆翘曲，另一方面由于其导热率较低，使得在晶片307堆叠的过程中，热量得到很好的保温维持，解决了由于高热导率裸硅载体无法保温而难以实现晶片的高流通量堆叠的问题。
请参考图5E和5F，在晶片堆叠完成后，可以去除第二载体306。本实施例中，通过热处理方式去除第二载体306，即加热至第二热胶带305可脱胶的温度来使第二热胶带305脱胶以将第二载体306从元件晶圆300的背面300b上去除，从而暴露出元件晶圆300的背面300b。具体的，可以直接从元件晶圆300下方进行加热，即从元件晶圆300的背面300b进行加热，直至240℃，第二热胶带305脱胶，第二载体306从元件晶圆300的背面300b上脱落而去除。在本发明的其他实施例中，还可以根据第二载体306的材质及其与元件晶圆300之间的粘结材料，选择通过干法刻蚀工艺、湿法刻蚀工艺和化学机械研磨工艺中的至少一种去除所述第二载体306。
本实施例的芯片封装方法，适用于一些需要在元件晶圆正面堆叠晶片的产品制造，先在正常厚度的元件晶圆的正面上粘贴导热率较高的第一载体用于在元件晶圆背面减薄工艺中支撑元件晶圆，并将背面减薄过程中产生的额外热量快速转移，降低对元件晶圆的不利影响；然后在减薄后的元件晶圆的背面上粘贴导热率较低的第二载体，借助第二载体的支撑将所述第一载体去除，第二载体还可以在转移元件晶圆至晶片堆叠平台上的过程中支撑元件晶圆，便于对元件晶圆操作，避免元件晶圆翘曲，以及在后续的晶片堆叠过程中，利用第二载体的导热率相对第一载体较低的特点，使得热量得到很好的保温维持，解决了由于第一载体高导热率造成的高流通量瓶颈的问题。
请参考图5E，本实施例还提供一种芯片封装结构，包括元件晶圆300和导热率低于裸硅的第二载体306；其中，所述元件晶圆300具有正面300a和背面300b两个相对的表面，所述第二载体306位于已经过背面减薄处理的所述元件晶圆300的背面300b上。
本实施例中，第二载体306包括载体基底3061以及形成于所述载体基底3061表面上的保温层3062，所述保温层3062的导热率低于裸硅，且所述保温层3062相对所述载体基底3061更接近所述元件晶圆300。本实施例中，所述载体基底3061为裸硅，所述保温层3062为二氧化硅，通过热氧化工艺或者化学气相沉积工艺形成，并通过第二热胶带305粘贴到所述元件晶圆300的正面300a上。
本实施例的芯片封装结构，采用导热率低于裸硅的第二载体粘贴在已经过背面减薄处理的元件晶圆的背面上，用于对所述元件晶圆进行支撑，便于对元件晶圆操作，尤其是可以在背面减薄后转移元件晶圆的过程中支撑元件晶圆，避免元件晶圆翘曲，以及元件晶圆的正面上进行晶片堆叠过程中使得热量得到很好的保温维持，从而实现高流通量的晶片堆叠。
本实施例的芯片封装结构可以是属于半成品的封装结构，也可以是属于成品的封装结构，其中半成品的封装结构可以应用于集成电路制造的分工合作，例如出品方将具有第二载体的芯片封装结构提供给代工厂代工，代工厂进行晶片堆叠以及去除第二载体以完成产品最后封装，再反馈给出品方出品；或者代工厂将具有第二载体的芯片封装结构返回给出品方，出品方进行晶片堆叠以及去除第二载体以完成产品最后封装以出品。而成品的封装结构可以满足一些特殊芯片封装结构出品要求，在产品出品时第二载体被保留下来。
可选的，无论是作为半成品的封装结构还是作为成品的芯片封装结构，本实施例的芯片封装结构还包括晶片307，堆叠在所述元件晶圆300的背面300b上。当所述晶片307为多个时，可以以单层形式或者多层层叠形式堆叠在所述元件晶圆300的背面300b上，相邻两层晶片307通过粘结剂层308粘接，具体地，可以依次拾取各个晶片将其贴装在元件晶圆300的背面300b上为其预设的位置上，可以采用二维平面封装方式，将所有晶片307均直接贴装在元件晶圆300的背面300b上相互间隔开并呈单层设置，以降低对准难度，提高器件良率，也可以采用三维垂直封装方式，在元件晶圆300的背面300b上堆叠多层晶片307，从而实现高度集成化并缩小半导体封装的尺寸。
显然，本领域的技术人员可以对发明进行各种改动和变型而不脱离本发明的精神和范围。这样，倘若本发明的这些修改和变型属于本发明权利要求及其等同技术的范围之内，则本发明也意图包含这些改动和变型在内。

Claims (16)

1.一种芯片封装方法，其特征在于，包括以下步骤：
提供一具有正面和背面两相对表面的元件晶圆，在所述元件晶圆的正面上粘贴第一载体；
对所述元件晶圆的背面进行减薄；
将所述元件晶圆的正面上的所述第一载体替换为第二载体，或者在所述元件晶圆的背面上粘贴第二载体并去除所述第一载体，所述第二载体的导热率低于所述第一载体；
在所述元件晶圆的与所述第二载体所在面相对的表面上堆叠晶片。
2.如权利要求1所述的芯片封装方法，其特征在于，在所述元件晶圆的与所述第二载体所在面相对的表面上堆叠晶片时，以单层形式或者多层层叠形式在所述元件晶圆的所述表面上堆叠多个晶片。
3.如权利要求1所述的芯片封装方法，其特征在于，所述芯片封装方法还包括：在堆叠晶片完成后，去除所述第二载体。
4.如权利要求1所述的芯片封装方法，其特征在于，所述第二载体包括载体基底以及形成于所述载体基底表面上的保温层，所述保温层的导热率低于所述第一载体，且所述保温层相对所述载体基底更接近所述元件晶圆。
5.如权利要求4所述的芯片封装方法，其特征在于，所述载体基底和所述第一载体均为裸硅，所述保温层为二氧化硅，通过热氧化工艺或者化学气相沉积工艺形成在所述载体基底表面。
6.如权利要求1至5中任一项所述的芯片封装方法，其特征在于，将所述元件晶圆的正面上的所述第一载体替换为第二载体的步骤包括：
在减薄后的元件晶圆的背面上粘贴第三载体；
去除所述的元件晶圆的正面上的第一载体；
在所述元件晶圆的正面上粘贴所述第二载体；
去除所述元件晶圆的背面上的所述第三载体，所述晶片堆叠在所述元件晶圆的背面上。
7.如权利要求6所述的芯片封装方法，其特征在于，所述第一载体通过第一热胶带粘贴到所述元件晶圆的正面上，所述第三载体通过第三热胶带粘贴到所述元件晶圆的背面上，所述第二载体通过第二热胶带粘贴到所述元件晶圆的正面上，所述第一热胶带、第二热胶带和第三热胶带均为加热可移除的材料，分别通过加热的方式使所述第一热胶带和第三热胶带与所述元件晶圆的表面脱离以去除所述第一载体和第三载体。
8.如权利要求7所述的芯片封装方法，其特征在于，所述第一热胶带、第二热胶带和第三热胶带的加热移除温度均在200℃～300℃，且所述第一热胶带、第三热胶带和第二热胶带的加热移除温度依次升高。
9.如权利要求8所述的芯片封装方法，其特征在于，所述第一热胶带与第三热胶带之间的加热移除温度差以及所述第三热胶和第二热胶带的加热移除温度差在10℃以上。
10.如权利要求1至5中任一项所述的芯片封装方法，其特征在于，通过加热可移除的热胶带或者粘合剂将所述第一载体和/或第二载体粘贴到所述元件晶圆的表面上；通过包括干法刻蚀工艺、湿法刻蚀工艺、化学机械研磨工艺和热处理工艺中的至少一种去除所述第一载体。
11.一种芯片封装结构，其特征在于，包括元件晶圆和导热率低于裸硅的载体；其中，所述元件晶圆具有正面和背面两个相对的表面，所述载体位于所述元件晶圆的正面或背面上。
12.如权利要求11所述的芯片封装结构，其特征在于，所述芯片封装结构还包括晶片，堆叠在所述元件晶圆的与所述载体所在面相对的表面上。
13.如权利要求11所述的芯片封装结构，其特征在于，所述晶片为多个，以单层形式或者多层层叠形式堆叠在所述元件晶圆的表面上。
14.如权利要求11所述的芯片封装结构，其特征在于，所述载体包括载体基底以及形成于所述载体基底表面上的保温层，所述保温层的导热率低于裸硅，且所述保温层相对所述载体基底更接近所述元件晶圆。
15.如权利要求14所述的芯片封装结构，其特征在于，所述载体基底为裸硅；所述保温层为二氧化硅，通过热氧化工艺或者化学气相沉积工艺形成。
16.如权利要求11至15中任一项所述的芯片封装结构，其特征在于，所述载体通过热胶带粘贴到所述元件晶圆的表面上。
CN201710989683.1A 2017-10-20 2017-10-20 芯片封装方法及芯片封装结构 Active CN109698154B (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN201710989683.1A CN109698154B (zh) 2017-10-20 2017-10-20 芯片封装方法及芯片封装结构

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN201710989683.1A CN109698154B (zh) 2017-10-20 2017-10-20 芯片封装方法及芯片封装结构

Publications (2)

Publication Number Publication Date
CN109698154A true CN109698154A (zh) 2019-04-30
CN109698154B CN109698154B (zh) 2020-12-15

Family

ID=66225599

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201710989683.1A Active CN109698154B (zh) 2017-10-20 2017-10-20 芯片封装方法及芯片封装结构

Country Status (1)

Country Link
CN (1) CN109698154B (zh)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN111968949A (zh) * 2020-08-27 2020-11-20 青岛歌尔微电子研究院有限公司 芯片封装工艺及封装芯片

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20090280602A1 (en) * 2008-05-12 2009-11-12 Texas Instruments Incorporated Double wafer carrier process for creating integrated circuit die with through-silicon vias and micro-electro-mechanical systems protected by a hermetic cavity created at the wafer level
CN104061967A (zh) * 2014-07-09 2014-09-24 东南大学 基于衬底转移工艺的热式风速风向传感器及其封装方法
WO2016007088A1 (en) * 2014-07-08 2016-01-14 Massachusetts Institute Of Technology Method of manufacturing a substrate

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20090280602A1 (en) * 2008-05-12 2009-11-12 Texas Instruments Incorporated Double wafer carrier process for creating integrated circuit die with through-silicon vias and micro-electro-mechanical systems protected by a hermetic cavity created at the wafer level
WO2016007088A1 (en) * 2014-07-08 2016-01-14 Massachusetts Institute Of Technology Method of manufacturing a substrate
CN104061967A (zh) * 2014-07-09 2014-09-24 东南大学 基于衬底转移工艺的热式风速风向传感器及其封装方法

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN111968949A (zh) * 2020-08-27 2020-11-20 青岛歌尔微电子研究院有限公司 芯片封装工艺及封装芯片
CN111968949B (zh) * 2020-08-27 2022-05-24 青岛歌尔微电子研究院有限公司 芯片封装工艺及封装芯片

Also Published As

Publication number Publication date
CN109698154B (zh) 2020-12-15

Similar Documents

Publication Publication Date Title
US8258007B2 (en) Package process
JP4261356B2 (ja) 半導体パッケージを製造する方法
KR102649471B1 (ko) 반도체 패키지 및 그의 제조 방법
US20170229364A1 (en) Fabrication method of semiconductor package
US8399974B1 (en) Methods of dicing stacked shingled strip constructions to form stacked die packages
JP5769716B2 (ja) ウエハにチップを結合する方法
CN103346097B (zh) 基于tsv的三维封装方法和封装结构
TWI749311B (zh) 半導體封裝及其製造方法
JP2007250886A (ja) 半導体装置の製造方法
US11094682B2 (en) Package structure and method of fabricating the same
US8629565B2 (en) Thin wafer protection device
US20130154062A1 (en) Die Structure and Method of Fabrication Thereof
US10211139B2 (en) Chip package structure
TWI543320B (zh) 半導體封裝件及其製法
US20160126110A1 (en) Method for manufacturing three-dimensional integrated circuit
CN105742198A (zh) 管芯接合器及其使用方法
JP2011514686A (ja) チップをウェハ上にボンディングするための方法
US20110159638A1 (en) Method for Making a Chip Package
US9281182B2 (en) Pre-cut wafer applied underfill film
CN109698154A (zh) 芯片封装方法及芯片封装结构
TWI543283B (zh) 中介基板之製法
CN106298697B (zh) 芯片封装方法及封装结构
CN114724967A (zh) 一种具有tsv的异构芯片封装结构的封装方法
CN107644843B (zh) 晶圆堆叠制作方法
US7514290B1 (en) Chip-to-wafer integration technology for three-dimensional chip stacking

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant