KR20220015632A - 적층 반도체 칩을 포함하는 반도체 패키지 - Google Patents

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KR20220015632A
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signal
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conductive layer
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엄주일
배한준
이승엽
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Abstract

반도체 패키지가 제공된다. 본 발명의 일 실시예에 따른 반도체 패키지는, 기판; 상기 기판 상에 배치되고, 상기 기판과 마주하는 활성면에 칩 패드를 구비한 서브 반도체 칩, 상기 서브 반도체 칩의 측면을 둘러싸면서 상기 기판과 마주하는 일면을 갖는 서브 몰딩층, 및 상기 칩 패드와 접속하면서 상기 서브 몰딩층의 상기 일면 상으로 연장하는 재배선 도전층을 포함하는 서브 반도체 패키지 - 여기서, 상기 재배선 도전층은, 상기 서브 몰딩층의 가장자리까지 연장하고 단부에 신호 재배선 패드를 갖는 신호 재배선 도전층, 및 상기 신호 재배선 도전층보다 길이가 짧고 단부에 전원 재배선 패드를 갖는 전원 재배선 도전층을 포함함. - ; 상기 신호 재배선 패드와 상면이 접속하고 상기 기판과 하면이 접속하는 신호 서브 인터커넥터; 상기 전원 재배선 패드와 상면이 접속하고 상기 기판과 하면이 접속하는 전원 서브 인터커넥터; 상기 서브 몰딩층 내에 형성되고, 하면이 상기 전원 재배선 도전층과 각각 접속하는 제1 전극 및 제2 전극, 및 상기 제1 전극과 상기 제2 전극 사이의 바디부를 포함하는 캐패시터; 및 상기 서브 반도체 패키지 상에 형성되고, 상기 기판과 전기적으로 연결되는 하나 이상의 메인 반도체 칩을 포함할 수 있다.

Description

적층 반도체 칩을 포함하는 반도체 패키지{SEMICONDUCTOR PACKAGE INCLUDING STACKED SEMICONDUCTOR CHIPS}
본 특허 문헌은 반도체 패키지에 관한 것으로, 보다 상세하게는 복수의 반도체 칩이 수직 방향으로 적층되는 반도체 패키지에 관한 것이다.
전자 제품은 그 부피가 점점 작아지면서도 고용량의 데이터 처리를 요하고 있다. 이에 따라, 이러한 전자 제품에 사용되는 반도체 장치의 집적도를 증가시킬 필요가 커지고 있다.
그러나 반도체 집적 기술의 한계로 단일의 반도체 칩만으로는 요구되는 기능을 만족시키기 어려우므로, 복수의 반도체 칩을 하나의 반도체 패키지에 내장하는 형태의 반도체 패키지가 제조되고 있다.
본 발명의 실시예들이 해결하고자 하는 과제는, 서브 반도체 패키지 상에 메인 반도체 칩을 포함하는 메인 칩 스택을 형성함으로써 고용량 및 다기능의 반도체 패키지를 구현하면서, 서브 반도체 패키지로의 전원 공급을 용이하게 하는 것이다.
상기 과제를 해결하기 위한 본 발명의 일 실시예에 따른 반도체 패키지는, 기판; 상기 기판 상에 배치되고, 상기 기판과 마주하는 활성면에 칩 패드를 구비한 서브 반도체 칩, 상기 서브 반도체 칩의 측면을 둘러싸면서 상기 기판과 마주하는 일면을 갖는 서브 몰딩층, 및 상기 칩 패드와 접속하면서 상기 서브 몰딩층의 상기 일면 상으로 연장하는 재배선 도전층을 포함하는 서브 반도체 패키지 - 여기서, 상기 재배선 도전층은, 상기 서브 몰딩층의 가장자리까지 연장하고 단부에 신호 재배선 패드를 갖는 신호 재배선 도전층, 및 상기 신호 재배선 도전층보다 길이가 짧고 단부에 전원 재배선 패드를 갖는 전원 재배선 도전층을 포함함. - ; 상기 신호 재배선 패드와 상면이 접속하고 상기 기판과 하면이 접속하는 신호 서브 인터커넥터; 상기 전원 재배선 패드와 상면이 접속하고 상기 기판과 하면이 접속하는 전원 서브 인터커넥터; 상기 서브 몰딩층 내에 형성되고, 하면이 상기 전원 재배선 도전층과 각각 접속하는 제1 전극 및 제2 전극, 및 상기 제1 전극과 상기 제2 전극 사이의 바디부를 포함하는 캐패시터; 및 상기 서브 반도체 패키지 상에 형성되고, 상기 기판과 전기적으로 연결되는 하나 이상의 메인 반도체 칩을 포함할 수 있다.
또한, 상기 과제를 해결하기 위한 본 발명의 다른 일 실시예에 따른 반도체 패키지는, 기판; 상기 기판 상에 배치되고, 상기 기판과 마주하는 활성면에 칩 패드를 구비한 서브 반도체 칩, 상기 서브 반도체 칩의 측면을 둘러싸면서 상기 기판과 마주하는 일면을 갖는 서브 몰딩층, 및 상기 칩 패드와 접속하면서 상기 서브 몰딩층의 일면 상으로 상기 서브 몰딩층의 가장자리까지 연장하는 신호 재배선 도전층 및 전원 재배선 도전층을 포함하는 서브 반도체 패키지; 상기 신호 재배선 도전층의 단부에 형성된 신호 재배선 패드와 상면이 접속하고 상기 기판과 하면이 접속하는 신호 서브 인터커넥터; 상기 전원 재배선 도전층의 단부에 형성된 제2 전원 재배선 패드와 상면이 접속하고 상기 기판과 하면이 접속하는 제2 전원 서브 인터커넥터; 상기 전원 재배선 도전층의 상기 단부를 제외한 일부에 형성된 제1 전원 재배선 패드와 상면이 접속하고 상기 기판과 하면이 접속하는 제1 전원 서브 인터커넥터; 상기 서브 몰딩층 내에 형성되고, 하면이 상기 전원 재배선 도전층과 각각 접속하는 제1 전극 및 제2 전극, 및 상기 제1 전극과 상기 제2 전극 사이의 바디부를 포함하는 캐패시터; 및 상기 서브 반도체 패키지 상에 형성되고, 상기 기판과 전기적으로 연결되는 하나 이상의 메인 반도체 칩을 포함할 수 있다.
본 발명의 실시예들에 의하면, 서브 반도체 패키지 상에 메인 반도체 칩을 포함하는 메인 칩 스택을 형성함으로써 고용량 및 다기능의 반도체 패키지를 구현할 수 있고, 아울러, 서브 반도체 패키지로의 전원 공급을 용이하게 할 수 있다.
도 1은 본 발명의 일 실시예에 따른 서브 반도체 패키지를 위에서 본 평면도이다.
도 2는 도 1의 A1-A1' 선에 따른 단면도이다.
도 3은 도 1의 A2-A2' 선에 따른 단면도이다.
도 4는 도 1의 A3-A3' 선에 따른 단면도이다.
도 5는 본 발명의 일 실시예에 따른 반도체 패키지를 위에서 본 평면도이다.
도 6은 도 5의 반도체 패키지 중 기판의 상면을 보여주는 평면도이다.
도 7 및 도 8은 도 5의 반도체 패키지를 설명하기 위한 단면도이다.
도 9a는 본 발명의 일 실시예에 따른 반도체 패키지의 효과의 일례를 설명하기 위한 도면이고, 도 9b는 비교예의 반도체 패키지의 효과의 일례를 설명하기 위한 도면이다.
도 10a는 본 발명의 일 실시예에 따른 반도체 패키지의 효과의 다른 일례를 설명하기 위한 도면이고, 도 10b는 비교예의 반도체 패키지의 효과의 다른 일례를 설명하기 위한 도면이다.
도 11은 본 발명의 다른 일 실시예에 따른 서브 반도체 패키지를 위에서 본 평면도이다.
도 12은 도 11의 A4-A4' 선에 따른 단면도이다.
도 13은 본 발명의 다른 일 실시예에 따른 반도체 패키지를 위에서 본 평면도이다.
도 14는 도 13의 반도체 패키지 중 기판의 상면을 보여주는 평면도이다.
도 15는 도 13의 반도체 패키지를 설명하기 위한 단면도이다.
이하에서는, 첨부된 도면을 참조하여 다양한 실시예들이 상세히 설명된다.
도면은 반드시 일정한 비율로 도시된 것이라 할 수 없으며, 몇몇 예시들에서, 실시예들의 특징을 명확히 보여주기 위하여 도면에 도시된 구조물 중 적어도 일부의 비례는 과장될 수도 있다. 도면 또는 상세한 설명에 둘 이상의 층을 갖는 다층 구조물이 개시된 경우, 도시된 것과 같은 층들의 상대적인 위치 관계나 배열 순서는 특정 실시예를 반영할 뿐이어서 본 발명이 이에 한정되는 것은 아니며, 층들의 상대적인 위치 관계나 배열 순서는 달라질 수도 있다. 또한, 다층 구조물의 도면 또는 상세한 설명은 특정 다층 구조물에 존재하는 모든 층들을 반영하지 않을 수도 있다(예를 들어, 도시된 두 개의 층 사이에 하나 이상의 추가 층이 존재할 수도 있다). 예컨대, 도면 또는 상세한 설명의 다층 구조물에서 제1 층이 제2 층 상에 있거나 또는 기판상에 있는 경우, 제1 층이 제2 층 상에 직접 형성되거나 또는 기판상에 직접 형성될 수 있음을 나타낼 뿐만 아니라, 하나 이상의 다른 층이 제1 층과 제2 층 사이 또는 제1 층과 기판 사이에 존재하는 경우도 나타낼 수 있다.
본 발명의 일 실시예에 따른 반도체 패키지는, 주된 기능을 수행하는 메인 반도체 칩과, 메인 반도체 칩의 동작에 필요한 다양한 기능을 수행하는 서브 반도체 칩을 포함하는 반도체 패키지일 수 있다. 메인 반도체 칩은, 낸드 플래시 메모리와 같은 비휘발성 메모리를 포함할 수 있고, 이러한 경우, 서브 반도체 칩은, 메모리 컨트롤러를 포함할 수 있다. 그러나, 본 개시가 이에 한정되는 것은 아니며, 메인 반도체 칩 및 서브 반도체 칩 각각은 다양한 메모리, 로직 회로 등을 포함할 수 있다. 본 실시예에서, 서브 반도체 칩은 패키징되어 서브 반도체 패키지로 구현될 수 있고, 메인 반도체 칩은 이러한 서브 반도체 패키지 상에 형성될 수 있다.
이하, 본 실시예의 반도체 패키지를 설명하기에 앞서, 이 반도체 패키지에 포함되는 서브 반도체 패키지에 대하여 먼저 설명하기로 한다.
도 1은 본 발명의 일 실시예에 따른 서브 반도체 패키지를 위에서 본 평면도이고, 도 2는 도 1의 A1-A1' 선에 따른 단면도이고, 도 3은 도 1의 A2-A2' 선에 따른 단면도이고, 도 4는 도 1의 A3-A3' 선에 따른 단면도이다. 도 2 내지 도 4는 서브 반도체 칩의 활성면이 위를 향하는 상태를 보여준다.
도 1 내지 도 4를 참조하면, 본 실시예의 서브 반도체 패키지(110)는, 서브 반도체 칩(114), 서브 몰딩층(116), 재배선 구조체(118), 서브 인터커넥터(119), 및 캐패시터(160)를 포함할 수 있다.
서브 반도체 칩(114)은 복수의 서브 칩 패드(115)가 배치되는 활성면(114A), 활성면(114A)과 반대편에 위치하는 비활성면(114B), 활성면(114A)과 비활성면(114B)을 잇는 측면(114C)을 가질 수 있다. 본 실시예에서 서브 반도체 칩(114)은 평면상 사각 형상을 가짐으로써 4개의 측면(114C)을 가질 수 있다. 4개의 측면(114C)은 제1 방향의 양측 및 제2 방향의 양측에 각각 위치할 수 있다.
복수의 서브 칩 패드(115)는 활성면(114A)에서 노출되는 상면을 가지면서 다양한 형태로 배열될 수 있다. 일례로서, 서브 칩 패드(115)는 서브 반도체 칩(114)의 가장자리 전체를 따라 배열될 수 있다. 즉, 서브 칩 패드(115)는 서브 반도체 칩(114)의 제1 방향의 양측 가장자리 및 제2 방향의 양측 가장자리에 배치될 수 있다. 이러한 경우, 상대적으로 작은 평면 면적을 갖는 서브 반도체 칩(114)에 다수의 서브 칩 패드(115)를 형성할 수 있어, 서브 반도체 칩(114)을 통한 다수의 입출력 신호 전달이 가능할 수 있다.
이러한 서브 반도체 칩(114)은 서브 반도체 패키지(110)의 중앙에 위치할 수 있다. 이는, 후술하는 복수의 신호 재배선 도전층(118B-S)의 길이의 편차를 감소시키기 위한 것일 수 있다.
서브 몰딩층(116)은 서브 반도체 칩(114)의 측면(114C)을 둘러싸면서 서브 반도체 칩(114)의 활성면(114A)과 실질적으로 동일한 레벨의 일면(116A)을 가짐으로써 서브 반도체 칩(114)의 활성면(114A) 및 서브 칩 패드(115)를 노출시킬 수 있다. 본 실시예에서 서브 몰딩층(116)은 서브 반도체 칩(114)의 비활성면(114B)을 덮고 있으나, 본 개시가 이에 한정되는 것은 아니다. 다른 실시예에서, 서브 몰딩층(116)의 일면(116A)과 반대편에 위치하는 타면(116B)은 서브 반도체 칩(114)의 비활성면(114B)과 실질적으로 동일한 레벨에 위치할 수도 있다. 서브 몰딩층(116)은 EMC(Epoxy Mold Compound) 등과 같은 다양한 몰딩 물질을 포함할 수 있다.
재배선 구조체(118)는 서브 반도체 칩(114)의 활성면(114A) 및 서브 몰딩층(116)의 일면(116A) 상에 형성될 수 있다. 재배선 구조체(118)는 서브 칩 패드(115)와 전기적으로 접속하면서 서브 몰딩층(116)의 일면(116A) 상으로 연장하는 재배선 도전층(118B)을 포함할 수 있다. 즉, 본 실시예의 서브 반도체 패키지(110)는 팬 아웃 패키지(Fan Out Package)일 수 있다.
보다 구체적으로, 재배선 구조체(118)는 제1 재배선 절연층(118A), 재배선 도전층(118B) 및 제2 재배선 절연층(118C)을 포함할 수 있다.
제1 재배선 절연층(118A)은 서브 반도체 칩(114)의 활성면(114A) 및 서브 몰딩층(116)의 일면(116A)을 덮으면서, 서브 칩 패드(115) 및 후술하는 캐패시터(160)의 제1 및 제2 전극(162, 164)를 노출시키는 개구를 가질 수 있다. 재배선 도전층(118B)은 제1 재배선 절연층(118A) 상에 형성되고 제1 재배선 절연층(118A)의 개구를 통하여 서브 칩 패드(115), 및 캐패시터(160)의 제1 및 제2 전극(162, 164)과 접속할 수 있다. 재배선 도전층(118B)은 신호 재배선 도전층(118B-S)과 전원 재배선 도전층(118B-P)을 포함할 수 있다. 제2 재배선 절연층(118C)은 제1 재배선 절연층(118A) 및 재배선 도전층(118B)을 덮으면서, 신호 재배선 도전층(118B-S)의 단부 및 전원 재배선 도전층(118B-P)의 단부를 노출시키는 개구를 가질 수 있다. 제2 재배선 절연층(118C)의 개구에 의해 노출된 신호 재배선 도전층(118B-S)의 단부를 이하, 신호 재배선 패드(118BP-S)라 하고, 제2 재배선 절연층(118C)의 개구에 의해 노출된 전원 재배선 도전층(118B-P)의 단부를 이하, 전원 재배선 패드(118BP-P)라 하기로 한다. 신호 재배선 도전층(118B-S) 및 신호 재배선 패드(118BP-S)와, 전원 재배선 도전층(118B-P) 및 전원 재배선 패드(118BP-P)는 아래에서 더 상세히 설명하기로 한다. 제1 재배선 절연층(118A) 또는 제2 재배선 절연층(118C)은 산화물, 질화물, 산질화물 등의 절연 물질을 포함할 수 있다. 또는, 제1 재배선 절연층(118A) 또는 제2 재배선 절연층(118C)은 에폭시(epoxy), 폴리이미드(polyimide), PBO(Polybenzoxazole), BCB(Benzocyclobuten), 실리콘 수지(Silicone), 아크릴 수지 (Acrylate) 등의 수지 물질을 포함할 수 있다. 재배선 도전층(118B)은 구리, 구리 합금 등의 금속 물질을 포함할 수 있다.
신호 재배선 도전층(118B-S)은, 서브 반도체 칩(114)과 다른 구성 요소 사이의 신호 전달을 위한 것일 수 있다. 일례로서, 신호 재배선 도전층(118B-S)은, 서브 반도체 칩(114)과 후술할 메인 반도체 칩 사이의 신호 교환, 또는, 서브 반도체 칩(114)과 후술할 기판 사이의 신호 교환을 위한 것일 수 있다. 이하에서는, 서브 반도체 칩(114)과 메인 반도체 칩 사이에 교환되는 신호를 내부 신호(internal signal)라 하고, 서브 반도체 칩(114)과 기판 사이에 교환되는 신호를 외부 신호(outer signal)라 하기로 한다.
신호 재배선 도전층(118B-S)은, 서브 몰딩층(116)의 제1 방향의 양측 가장자리를 향하여 연장할 수 있다. 일례로서, 서브 반도체 칩(114)의 제1 방향의 일측 가장자리 및 제2 방향의 일측 가장자리에 배치된 서브 칩 패드(115)와 접속하는 신호 재배선 도전층(118B-S)은, 서브 몰딩층(116)의 제1 방향의 일측 가장자리를 향하여 연장할 수 있다. 또한, 서브 반도체 칩(114)의 제1 방향의 타측 가장자리 및 제2 방향의 타측 가장자리에 배치된 서브 칩 패드(115)와 접속하는 신호 재배선 도전층(118B-S)은, 서브 몰딩층(116)의 제1 방향의 타측 가장자리를 향하여 연장할 수 있다. 서브 반도체 칩(114)의 제2 방향의 양측 가장자리로부터 연장된 신호 재배선 도전층(118B-S)은, 서브 몰딩층(116)의 제1 방향의 양측 가장자리를 향하여 휘어진 형상을 가질 수 있다. 반면, 서브 반도체 칩(114)의 제1 방향의 양측 가장자리로부터 연장된 신호 재배선 도전층(118B-S)은, 휘어질 필요는 없다. 그러나, 서브 반도체 칩(114)의 제2 방향의 양측 가장자리로부터 연장된 신호 재배선 도전층(118B-S)과 유사한 길이를 갖기 위하여, 서브 반도체 칩(114)의 제1 방향의 양측 가장자리로부터 연장된 신호 재배선 도전층(118B-S)도 휘어진 형상을 갖게 할 수 있다. 결과적으로, 신호 재배선 도전층(118B-S)은 서브 반도체 칩(114)을 중심으로 하는 나선 형상을 가질 수 있다. 이러한 연결 방식을 통해, 신호 재배선 도전층(118B-S)의 길이의 편차를 감소시킬 수 있다.
위와 같은 신호 재배선 도전층(118B-S)의 배열에 따라, 신호 재배선 패드(118BP-S)는 서브 몰딩층(116)의 제1 방향의 양측 가장자리 각각에서, 제2 방향을 따라 배열될 수 있다. 참고로, 신호 재배선 도전층(118B-S)은 서브 칩 패드(115)로부터 연장하면서 상대적으로 좁은 폭을 갖는 라인 형상의 부분과, 라인 형상의 부분 끝에 위치하면서 상대적으로 큰 폭을 갖는 판 형상의 단부를 가질 수 있다. 제2 재배선 절연층(118C)의 개구는 이러한 신호 재배선 도전층(118B-S)의 단부를 노출시키는 것으로서, 단부와 중첩하면서 단부의 평면 면적 이하의 평면 면적을 가질 수 있다.
전원 재배선 도전층(118B-P)은, 후술할 기판으로부터 서브 반도체 칩(114)으로의 전원 공급을 위한 것일 수 있다. 전원 재배선 도전층(118B-P)을 통하여 다양한 레벨의 전원 전압 혹은 접지 전압이 서브 반도체 칩(114)으로 공급될 수 있다. 이하, 접지 전압이 인가되는 전원 재배선 도전층(118B-P)을 제1 전원 재배선 도전층(118B-P1)이라 하고, 전원 전압이 인가되는 전원 재배선 도전층(118B-P)을 제2 전원 재배선 도전층(118B-P2)이라 하기로 한다.
전원 재배선 도전층(118B-P)은, 서브 칩 패드(115)와 접속하면서 서브 몰딩층(116)의 일면(116A) 상으로 연장하되, 신호 재배선 도전층(118B-S)보다 짧은 길이를 가질 수 있다. 즉, 신호 재배선 도전층(118B-S)과 달리, 전원 재배선 도전층(118B-P)은 서브 몰딩층(116)의 가장자리까지 연장하지 않을 수 있다. 전원 재배선 도전층(118B-P)은, 인접한 신호 재배선 도전층(118B-S)의 일부와 실질적으로 평행할 수 있다. 전원 재배선 도전층(118B-P)과 신호 재배선 도전층(118B-S) 사이의 단락을 방지하기 위함이다.
위와 같은 전원 재배선 도전층(118B-P)의 배열에 따라, 전원 재배선 패드(118BP-P)는 소정 간격을 두고 서브 반도체 칩(114)을 둘러싸도록 배치될 수 있다. 참고로, 전원 재배선 도전층(118B-P)은 서브 칩 패드(115)로부터 연장하면서 상대적으로 좁은 폭을 갖는 라인 형상의 부분과, 라인 형상의 부분 끝에 위치하면서 상대적으로 큰 폭을 갖는 판 형상의 단부를 가질 수 있다. 제2 재배선 절연층(118C)의 개구는 이러한 전원 재배선 도전층(118B-P)의 단부를 노출시키는 것으로서, 단부와 중첩하면서 단부의 평면 면적 이하의 평면 면적을 가질 수 있다.
캐패시터(160)는 서브 몰딩층(116) 내에서 전원 재배선 도전층(118B-P)과 전기적으로 연결되도록 형성될 수 있다.
캐패시터(160)는 제1 전극(162), 제2 전극(164), 및 이들 사이의 바디부(166)를 포함할 수 있다. 바디부(166)는 제1 및 제2 전극(162, 164)에 인가되는 전압에 따라 전하를 저장할 수 있기만 하면 다양한 구조를 가질 수 있다. 일례로서, 캐패시터(160)는 MLCC(Multi-Layer Ceramic Capacitor)일 수 있다. 이러한 경우, 바디부(166)는 다층의 세라믹 유전층과 다층의 내부 전극이 교대로 적층된 구조를 가질 수 있다. 제1 전극(162) 및 제2 전극(164)은 다양한 도전 물질을 포함할 수 있고, 바디부(166)의 양 측면과 각각 접촉하는 기둥 형상을 가질 수 있다.
캐패시터(160)는 서브 몰딩층(116) 내에서 서브 반도체 칩(114)과 함께 매립될 수 있다. 즉, 캐패시터(160)의 측면 및 하면은 서브 몰딩층(116)에 의해 둘러싸일 수 있다. 반면, 캐패시터(160)의 상면 특히, 제1 및 제2 전극(162, 164)의 상면은 서브 몰딩층(116)의 일면(116A)과 실질적으로 동일한 높이에 위치함으로써 제1 재배선 절연층(118A)의 개구에 의해 적어도 일부가 노출될 수 있다. 제1 전극(162)의 상면은 제1 전원 재배선 도전층(118B-P1)과 접속할 수 있고, 제2 전극(164)의 상면은 제2 전원 재배선 도전층(118B-P2)과 접속할 수 있다. 보다 구체적으로, 제1 및 제2 전원 재배선 도전층(118B-P1, 118B-P2)은 제1 재배선 절연층(118A)의 개구를 통하여 제1 전극(162)의 상면 및 제2 전극(164)의 상면과 각각 접속할 수 있다. 반면, 바디부(166)는 재배선 도전층(118B)과 절연될 수 있다. 이 때문에, 바디부(166)와 대응하는 부분에서 제1 재배선 절연층(118A) 내에는 개구가 존재하지 않을 수 있다. 참고로, 설명의 편의를 위하여, 도 1의 평면도에서 캐패시터(160)의 제1 전극(162)을 비해칭된 사각형으로 표기하고, 캐패시터(160)의 제2 전극(164)을 해칭된 사각형으로 표기하였으나, 해칭 여부는 제1 전극(162)과 제2 전극(164)의 구별을 위한 것일 뿐이다. 또한, 제1 전극(162)과 제2 전극(164)의 평면 형상도 다양하게 변형될 수 있다.
전술한 바와 같이, 재배선 도전층(118B)은 제1 재배선 절연층(118A)의 개구를 통하여 서브 칩 패드(115)와도 접속할 수 있다. 그에 따라, 제1 전극(162)의 상면 및 제2 전극(164)의 상면은 서브 칩 패드(115)의 상면과 실질적으로 동일한 높이에 위치할 수 있다. 바디부(166)의 상면은, 도시된 바와 같이, 제1 전극(162) 및/또는 제2 전극(164)의 상면보다 낮은 레벨에 위치할 수 있고, 이러한 경우, 바디부(166)와 재배선 도전층(118B) 사이에는 제1 재배선 절연층(118A) 및 서브 몰딩층(116)이 개재될 수 있다. 그러나, 다른 실시예에서, 바디부(166)의 상면이 제1 전극(162) 및/또는 제2 전극(164)의 상면과 실질적으로 동일한 높이에 위치할 수도 있다.
캐패시터(160)는 서브 반도체 칩(114)에 전원 전압 및/또는 접지 전압을 공급하는 경로 즉, 전원 재배선 도전층(118B-P)에 전기적으로 연결되어, 서브 반도체 칩(114)의 동작 과정에서 발생하는 전원 부족 현상을 방지하는 역할을 할 수 있다. 본 실시예에서, 캐패시터(160)의 제1 및 제2 전극(162, 164) 각각은 전원 재배선 패드(118BP-P)와 서브 반도체 칩(114)의 측면(114C) 사이에서 전원 재배선 도전층(118B-P)의 일부와 접속할 수 있다. 이러한 경우, 캐패시터(160)가 서브 반도체 칩(114)에 인접하여 배치됨으로써, 서브 반도체 칩(114)이 동작하면서 발생하는 순간적인 전압 강하 현상에 대해 즉시 보상할 수 있기 때문에, 보다 효과적으로 전원 부족 현상을 방지할 수 있다.
본 실시예에서는, 네 개의 측면(114C)을 갖는 서브 반도체 칩(114)의 각 측면과 대향하는 네 개의 캐패시터(160)가 배치될 수 있다. 그러나, 본 개시가 이에 한정되는 것은 아니며, 캐패시터(160)의 개수, 위치 등은 다양하게 변형될 수 있다.
제1 재배선 도전층(118B-P1)과 제2 재배선 도전층(118B-P2) 사이에는 하나 이상의 신호 재배선 도전층(118B-S)이 배치될 수 있다. 이러한 경우, 바디부(166)는 제1 재배선 도전층(118B-P1)과 제2 재배선 도전층(118B-P2) 사이에 배치되는 하나 이상의 신호 재배선 도전층(118B-S)과 중첩할 수 있다.
서브 인터커넥터(119)는 신호 재배선 패드(118BP-S)와 중첩 및 접속하는 신호 서브 인터커넥터(119-S), 및 전원 재배선 패드(118BP-P)와 중첩 및 접속하는 전원 서브 인터커넥터(119-P)를 포함할 수 있다. 신호 재배선 패드(118BP-S)와 신호 서브 인터커넥터(119-S)의 평면상 위치가 실질적으로 동일하고 전원 재배선 패드(118BP-P)와 전원 서브 인터커넥터(119-P)의 평면상 위치가 실질적으로 동일하므로, 도 1의 평면도에는 신호 재배선 패드(118BP-S) 및 신호 서브 인터커넥터(119-S)를 함께 도시하고, 전원 재배선 패드(118BP-P) 및 전원 서브 인터커넥터(119-P)를 함께 도시하였다. 신호 서브 인터커넥터(119-S)는 서브 몰딩층(116)의 제1 방향의 양측 가장자리 각각에서, 제2 방향을 따라 배열될 수 있다. 전원 서브 인터커넥터(119-P)는 소정 간격을 두고 서브 반도체 칩(114)을 둘러싸도록 배열될 수 있다.
서브 인터커넥터(119)는 제2 재배선 절연층(118C)의 개구를 통하여 신호 재배선 패드(118BP-S) 또는 전원 재배선 패드(118BP-P)와 접속하면서, 제2 재배선 절연층(118C)의 표면 위로 돌출될 수 있다. 이러한 서브 인터커넥터(119)는 솔더 볼, 금속 범프 또는 이들의 조합을 포함할 수 있다. 그러나, 본 실시예가 이에 한정되는 것은 아니며, 신호 재배선 패드(118BP-S) 또는 전원 재배선 패드(118BP-P)와 접속하면서 제2 재배선 절연층(118C)의 표면 위로 돌출된 다양한 형태의 전기적 인터커넥터가 서브 인터커넥터(119)로 이용될 수 있다.
신호 재배선 패드(118BP-S) 및 신호 서브 인터커넥터(119-S)는 전술한 내부 신호 교환을 위한 것과 외부 신호 교환을 위한 것으로 구분될 수 있다. 내부 신호 교환을 위한 신호 재배선 패드(118BP-S) 및 신호 서브 인터커넥터(119-S)를 각각 내부 신호 재배선 패드(118BP-S1) 및 내부 신호 서브 인터커넥터(119-S1)라 하기로 한다. 또한, 외부 신호 교환을 위한 신호 재배선 패드(118BP-S) 및 신호 서브 인터커넥터(119-S)를 각각 외부 신호 재배선 패드(118BP-S2) 및 외부 신호 서브 인터커넥터(119-S2)라 하기로 한다.
참고로, 도 2 및 도 3을 참조하면, 캐패시터(160)의 제1 및 제2 전극(162, 164)의 상면이 전원 재배선 도전층(118B-P)의 하면과 접속하고, 전원 서브 인터커넥터(119-P)의 하면이 전원 재배선 도전층(118B-P)의 상면 특히, 전원 재배선 패드(118BP-P)와 접속하는 것으로 도시되었다. 그러나, 후술하겠지만, 서브 반도체 패키지(110)는 페이스-다운 형태로 기판 상에 실장될 수 있고, 이러한 경우, 위 상면과 하면의 위치는 모두 반대가 될 수 있다. 이러한 경우에도, 수직 방향에서 전원 재배선 도전층(118B-P)을 사이에 두고 캐패시터(160)와 전원 서브 인터커넥터(119-P)의 위치는 서로 반대일 수 있다.
이상으로 설명된 서브 반도체 패키지(110)를 포함하는 반도체 패키지에 관하여 아래의 도 5 내지 도 8을 참조하여 설명하기로 한다.
도 5는 본 발명의 일 실시예에 따른 반도체 패키지를 위에서 본 평면도이다. 도 6은 도 5의 반도체 패키지 중 기판의 상면을 보여주는 평면도이다. 도 7 및 도 8은 도 5의 반도체 패키지를 설명하기 위한 단면도이다. 특히, 도 7은 도 5의 제1 및 제2 메인 칩 스택과 서브 반도체 패키지 사이의 내부 신호 교환을 설명하기 위한 단면도이다. 도 8은 도 5의 서브 반도체 패키지와 기판 사이의 외부 신호 교환, 제1 및 제2 메인 칩 스택과 기판 사이의 전원 전달, 및 서브 반도체 패키지와 기판 사이의 전원 전달을 설명하기 위한 단면도이다. 아울러, 도 8은 서브 반도체 패키지와 기판 사이의 전원 전달시 발생할 수 있는 전원 부족 현상을 해소하기 위한 캐패시터도 함께 도시하였다.
도 5 내지 도 8을 참조하면, 본 발명의 일 실시예에 따른 반도체 패키지는, 기판(100), 기판(100) 상에 배치되는 서브 반도체 패키지(110), 및 서브 반도체 패키지(110) 상에 배치되는 제1 메인 칩 스택(120) 및 제2 메인 칩 스택(130)을 포함할 수 있다.
기판(100)은 인쇄 회로 기판(Printed Circuit Board: PCB) 등과 같이 전기적 신호 전달을 위하여 회로 및/또는 배선 구조(미도시됨)를 갖는 반도체 패키지용 기판일 수 있다.
기판(100)은 상면(100A), 상면(100A)의 반대편에 위치하는 하면(100B), 및 상면(100A)과 하면(100B)을 잇는 측면을 가질 수 있다.
기판(100)의 상면(100A) 상에는 서브 반도체 패키지(110), 제1 메인 칩 스택(120), 및 제2 메인 칩 스택(130)이 배치될 수 있다. 특히, 서브 반도체 패키지(110)는 서브 반도체 칩(114)의 활성면(114A), 및 서브 몰딩층(116)의 일면(116A)이 기판(100)의 상면(100A)과 마주보도록, 기판(100) 상에 실장될 수 있다. 즉, 서브 반도체 패키지(110)는 페이스-다운(face-down) 형태로 기판(100) 상에 실장될 수 있다. 그에 따라, 도 5의 평면도에서, 서브 몰딩층(116)의 타면(116B)을 제외하고, 서브 반도체 패키지(110)에 포함되는 세부 구성 요소들은 보이지 않을 수 있다. 그러나, 설명의 편의를 위하여, 도 5에 서브 반도체 패키지(110)의 세부 구성 요소들 중 제1 및 제2 메인 칩 스택(120, 130)에 의하여 덮이지 않는 부분을 점선으로 도시하였다. 아울러, 설명의 편의를 위하여, 기판(100)의 상면(100A)을 보여주는 도 6에 서브 반도체 패키지(110)의 세부 구성 요소들도 점선으로 도시하였다. 참고로, 서브 반도체 패키지(110)가 페이스-다운 형태로 기판(100) 상에 실장되므로, 도 5 및 도 6의 서브 반도체 패키지(110)의 세부 구성 요소들은, 도 1과 비교할 때, 좌우가 반전된 상태로 도시되어 있다. 기판(100)의 하면(100B) 상에는 본 실시예의 반도체 패키지를 외부와 접속시키기 위한 외부 접속 단자(140)가 배치될 수 있다. 참고로, 상면과 하면은, 구성 요소의 여러 면의 상대적인 위치를 나타내기 위한 표현이며, 절대적인 위치를 나타내는 것은 아니다. 예컨대, 본 실시예의 반도체 패키지가 도시된 것과 달리 상하가 뒤바뀌는 경우, 서브 반도체 패키지(110), 제1 메인 칩 스택(120) 및 제2 메인 칩 스택(130)이 배치되는 면이 기판(100)의 하면이 되고, 외부 접속 단자(140)가 배치되는 면이 기판(100)의 상면이 될 수도 있다.
기판(100)의 상면(100A)에는 서브 기판 패드(102S), 제1 메인 기판 패드(102M1), 및 제2 메인 기판 패드(102M2)가 배치될 수 있다. 서브 기판 패드(102S)는 서브 반도체 패키지(110)와 전기적으로 연결되고, 제1 메인 기판 패드(102M1)는 제1 메인 칩 스택(120)과 전기적으로 연결되고, 제2 메인 기판 패드(102M2)는 제2 메인 칩 스택(130)과 전기적으로 연결될 수 있다. 기판(100)의 하면(100B)에는 외부 접속 단자(140)와의 접속을 위한 하면 기판 패드(104)가 배치될 수 있다. 참고로, 기판 패드는, 기판(100)을 다른 구성 요소와 전기적으로 연결시키기 위하여 기판(100)의 표면에 노출되어 있는 전기 전도성 요소 또는 단자를 의미할 수 있다. 이들 기판 패드는 기판(100) 내부의 회로 및/또는 배선 구조에 전기적으로 연결될 수 있다.
서브 기판 패드(102S)는 서브 인터커넥터(119)와 중첩 및 접속할 수 있다. 서브 인터커넥터(119)가 금속 범프를 포함하는 경우, 서브 기판 패드(102S)는 범프 본딩 핑거(bump bonding finger)를 포함할 수 있다.
서브 기판 패드(102S)는, 전원 서브 인터커넥터(119-P)와 접속하는 전원 서브 기판 패드(102S-P), 및 신호 서브 인터커넥터(119-S)와 접속하는 신호 서브 기판 패드(102S-S)를 포함할 수 있다. 나아가, 신호 서브 기판 패드(102S-S)는, 내부 신호 서브 인터커넥터(119-S1)와 접속하는 내부 신호 서브 기판 패드(102S-S1), 및 외부 신호 서브 인터커넥터(119-S2)와 접속하는 외부 신호 서브 기판 패드(102S-S2)를 포함할 수 있다. 전원 서브 기판 패드(102S-P)는 전원 서브 인터커넥터(119-P)와 각각 중첩 및 접속하므로, 기판(100)의 상면(100A)에 서브 반도체 칩(114)을 둘러싸는 위치에 배열될 수 있다. 신호 서브 기판 패드(102S-S)는 신호 서브 인터커넥터(119-S)와 각각 중첩 및 접속하므로, 기판(100)의 상면(100A)에서 서브 몰딩층(116)의 제1 방향의 양측 가장자리 각각과 중첩하는 위치에 배열될 수 있다.
제1 메인 기판 패드(102M1)는 후술할 제1 메인 인터커넥터(127)와 접속하고, 제2 메인 기판 패드(102M2)는 후술할 제2 메인 인터커넥터(137)와 접속할 수 있다. 제1 및 제2 메인 인터커넥터(127, 137)가 본딩 와이어인 경우, 제1 및 제2 메인 기판 패드(102M1, 102M2)는 와이어 본딩 핑거(wire bonding finger)를 포함할 수 있다. 제1 메인 기판 패드(102M1)는 기판(100)의 제1 방향의 일측 가장자리에 제2 방향을 따라 배열될 수 있다. 제2 메인 기판 패드(102M2)는 기판(100)의 제1 방향의 타측 가장자리에 제2 방향을 따라 배열될 수 있다. 제1 메인 기판 패드(102M1) 및 제2 메인 기판 패드(102M2)는 서브 반도체 패키지(110)에 의해 덮이지 않고 노출된 상태일 수 있다. 이를 위하여, 서브 반도체 패키지(110)는 제1 방향에서 기판(100)의 상면(100A)보다 작은 폭을 가지면서 상대적으로 중앙에 배치될 수 있다. 나아가, 제1 메인 기판 패드(102M1) 및 제2 메인 기판 패드(102M2)는 제1 및 제2 메인 칩 스택(120, 130)에 의하여도 덮이지 않고 노출된 상태일 수 있다.
제1 메인 기판 패드(102M1)는 서브 반도체 패키지(110)와 제1 메인 칩 스택(120) 사이의 내부 신호 교환을 위한 제1 신호 메인 기판 패드(102M1-S), 및 제1 메인 칩 스택(120)으로의 전원 공급을 위한 제1 전원 메인 기판 패드(102M1-P)를 포함할 수 있다. 이때, 제1 신호 메인 기판 패드(102M1-S)와 서브 몰딩층(116)의 일측 가장자리와 중첩하는 내부 신호 서브 기판 패드(102S-S1)는 기판(100) 내에 형성된 연결 라인(CL)에 의하여 전기적으로 연결될 수 있다. 연결 라인(CL)은 제1 메인 칩 스택(120)이 전기적으로 연결되는 제1 신호 메인 기판 패드(102M1-S)와 서브 반도체 패키지(110)가 전기적으로 연결되는 내부 신호 서브 기판 패드(102S-S1)를 서로 연결시킴으로써, 제1 메인 칩 스택(120)과 서브 반도체 패키지(110) 사이의 전기적 연결을 가능하게 할 수 있다. 연결 라인(CL)은, 단면 상에서 제1 신호 메인 기판 패드(102M1-S) 및 내부 신호 서브 기판 패드(102S-S1)와 동일한 레벨에 위치하면서, 평면 상에서 이들 사이에서 최단 거리를 갖도록 직선 형상을 가질 수 있다. 이는 제1 신호 메인 기판 패드(102M1-S)와 내부 신호 서브 기판 패드(102S-S1) 사이의 내부 신호 전달 경로를 최단거리로 형성하기 위함이다. 그러나, 본 개시가 이에 한정되는 것은 아니며, 제1 신호 메인 기판 패드(102M1-S)와 내부 신호 서브 기판 패드(102S-S1)가 기판(100) 내에서 서로 연결되기만 하면 연결 라인(CL)의 위치 및 형상은 다양하게 변형될 수 있다.
제2 메인 기판 패드(102M2)는 서브 반도체 패키지(110)와 제2 메인 칩 스택(130) 사이의 내부 신호 교환을 위한 제2 신호 메인 기판 패드(102M2-S), 및 제2 메인 칩 스택(130)으로의 전원 공급을 위한 제2 전원 메인 기판 패드(102M2-P)를 포함할 수 있다. 이때, 제2 신호 메인 기판 패드(102M2-S)와 서브 몰딩층(116)의 타측 가장자리와 중첩하는 내부 신호 서브 기판 패드(102S-S1)는 기판(100) 내에 형성된 연결 라인(CL)에 의하여 전기적으로 연결될 수 있다. 연결 라인(CL)은 제2 메인 칩 스택(130)이 전기적으로 연결되는 제2 신호 메인 기판 패드(102M2-S)와 서브 반도체 패키지(110)가 전기적으로 연결되는 내부 신호 서브 기판 패드(102S-S1)를 서로 연결시킴으로써, 제2 메인 칩 스택(130)과 서브 반도체 패키지(110) 사이의 전기적 연결을 가능하게 할 수 있다. 연결 라인(CL)은, 단면 상에서 제2 신호 메인 기판 패드(102M2-S) 및 내부 신호 서브 기판 패드(102S-S1)와 동일한 레벨에 위치하면서, 평면 상에서 이들 사이에서 최단 거리를 갖도록 직선 형상을 가질 수 있다. 이는 제2 신호 메인 기판 패드(102M2-S)와 내부 신호 서브 기판 패드(102S-S1) 사이의 내부 신호 전달 경로를 최단거리로 형성하기 위함이다. 그러나, 본 개시가 이에 한정되는 것은 아니며, 제2 신호 메인 기판 패드(102M2-S)와 내부 신호 서브 기판 패드(102S-S1)가 기판(100) 내에서 서로 연결되기만 하면 연결 라인(CL)의 위치 및 형상은 다양하게 변형될 수 있다.
하면 기판 패드(104)는, 외부 접속 단자(140)와 접속할 수 있다. 외부 접속 단자(140)가 솔더 볼을 포함하는 경우, 하면 기판 패드(104)는 볼 랜드(ball land)를 포함할 수 있다.
서브 반도체 패키지(110)의 세부 구성에 대하여는 이미 설명하였으므로, 상세 설명은 생략하기로 한다. 이러한 서브 반도체 패키지(110)는 서브 인터커넥터(119)를 통하여 기판(100)과 전기적으로 연결될 수 있다.
특히, 도 6 및 도 8을 참조하면, 전원 서브 인터커넥터(119-P)는 전원 서브 기판 패드(102S-P)와 접속할 수 있다. 이로써, 서브 반도체 칩(114), 전원 재배선 도전층(118B-P), 전원 서브 인터커넥터(119-P), 및 전원 서브 기판 패드(102S-P)를 경유하는 전기적 경로 즉, 전원 공급 경로가 형성될 수 있다. 이때, 전원 서브 인터커넥터(119-P)와 접속하는 전원 재배선 도전층(118B-P)은 신호 재배선 도전층(118B-S)에 비하여 상대적으로 짧은 길이를 가지므로, 전원 공급 경로의 길이가 감소할 수 있다. 나아가, 제1 및 제2 전원 재배선 도전층(118B-P1, 118B-P2) 각각에 접속하는 제1 및 제2 전극(162, 164), 및 제1 및 제2 전극(162, 164) 사이의 바디부(166)를 포함하는 캐패시터(160)를 서브 몰딩층(116) 내에 형성함으로써, 서브 반도체 칩(114)으로의 전원 공급을 보다 안정적으로 수행할 수 있다. 도시하지는 않았지만, 전원 서브 기판 패드(102S-P)는 기판(100) 내부의 회로 및/또는 배선 구조를 통하여 외부 접속 단자(140)와 전기적으로 연결됨으로써, 외부 구성 요소(미도시됨)와의 연결이 가능하고 그에 따라 외부 구성 요소로부터 전원을 공급받을 수 있다.
또한, 도 6 및 도 8을 참조하면, 외부 신호 서브 인터커넥터(119-S2)가 외부 신호 서브 기판 패드(102S-S2)와 접속할 수 있다. 이로써, 서브 반도체 칩(114), 신호 재배선 도전층(118B-S), 외부 신호 서브 인터커넥터(119-S2), 및 외부 신호 서브 기판 패드(102S-S2)를 경유하는 전기적 경로, 즉, 외부 신호 전달 경로가 형성될 수 있다. 도시하지는 않았지만, 외부 신호 서브 기판 패드(102S-S2)는 기판(100) 내부의 회로 및/또는 배선 구조를 통하여 외부 접속 단자(140)와 전기적으로 연결됨으로써, 외부 구성 요소(미도시됨)와의 연결이 가능하고 그에 따라 외부 구성 요소와 신호를 교환할 수 있다.
또한, 도 6 및 도 7을 참조하면, 내부 신호 서브 인터커넥터(119-S1)가 내부 신호 서브 기판 패드(102S-S1)와 접속할 수 있다. 후술하겠지만, 내부 신호 서브 기판 패드(102S-S1)는 연결 라인(CL)을 통하여 제1 신호 메인 기판 패드(102M1-S) 및 제2 신호 메인 기판 패드(102M2-S)와 연결되고, 결과적으로, 제1 및 제2 메인 반도체 칩(120, 130) 각각과 서브 반도체 칩(114) 사이의 연결이 가능할 수 있다. 이에 대하여는, 제1 및 제2 메인 칩 스택(120, 130)을 설명하면서 함께 설명하기로 한다. 전원 재배선 도전층(118B-P), 전원 서브 인터커넥터(119-P), 및 기판(100)의 전원 서브 기판 패드(102S-P)를 경유하는 전원 공급 경로는, 신호 재배선 도전층(118B-S), 신호 서브 인터커넥터(119-S), 및 기판(100)의 신호 서브 기판 패드(102S-S)를 경유하는 신호 전달 경로보다 짧을 수 있고, 이 전원 공급 경로에는 캐패시터(160)가 전기적으로 연결될 수 있다.
제1 메인 칩 스택(120)은 서브 반도체 패키지(110) 상에 형성되면서 기판(100)의 상면에 대해 수직 방향으로 적층된 복수의 제1 메인 반도체 칩(124)을 포함할 수 있다. 본 실시예에서는 제1 메인 칩 스택(120)이 4개의 제1 메인 반도체 칩(124)을 포함하는 경우를 나타내었으나, 본 개시가 이에 한정되는 것은 아니며, 제1 메인 칩 스택(120)에 포함되는 제1 메인 반도체 칩(124)의 개수는 다양하게 변형될 수 있다. 제1 메인 반도체 칩(124)의 개수는 1개일 수도 있다.
여기서, 제1 메인 반도체 칩(124)은 제1 방향에서 타측을 향하는 방향 예컨대, 도 5의 하측, 및 도 7 및 도 8의 우측을 향하는 방향으로 일정한 오프셋(offset)을 가지고 적층될 수 있다. 이로써, 전체적으로 계단 형상을 갖는 제1 메인 칩 스택(120)이 형성될 수 있다. 제1 메인 반도체 칩(124)의 오프셋 적층 방향을 제1 오프셋 방향이라 할 수 있다. 이와 같은 오프셋 적층에 따라, 제1 메인 반도체 칩(124) 중 최상부의 제1 메인 반도체 칩(124)을 제외한 나머지 제1 메인 반도체 칩(124) 각각의 상면의 일측 가장자리 예컨대, 도 5의 상측 가장자리, 및 도 7 및 도 8의 좌측 가장자리는, 자신의 바로 위에 위치하는 제1 메인 반도체 칩(124)에 의해 덮이지 않고 노출될 수 있다. 최상부의 제1 메인 반도체 칩(124)은, 후술할 제2 메인 칩 스택(130)의 최하부의 제2 메인 반도체 칩(134)에 의해 상면의 일측 가장자리가 덮이지 않고 노출될 수 있다. 제1 칩 패드(125)는 이러한 제1 메인 반도체 칩(124)의 노출된 부분에 배치될 수 있다. 복수의 제1 칩 패드(125)는 제1 메인 반도체 칩(124) 상면의 일측 가장자리에서 제2 방향을 따라 일렬로 배열될 수 있다. 그러나, 본 개시가 이에 한정되는 것은 아니며, 제1 메인 반도체 칩(124) 상면의 일측 가장자리에서 제1 칩 패드(125)의 개수 및 배열은 다양하게 변형될 수 있다. 참고로, 도 1의 평면도에서 제1 메인 칩 스택(120) 중 제2 메인 칩 스택(130)에 의하여 가려진 부분은 도시되지 않았으므로, 제1 메인 칩 스택(120)의 일부 예컨대, 최하부의 제1 메인 반도체 칩(124)의 일측 가장자리 부분만이 도시되었다.
제1 메인 반도체 칩(124) 각각은 제1 접착층(122)에 의하여 서브 반도체 패키지(110) 또는 자신의 바로 아래에 위치하는 제1 메인 반도체 칩(124)에 부착될 수 있다. 제1 접착층(122)은 제1 메인 반도체 칩(124) 각각의 하면 상에 형성되어 하면과 중첩하는 형상을 가질 수 있다.
제1 메인 칩 스택(120) 또는 제1 메인 반도체 칩(124)은 서브 반도체 패키지(110)보다 작은 평면 면적을 가질 수 있고, 서브 반도체 칩(114)보다 큰 평면 면적을 가질 수 있다. 또한, 제1 메인 칩 스택(120)은 적어도 기판(100)의 제1 방향의 양측 가장자리에 배치된 제1 및 제2 메인 기판 패드(102M1, 102M2)를 노출시키도록 배치될 수 있다.
제1 메인 칩 스택(120)은 제1 메인 인터커넥터(127)를 통하여 기판(100) 및 서브 반도체 패키지(110)와 전기적으로 연결될 수 있다. 본 실시예에서, 제1 메인 칩 스택(120)은 기판(100)과 전기적으로 연결되어 기판(100)으로부터 제1 메인 칩 스택(120)의 동작에 필요한 전원을 전달받을 수 있고, 서브 반도체 패키지(110)와 전기적으로 연결되어 서브 반도체 칩(114)과 내부 신호를 교환할 수 있다. 제1 메인 인터커넥터(127) 중 제1 메인 칩 스택(120)과 기판(100)을 연결시키는 인터커넥터를 제1 전원 메인 인터커넥터(127P)라 하고, 제1 메인 칩 스택(120)과 서브 반도체 패키지(110)를 연결시키는 인터커넥터를 제1 신호 메인 인터커넥터(127S)라 하기로 한다.
특히, 도 5 및 도 7을 참조하면, 제1 신호 메인 인터커넥터(127S)는 수직 방향에서 인접한 제1 칩 패드(125)를 서로 접속시키면서, 최하부의 제1 메인 반도체 칩(124)의 제1 칩 패드(125)와 제1 신호 메인 기판 패드(102M1-S)를 접속시킬 수 있다. 이로써, 제1 메인 반도체 칩(124)이 서로 전기적으로 연결되면서, 제1 메인 칩 스택(120)이 기판(100)을 통하여 서브 반도체 패키지(110)와 전기적으로 연결될 수 있다. 보다 구체적으로, 제1 메인 칩 스택(120), 제1 신호 메인 인터커넥터(127S), 제1 신호 메인 기판 패드(102M1-S), 연결 라인(CL), 내부 신호 서브 기판 패드(102S-S1), 내부 신호 서브 인터커넥터(119-S1), 신호 재배선 도전층(118B-S), 및 서브 반도체 칩(114)을 경유하는 전기적 경로 즉, 신호 전달 경로가 형성될 수 있다.
또한, 특히, 도 5 및 도 8을 참조하면, 제1 전원 메인 인터커넥터(127P)는 수직 방향에서 인접한 제1 칩 패드(125)를 서로 접속시키면서, 최하부의 제1 메인 반도체 칩(124)의 제1 칩 패드(125)와 기판(100)의 제1 전원 메인 기판 패드(102M1-P)를 접속시킬 수 있다. 이로써, 제1 메인 반도체 칩(124)이 서로 전기적으로 연결되면서, 제1 메인 칩 스택(120)이 기판(100)과 전기적으로 연결될 수 있다. 보다 구체적으로, 제1 메인 칩 스택(120), 제1 전원 메인 인터커넥터(127P), 및 제1 전원 메인 기판 패드(102M1-P)를 경유하는 전기적 경로, 즉, 전원 공급 경로가 형성될 수 있다.
이러한 제1 메인 인터커넥터(127)는 본딩 와이어일 수 있다. 그러나, 본 실시예가 이에 한정되는 것은 아니며 다양한 형태의 전기적 인터커넥터가 제1 메인 인터커넥터(127)로 이용될 수 있다.
제2 메인 칩 스택(130)은 제1 메인 칩 스택(120) 상에 형성되면서 수직 방향으로 적층된 복수의 제2 메인 반도체 칩(134)을 포함할 수 있다. 본 실시예에서는 제2 메인 칩 스택(130)이 4개의 제2 메인 반도체 칩(134)을 포함하는 경우를 나타내었으나, 본 개시가 이에 한정되는 것은 아니며, 제2 메인 칩 스택(130)에 포함되는 제2 메인 반도체 칩(134)의 개수는 다양하게 변형될 수 있다. 제2 메인 반도체 칩(134)의 개수는 1개일 수도 있다. 또한, 본 실시예에서 제2 메인 칩 스택(130)에 포함되는 제2 메인 반도체 칩(134)의 개수는 제1 메인 칩 스택(120)에 포함되는 제1 메인 반도체 칩(124)의 개수와 동일하나, 이들 개수가 서로 상이할 수도 있다.
제2 메인 반도체 칩(134)은 제1 방향에서 일측을 향하는 방향 예컨대, 도 5의 상측, 및 도 7및 도 8의 좌측을 향하는 방향으로 일정한 오프셋을 가지고 적층될 수 있다. 이로써, 전체적으로 계단 형상을 갖는 제2 메인 칩 스택(130)이 형성될 수 있다. 제2 메인 반도체 칩(134)의 오프셋 적층 방향을 제2 오프셋 방향이라 할 수 있다. 제2 오프셋 방향은 제1 오프셋 방향과 반대일 수 있다. 이와 같은 오프셋 적층에 따라, 제2 메인 반도체 칩(134) 중 최상부의 제2 메인 반도체 칩(134)을 제외한 나머지 제2 메인 반도체 칩(134) 각각의 상면의 타측 가장자리 예컨대, 도 5의 하측 가장자리, 및 도 7 및 도 8의 우측 가장자리는, 자신의 바로 위에 위치하는 제2 메인 반도체 칩(134)에 의해 덮이지 않고 노출될 수 있다. 최상부의 제2 메인 반도체 칩(134)은 전면이 노출된 상태일 수 있다. 제2 칩 패드(135)는 최상부의 제2 메인 반도체 칩(134)을 제외한 나머지 제2 메인 반도체 칩(134)의 노출된 부분에 배치될 수 있고, 최상부의 제2 메인 반도체 칩(134)의 제2 칩 패드(135)도 나머지 제2 메인 반도체 칩(134)의 제2 칩 패드(135)와 동일한 위치에 배치될 수 있다. 복수의 제2 칩 패드(135)는 제2 메인 반도체 칩(134) 상면의 타측 가장자리에서 제2 방향을 따라 일렬로 배열될 수 있다. 그러나, 본 개시가 이에 한정되는 것은 아니며, 제2 메인 반도체 칩(134) 상면의 타측 가장자리에서 제2 칩 패드(135)의 개수 및 배열은 다양하게 변형될 수 있다.
제2 메인 반도체 칩(134)이 제1 메인 반도체 칩(124)과 동일한 반도체 칩인 경우, 제1 메인 반도체 칩(124)이 수직 방향의 일축을 중심으로 180도 회전된 상태가 제2 메인 반도체 칩(134)에 해당할 수 있다.
제2 메인 반도체 칩(134) 각각은 제2 접착층(132)에 의하여 자신의 바로 아래에 위치하는 제2 메인 반도체 칩(134) 또는 제1 메인 칩 스택(120)의 최상부의 제1 메인 반도체 칩(124)에 부착될 수 있다. 제2 접착층(132)은 제2 메인 반도체 칩(134) 각각의 하면 상에 형성되어 하면과 중첩하는 형상을 가질 수 있다.
제2 메인 칩 스택(130) 또는 제2 메인 반도체 칩(134)은 서브 반도체 패키지(110)보다 작은 평면 면적을 가질 수 있고, 서브 반도체 칩(114)보다 큰 평면 면적을 가질 수 있다. 또한, 제2 메인 칩 스택(130)은 적어도 기판(100)의 제1 방향의 양측 가장자리에 배치된 제1 및 제2 메인 기판 패드(102M1, 102M2)를 노출시키도록 배치될 수 있다.
제2 메인 칩 스택(130)은 제2 메인 인터커넥터(137)를 통하여 기판(100) 및 서브 반도체 패키지(110)와 전기적으로 연결될 수 있다. 본 실시예에서, 제2 메인 칩 스택(130)은 기판(100)과 전기적으로 연결되어 기판(100)으로부터 제2 메인 칩 스택(130)의 동작에 필요한 전원을 전달받을 수 있고, 서브 반도체 패키지(110)와 전기적으로 연결되어 서브 반도체 칩(114)과 내부 신호를 교환할 수 있다. 제2 메인 인터커넥터(137) 중 제2 메인 칩 스택(130)과 기판(100)을 연결시키는 인터커넥터를 제2 전원 메인 인터커넥터(137P)라 하고, 제2 메인 칩 스택(130)과 서브 반도체 패키지(110)를 연결시키는 인터커넥터를 제2 신호 메인 인터커넥터(137S)라 하기로 한다.
특히, 도 5 및 도 7을 참조하면, 제2 신호 메인 인터커넥터(137S)는 수직 방향에서 인접한 제2 칩 패드(135)를 서로 접속시키면서, 최하부의 제2 메인 반도체 칩(134)의 제2 칩 패드(135)와 제2 신호 메인 기판 패드(102M2-S)를 접속시킬 수 있다. 이로써, 제2 메인 반도체 칩(134)이 서로 전기적으로 연결되면서, 제2 메인 칩 스택(130)이 기판(100)을 통하여 서브 반도체 패키지(110)와 전기적으로 연결될 수 있다. 보다 구체적으로, 제2 메인 칩 스택(130), 제2 신호 메인 인터커넥터(137S), 제2 신호 메인 기판 패드(102M2-S), 연결 라인(CL), 내부 신호 서브 기판 패드(102S-S1), 내부 신호 서브 인터커넥터(119-S1), 신호 재배선 도전층(118B-S), 및 서브 반도체 칩(114)을 경유하는 전기적 경로 즉, 신호 전달 경로가 형성될 수 있다.
또한, 특히, 도 5 및 도 8을 참조하면, 제2 전원 메인 인터커넥터(137P)는 수직 방향에서 인접한 제2 칩 패드(135)를 서로 접속시키면서, 최하부의 제2 메인 반도체 칩(134)의 제2 칩 패드(135)와 기판(100)의 제2 전원 메인 기판 패드(102M2-P)를 접속시킬 수 있다. 이로써, 제2 메인 반도체 칩(134)이 서로 전기적으로 연결되면서, 제2 메인 칩 스택(130)이 기판(100)과 전기적으로 연결될 수 있다. 보다 구체적으로, 제2 메인 칩 스택(130), 제2 전원 메인 인터커넥터(137P), 및 제2 전원 메인 기판 패드(102M2-P)를 경유하는 전기적 경로, 즉, 전원 공급 경로가 형성될 수 있다.
이러한 제2 메인 인터커넥터(137)는 본딩 와이어일 수 있다. 그러나, 본 실시예가 이에 한정되는 것은 아니며 다양한 형태의 전기적 인터커넥터가 제2 메인 인터커넥터(137)로 이용될 수 있다.
참고로, 도 5 및 도 6의 평면도에서 제1 메인 인터커넥터(127) 및 제2 메인 인터커넥터(137)는 설명의 편의상 서로 다른 점선으로 도시되었다. 그러나, 이러한 점선이 제1 및 제2 메인 인터커넥터(127, 137)의 실제 형상을 반영하는 것이 아님은 물론이다.
이상으로 설명한 서브 반도체 패키지(110), 제1 메인 칩 스택(120) 및 제2 메인 칩 스택(130)은 기판(100) 상에 형성되는 몰딩층(150)에 의하여 덮일 수 있다. 몰딩층(150)은 EMC 등의 다양한 몰딩 물질을 포함할 수 있다.
전술한 외부 접속 단자(140)는 솔더 볼을 포함할 수 있다. 그러나, 본 개시가 이에 한정되는 것은 아니며, 범프 등 다양한 전도성 단자가 외부 접속 단자(140)로 이용될 수 있다.
본 실시예의 반도체 패키지에서 제1 메인 칩 스택(120)은 제1 메인 인터커넥터(127)를 통하여 기판(100) 및 서브 반도체 패키지(110)와 접속하면서 단일한 반도체 칩 그룹으로 인식될 수 있다. 또한, 제2 메인 칩 스택(130)은 제2 메인 인터커넥터(137)를 통하여 기판(100) 및 서브 반도체 패키지(110)와 접속하면서 제1 메인 칩 스택(120)과 상이한 단일한 반도체 칩 그룹으로 인식될 수 있다. 서브 반도체 칩(114)은 재배선 구조체(118), 및 서브 인터커넥터(119)를 통하여 기판(100)과 접속할 수 있다.
이상으로 설명한 반도체 패키지에 의하면 아래와 같은 장점이 획득될 수 있다. *
우선, 서브 반도체 칩(114)의 전체 가장자리를 따라 서브 칩 패드(115)를 배치함으로써, 서브 반도체 칩(114)의 크기에 비하여 상대적으로 많은 개수의 서브 칩 패드(115) 배치를 가능하게 할 수 있다. 아울러, 서브 칩 패드(115)를 팬 아웃 기술을 이용하여 재배치함으로써 서브 칩 패드(115)의 배치가 용이할 수 있다.
또한, 팬 아웃 기술을 이용하여 서브 칩 패드(115) 중 일부를 내부 신호 재배선 패드(118BP-S1)로 재배치하고, 내부 신호 재배선 패드(118BP-S1)와 제1 및 제2 신호 메인 기판 패드(102M1-S, 102M2-S)를 내부 신호 서브 인터커넥터(119-S1), 내부 신호 서브 기판 패드(102S-S1), 및 기판(100) 내의 연결 라인(CL)을 통하여 연결시킴으로써, 서브 반도체 칩(114)과 제1 및 제2 메인 칩 스택(120, 130) 사이의 신호 전달 거리를 감소시킬 수 있다.
또한, 팬 아웃 기술을 이용하여 제1 및 제2 메인 칩 스택(120, 130)의 아래에 이들보다 큰 서브 반도체 패키지(110)를 배치하므로, 구조적 관점에서 제1 및 제2 메인 칩 스택(120, 130)을 안정적으로 형성할 수 있다. 서브 반도체 칩(114) 위에 제1 및 제2 메인 칩 스택(120, 130)이 형성되는 구조에서, 서브 반도체 칩(114)이 제1 및 제2 메인 반도체 칩(124, 134)보다 작으면, 제1 및 제2 메인 칩 스택(120, 130)이 기울어지는 등의 문제가 발생할 수 있다. 팬 아웃 기술을 이용하여 서브 반도체 칩(114)의 면적을 사실상 증가시킴으로써, 이러한 문제는 발생하지 않을 수 있다.
또한, 신호 재배선 도전층(118B-S)의 형상 및/또는 배열을 조절하여 각각의 신호 재배선 도전층(118B-S)이 유사한 길이를 갖게 함으로써, 반도체 패키지의 동작 특성을 확보할 수 있다. 예컨대, 제1 메인 칩 스택(120)에서 서브 반도체 패키지(110)까지 연결되는 제1 채널과 제2 메인 칩 스택(130)에서 서브 반도체 패키지(110)까지 연결되는 제2 채널이 존재한다고 할 때, 제1 채널의 경로와 제2 채널의 경로가 유사한 길이를 가질 수 있으므로, 채널 별로 신호 전달 속도가 달라지는 것을 최대한 방지할 수 있다.
또한, 전원 재배선 도전층(118B-P)의 길이는 신호 재배선 도전층(118B-S)보다 짧게 하고, 전원 서브 인터커넥터(119-P)를 통하여 전원 재배선 도전층(118B-P)과 기판(100)을 접속시킴으로써, 서브 반도체 칩(114)으로의 전원 공급을 용이하게 할 수 있다. 이러한 경우, 기판(100)에서 서브 반도체 칩(114)으로의 전원 공급 경로의 길이가 짧아져서 전원 공급 경로의 임피던스가 감소하기 때문이다. 이에 대하여는, 아래의 도 9a 및 도 9b를 참조하여 더 설명하기로 한다.
나아가, 서브 반도체 패키지(110) 내에 전원 재배선 도전층(118B-P)과 접속하는 캐패시터(160)를 배치함으로써, 전원 공급을 원활하게 할 수 있다. 특히, 서브 반도체 패키지(110) 주변에 캐패시터를 배치하는 경우에 비하여 캐패시터(160)를 경유하는 교류 전류 경로가 짧아져서 전원 공급 경로의 임피던스가 더욱 감소할 수 있는 효과가 있다. 이에 대하여는, 아래의 도 10a 및 도 10b를 참조하여 더 설명하기로 한다.
도 9a는 본 발명의 일 실시예에 따른 반도체 패키지의 효과의 일례를 설명하기 위한 도면이고, 도 9b는 비교예의 반도체 패키지의 효과의 일례를 설명하기 위한 도면이다. 도 9b는 본 실시예와 달리, 전원 재배선 도전층이 신호 재배선 도전층과 유사하게 서브 몰딩층의 가장자리까지 연장하는 긴 길이를 갖고, 전원 재배선 도전층의 단부에서 전원 서브 인터커넥터를 통하여 기판과 연결되는 경우를 나타내고 있다.
도 9a를 참조하면, 길이가 짧은 전원 재배선 도전층(118B-P), 전원 재배선 도전층(118B-P)의 아래에서 전원 재배선 도전층(118B-P)과 접속하는 전원 서브 인터커넥터(119-P), 기판(100), 및 전원 공급을 위한 외부 접속 단자(140)를 경유하는 상대적으로 짧은 전류 경로(점선 화살표 참조)가 형성될 수 있다.
반면, 도 9b를 참조하면, 길이가 긴 전원 재배선 도전층(118B-P'), 전원 재배선 도전층(118B-P') 아래에서 전원 재배선 도전층(118B-P')의 단부와 접속하는 전원 서브 인터커넥터(119-P'), 기판(100'), 및 전원 공급을 위한 외부 접속 단자(140')를 경유하는 상대적으로 긴 전류 경로(점선 화살표)가 형성될 수 있다.
다시 말하면, 비교예에서는, 기판(100')의 전원 공급을 위한 외부 접속 단자(140')의 위치와 무관하게, 전원 공급 경로가 서브 몰딩층의 가장자리까지 연장된 길이가 긴 전원 재배선 도전층(118B-P')을 경유하기 때문에, 도 9a의 실시예에 비하여 상대적으로 긴 전원 공급 경로가 형성될 수밖에 없다.
결과적으로, 도 9a와 같이 본 실시예에 의하는 경우, 짧은 전류 경로 형성이 가능하여 전원 공급 경로의 임피던스가 감소하고, 결과적으로 전원 공급이 용이하게 수행될 수 있다.
도 10a는 본 발명의 일 실시예에 따른 반도체 패키지의 효과의 다른 일례를 설명하기 위한 도면이고, 도 10b는 비교예의 반도체 패키지의 효과의 다른 일례를 설명하기 위한 도면이다. 도 10b는 본 실시예와 달리, 전원 재배선 도전층이 신호 재배선 도전층과 유사하게 서브 몰딩층의 가장자리까지 연장하는 긴 길이를 갖고, 서브 반도체 패키지 바깥에 캐패시터가 별도로 배치되는 경우를 나타내고 있다.
도 10a를 참조하면, 길이가 짧은 제1 및 제2 전원 재배선 도전층(118B-P1, 118B-P2) 각각의 중간에 캐패시터(160)가 접속하고 있으므로, 제2 전원 재배선 도전층(118B-P2)의 일부, 캐패시터(160), 및 제1 전원 재배선 도전층(118B-P1)의 일부를 경유하는 짧은 교류 전류 경로(점선 화살표 참조)가 형성될 수 있다.
반면, 도 10b를 참조하면, 제2 전원 재배선 도전층(118B-P2')의 전부, 제2 전원 재배선 도전층(118B-P2') 아래에서 제2 전원 재배선 도전층(118B-P2')의 단부와 접속하는 전원 서브 인터커넥터(119-P'), 기판(100'), 전원 전압 공급을 위한 외부 접속 단자(140'), 기판(100'), 캐패시터(160'), 기판(100'), 접지 전압 공급을 위한 외부 접속 단자(140'), 기판(100'), 제1 전원 재배선 도전층(118B-P1') 아래에서 제1 전원 재배선 도전층(118B-P1')의 단부와 접속하는 전원 서브 인터커넥터(119-P'), 및 제1 전원 재배선 도전층(118B-P1')의 전부를 경유하는 긴 교류 전류 경로(점선 화살표 참조)가 형성될 수 있다.
결과적으로, 도 10a와 같이 본 실시예에 의하는 경우, 캐패시터(160)를 경유하는 짧은 교류 전류 경로 형성이 가능하므로, 전원 공급 경로의 임피던스가 감소하고 결과적으로 전원 공급이 더욱 용이하고 안정적으로 수행될 수 있다.
한편, 전술한 실시예에서는 전원 재배선 도전층이 신호 재배선 도전층보다 길이가 짧은 경우에 대하여 설명하였다. 그러나, 본 개시가 이에 한정되는 것은 아니며, 전원 재배선 도전층이 신호 재배선 도전층과 동일 또는 유사한 길이를 가질 수 있다. 이 경우에도, 전원 재배선 도전층의 일부 지점과 접속하는 전원 서브 인터커넥터를 이용함으로써, 서브 반도체 칩으로의 전원 공급 경로를 단축시킬 수 있다. 이에 대하여는, 도 11 내지 도 15를 참조하여 예시적으로 설명하기로 한다.
도 11은 본 발명의 다른 일 실시예에 따른 서브 반도체 패키지를 위에서 본 평면도이고, 도 12은 도 11의 A4-A4' 선에 따른 단면도이다. 도 12는 서브 반도체 칩의 활성면이 위를 향하는 상태를 보여준다. 도 13은 본 발명의 다른 일 실시예에 따른 반도체 패키지를 위에서 본 평면도이다. 도 14는 도 13의 반도체 패키지 중 기판의 상면을 보여주는 평면도이다. 도 15는 도 13의 반도체 패키지를 설명하기 위한 단면도이다. 특히, 도 15의 서브 반도체 패키지 부분은, 도 14의 A5-A5' 선에 따른 단면을 나타내고, 도 15의 나머지 부분은 제1 및 제2 메인 칩 스택과 기판 사이의 전원 전달을 설명할 수 있도록 도시되었다. 전술한 실시예들과 실질적으로 동일한 부분에 대해서는 그 상세한 설명을 생략하기로 한다.
먼저, 도 11 및 도 12을 참조하면, 본 실시예의 서브 반도체 패키지(310)는, 서브 반도체 칩(314), 서브 몰딩층(316), 재배선 구조체(318), 서브 인터커넥터(319), 및 캐패시터(360)를 포함할 수 있다.
서브 반도체 칩(314)은 복수의 서브 칩 패드(315)가 배치되는 활성면(314A), 활성면(314A)과 반대편에 위치하는 비활성면(314B), 활성면(314A)과 비활성면(314B)을 잇는 측면(314C)을 가질 수 있다. 복수의 서브 칩 패드(315)는 서브 반도체 칩(314)의 가장자리 전체를 따라 배열될 수 있다.
서브 몰딩층(316)은 서브 반도체 칩(314)의 측면(314C)을 둘러싸면서 서브 반도체 칩(314)의 활성면(314A)과 실질적으로 동일한 레벨의 일면(316A)을 가짐으로써 서브 반도체 칩(314)의 활성면(314A) 및 서브 칩 패드(315)를 노출시킬 수 있다. 타면(316B)은 일면(316A)과 반대편에 위치할 수 있다.
재배선 구조체(318)는 서브 반도체 칩(314)의 활성면(314A) 및 서브 몰딩층(316)의 일면(316A) 상에 형성될 수 있다. 재배선 구조체(318)는 제1 재배선 절연층(318A), 재배선 도전층(318B) 및 제2 재배선 절연층(318C)을 포함할 수 있다. 재배선 도전층(318B)은 서브 칩 패드(315), 및 캐패시터(360)의 제1 및 제2 전극(362, 364)과 전기적으로 접속하면서 서브 몰딩층(316)의 일면(316A) 상으로 연장할 수 있다.
재배선 도전층(318B)은 신호 재배선 도전층(318B-S)과 전원 재배선 도전층(318B-P)을 포함할 수 있다. 본 실시예에서는, 신호 재배선 도전층(318B-S)과 전원 재배선 도전층(318B-P)의 구별 없이, 재배선 도전층(318B) 전부가 서브 몰딩층(316)의 제1 방향의 양측 가장자리를 향하여 연장할 수 있다. 일례로서, 서브 반도체 칩(314)의 제1 방향의 일측 가장자리 및 제2 방향의 일측 가장자리에 배치된 서브 칩 패드(315)와 접속하는 신호 재배선 도전층(318B-S) 및 전원 재배선 도전층(318B-P)은, 서브 몰딩층(316)의 제1 방향의 일측 가장자리를 향하여 연장할 수 있다. 또한, 서브 반도체 칩(314)의 제1 방향의 타측 가장자리 및 제2 방향의 타측 가장자리에 배치된 서브 칩 패드(315)와 접속하는 신호 재배선 도전층(318B-S) 및 전원 재배선 도전층(318B-P)은, 서브 몰딩층(316)의 제1 방향의 타측 가장자리를 향하여 연장할 수 있다. 결과적으로, 재배선 도전층(318B)은 서브 반도체 칩(314)을 중심으로 하는 나선 형상을 가질 수 있다. 이러한 연결 방식을 통해, 재배선 도전층(318B)의 길이의 편차를 감소시킬 수 있다.
위와 같은 신호 재배선 도전층(318B-S) 및 전원 재배선 도전층(318B-P)의 배열에 따라, 신호 재배선 도전층(318B-S)의 단부 및 전원 재배선 도전층(318B-P)의 단부는 서브 몰딩층(316)의 제1 방향의 양측 가장자리 각각에서, 제2 방향을 따라 배열될 수 있다. 신호 재배선 도전층(318B-S)의 단부는 제2 재배선 절연층(318C)의 개구에 의해 노출되어 신호 재배선 패드(318BP-S)를 형성할 수 있다. 신호 재배선 패드(318BP-S)는 내부 신호 재배선 패드(318BP-S1) 및 외부 신호 재배선 패드(318BP-S2)를 포함할 수 있다. 반면, 전원 재배선 도전층(318B-P)은 제2 재배선 절연층(318C)의 개구에 의하여 단부가 노출될 뿐만 아니라, 서브 반도체 칩(314)과 단부 사이에 해당하는 소정 부분도 노출될 수 있다. 전원 재배선 도전층(318B-P) 중 제2 재배선 절연층(318C)에 의해 노출되는 단부를 이하, 제2 전원 재배선 패드(318BP-P2)라 하고, 전원 재배선 도전층(318B-P) 중 단부를 제외하고 제2 재배선 절연층(318C)에 의해 노출되는 소정 부분을 이하, 제1 전원 재배선 패드(318BP-P1)라 하기로 한다. 즉, 제1 전원 재배선 패드(318BP-P1)는 제2 전원 재배선 패드(318BP-P2)에 비하여 서브 반도체 칩(314)에 더 인접하게 배치될 수 있다. 제1 및 제2 전원 재배선 패드(318BP-P1, 318BP-P2)를 전원 재배선 패드(318BP-P)라 하기로 한다.
캐패시터(360)는 서브 몰딩층(316) 내에서 전원 재배선 도전층(318B-P)와 전기적으로 연결되도록 형성될 수 있다. 캐패시터(360)는 제1 전극(362), 제2 전극(364), 및 이들 사이의 바디부(미도시됨)를 포함할 수 있다. 캐패시터(360)의 제1 전극(362)은 전원 재배선 도전층(318B-P) 중 접지 전압이 인가되는 제1 전원 재배선 도전층(318B-P1)과 접속할 수 있고, 캐패시터(360)의 제2 전극(364)은 전원 재배선 도전층(318B-P) 중 전원 전압이 인가되는 제2 전원 재배선 도전층(318B-P2)과 접속할 수 있다. 본 실시예에서, 캐패시터(360)의 제1 및 제2 전극(362, 364) 각각은 제1 전원 재배선 패드(318BP-P1)와 서브 반도체 칩(314)의 측면(314C) 사이에서 전원 재배선 도전층(318B-P)의 일부와 접속할 수 있다. 이러한 경우, 캐패시터(360)가 서브 반도체 칩(314)에 인접하여 배치됨으로써, 보다 효과적으로 전원 부족 현상을 방지할 수 있다. 그러나, 본 개시가 이에 한정되는 것은 아니며, 캐패시터(360)의 위치는 전원 재배선 도전층(318B-P)의 일부와 접속하기만 하면 다양하게 변형될 수 있다. 예컨대, 캐패시터(360)는 제1 전원 재배선 패드(318BP-P1)과 제2 전원 재배선 패드(318BP-P2)의 사이에서 전원 재배선 도전층(318B-P)의 일부와 접속할 수 있다.
서브 인터커넥터(319)는 신호 재배선 패드(318BP-S)와 중첩 및 접속하는 신호 서브 인터커넥터(319-S), 및 전원 재배선 패드(318BP-P)와 중첩 및 접속하는 전원 서브 인터커넥터(319-P)를 포함할 수 있다. 신호 서브 인터커넥터(319-S)는, 내부 신호 재배선 패드(318BP-S1)와 중첩 및 접속하는 내부 신호 서브 인터커넥터(319-S1), 및 외부 신호 재배선 패드(318BP-S2)와 중첩 및 접속하는 외부 신호 서브 인터커넥터(319-S2)를 포함할 수 있다. 전원 서브 인터커넥터(319-P)는 제1 전원 재배선 패드(318BP-P1)와 중첩 및 접속하는 제1 전원 서브 인터커넥터(319-P1), 및 제2 전원 재배선 패드(318BP-P2)와 중첩 및 접속하는 제2 전원 서브 인터커넥터(319-P2)를 포함할 수 있다.
다음으로, 도 13 내지 도 15를 참조하여, 도 11 및 도 12의 서브 반도체 패키지(310)를 포함하는 반도체 패키지에 관하여 설명하기로 한다.
도 13 내지 도 15를 참조하면, 본 발명의 다른 일 실시예에 따른 반도체 패키지는, 기판(300), 기판(300) 상에 배치되는 서브 반도체 패키지(310), 및 서브 반도체 패키지(310) 상에 배치되는 제1 메인 칩 스택(320) 및 제2 메인 칩 스택(330)을 포함할 수 있다.
기판(300)은 상면(300A), 상면(300A)의 반대편에 위치하는 하면(300B), 및 상면(300A)과 하면(300B)을 잇는 측면을 가질 수 있다.
기판(300)의 상면(300A) 상에는 서브 반도체 패키지(310), 제1 메인 칩 스택(320), 및 제2 메인 칩 스택(330)이 배치될 수 있다. 특히, 서브 반도체 패키지(310)는 서브 반도체 칩(314)의 활성면(314A), 및 서브 몰딩층(316)의 일면(316A)이 기판(300)의 상면(300A)과 마주보도록, 기판(300) 상에 실장될 수 있다. 즉, 서브 반도체 패키지(310)는 페이스-다운 형태로 기판(300) 상에 실장될 수 있다. 설명의 편의를 위하여, 도 13에 서브 반도체 패키지(310)의 세부 구성 요소들 중 제1 및 제2 메인 칩 스택(320, 330)에 의하여 덮이지 않는 부분을 점선으로 도시하였다. 아울러, 설명의 편의를 위하여, 기판(300)의 상면(300A)을 보여주는 도 14에 서브 반도체 패키지(310)의 세부 구성 요소들도 점선으로 도시하였다. 참고로, 서브 반도체 패키지(310)가 페이스-다운 형태로 기판(300) 상에 실장되므로, 도 13 및 도 14의 서브 반도체 패키지(310)의 세부 구성 요소들은, 도 11과 비교할 때, 좌우가 반전된 상태로 도시되어 있다. 기판(300)의 하면(300B) 상에는 본 실시예의 반도체 패키지를 외부와 접속시키기 위한 외부 접속 단자(340)가 배치될 수 있다.
기판(300)의 상면(300A)에는 서브 기판 패드(302S), 제1 메인 기판 패드(302M1), 및 제2 메인 기판 패드(302M2)가 배치될 수 있다. 서브 기판 패드(302S)는 서브 반도체 패키지(310)와 전기적으로 연결되고, 제1 메인 기판 패드(302M1)는 제1 메인 칩 스택(320)과 전기적으로 연결되고, 제2 메인 기판 패드(302M2)는 제2 메인 칩 스택(330)과 전기적으로 연결될 수 있다. 기판(300)의 하면(300B)에는 외부 접속 단자(340)와의 접속을 위한 하면 기판 패드(304)가 배치될 수 있다.
서브 기판 패드(302S)는 서브 인터커넥터(319)와 중첩 및 접속할 수 있다. 서브 기판 패드(302S)는, 전원 서브 인터커넥터(319-P)와 접속하는 전원 서브 기판 패드(302S-P), 및 신호 서브 인터커넥터(319-S)와 접속하는 신호 서브 기판 패드(302S-S)를 포함할 수 있다. 전원 서브 기판 패드(302S-P)는, 제1 전원 서브 인터커넥터(319-P1)와 접속하는 제1 전원 서브 기판 패드(302S-P1), 및 제2 전원 서브 인터커넥터(319-P2)와 접속하는 제2 전원 서브 기판 패드(302S-P2)를 포함할 수 있다. 신호 서브 기판 패드(302S-S)는, 내부 신호 서브 인터커넥터(319-S1)와 접속하는 내부 신호 서브 기판 패드(302S-S1), 및 외부 신호 서브 인터커넥터(319-S2)와 접속하는 외부 신호 서브 기판 패드(302S-S2)를 포함할 수 있다. 제1 전원 서브 기판 패드(302S-P1)는 기판(300)의 상면(300A)에 서브 반도체 칩(314)을 둘러싸는 위치에 배열될 수 있다. 신호 서브 기판 패드(302S-S), 및 제2 전원 서브 기판 패드(302S-P2)는 기판(300)의 상면(300A)에서 서브 몰딩층(316)의 제1 방향의 양측 가장자리 각각과 중첩하는 위치에 배열될 수 있다.
제1 메인 기판 패드(302M1)는 후술할 제1 메인 인터커넥터(327)와 접속하고, 제2 메인 기판 패드(302M2)는 후술할 제2 메인 인터커넥터(337)와 접속할 수 있다. 제1 메인 기판 패드(302M1)는 기판(300)의 제1 방향의 일측 가장자리에 제2 방향을 따라 배열될 수 있다. 제2 메인 기판 패드(302M2)는 기판(300)의 제1 방향의 타측 가장자리에 제2 방향을 따라 배열될 수 있다. 제1 메인 기판 패드(302M1) 및 제2 메인 기판 패드(302M2)는 서브 반도체 패키지(310)에 의해 덮이지 않고 노출된 상태일 수 있다. 나아가, 제1 메인 기판 패드(302M1) 및 제2 메인 기판 패드(302M2)는 제1 및 제2 메인 칩 스택(320, 330)에 의하여도 덮이지 않고 노출된 상태일 수 있다.
제1 메인 기판 패드(302M1)는 서브 반도체 패키지(310)와 제1 메인 칩 스택(320) 사이의 내부 신호 교환을 위한 제1 신호 메인 기판 패드(302M1-S), 및 제1 메인 칩 스택(320)으로의 전원 공급을 위한 제1 전원 메인 기판 패드(302M1-P)를 포함할 수 있다. 이때, 제1 신호 메인 기판 패드(302M1-S)와 내부 신호 서브 기판 패드(302S-S1)는 기판(300) 내에 형성된 연결 라인(CL)에 의하여 전기적으로 연결될 수 있다.
제2 메인 기판 패드(302M2)는 서브 반도체 패키지(310)와 제2 메인 칩 스택(330) 사이의 내부 신호 교환을 위한 제2 신호 메인 기판 패드(302M2-S), 및 제2 메인 칩 스택(330)으로의 전원 공급을 위한 제2 전원 메인 기판 패드(302M2-P)를 포함할 수 있다. 이때, 제2 신호 메인 기판 패드(302M2-S)와 내부 신호 서브 기판 패드(302S-S1)는 기판(300) 내에 형성된 연결 라인(SCL)에 의하여 전기적으로 연결될 수 있다.
서브 반도체 패키지(310)의 세부 구성에 대하여는 이미 설명하였으므로, 상세 설명은 생략하기로 한다. 이러한 서브 반도체 패키지(310)는 서브 인터커넥터(319)를 통하여 기판(300)과 전기적으로 연결될 수 있다.
구체적으로, 제1 전원 서브 인터커넥터(319-P1)는 제1 전원 서브 기판 패드(302S-P1)와 접속하고 제2 전원 서브 인터커넥터(319-P2)는 제2 전원 서브 기판 패드(302S-P2)와 접속할 수 있다. 이로써, 서브 반도체 칩(314), 전원 재배선 도전층(318B-P), 제1 및 제2 전원 서브 인터커넥터(319-P1, 319-P2), 및 제1 및 제2 전원 서브 기판 패드(302S-P1, 302S-P2)를 경유하는 전기적 경로 즉, 전원 공급 경로가 형성될 수 있다. 제1 전원 서브 인터커넥터(319-P1)는 짧은 전원 공급 경로 형성을 가능하게 할 수 있다. 나아가, 제1 및 제2 전원 서브 인터커넥터(319-P1, 319-P2)는 다중 전원 공급 경로 형성을 가능하게 할 수 있다. 나아가, 제1 및 제2 전원 재배선 도전층(318B-P1, 318B-P2) 각각에 접속하는 제1 및 제2 전극(362, 364), 및 제1 및 제2 전극(362, 364) 사이의 바디부(미도시됨)를 포함하는 캐패시터(360)를 서브 몰딩층(316) 내에 형성함으로써, 서브 반도체 칩(314)으로의 전원 공급을 보다 안정적으로 수행할 수 있다. 도시하지는 않았지만, 제1 및 제2 전원 서브 기판 패드(302S-P1, 302S-P2)는 기판(300) 내부의 회로 및/또는 배선 구조를 통하여 외부 접속 단자(340)와 전기적으로 연결됨으로써, 외부 구성 요소(미도시됨)와의 연결이 가능하고 그에 따라 외부 구성 요소로부터 전원을 공급받을 수 있다.
또한, 외부 신호 서브 인터커넥터(319-S2)가 외부 신호 서브 기판 패드(302S-S2)와 접속할 수 있다. 이로써, 서브 반도체 칩(314), 신호 재배선 도전층(318B-S), 외부 신호 서브 인터커넥터(319-S2), 및 외부 신호 서브 기판 패드(302S-S2)를 경유하는 전기적 경로, 즉, 외부 신호 전달 경로가 형성될 수 있다. 도시하지는 않았지만, 외부 신호 서브 기판 패드(302S-S2)는 기판(300) 내부의 회로 및/또는 배선 구조를 통하여 외부 접속 단자(340)와 전기적으로 연결됨으로써, 외부 구성 요소(미도시됨)와의 연결이 가능하고 그에 따라 외부 구성 요소와의 신호 교환이 가능할 수 있다.
또한, 내부 신호 서브 인터커넥터(319-S1)가 내부 신호 서브 기판 패드(302S-S1)와 접속할 수 있다. 내부 신호 서브 기판 패드(302S-S1)는 연결 라인(CL)을 통하여 제1 신호 메인 기판 패드(302M1-S) 및 제2 신호 메인 기판 패드(302M2-S)와 연결되고, 결과적으로, 제1 및 제2 메인 반도체 칩(320, 130) 각각과 서브 반도체 칩(314) 사이의 연결이 가능할 수 있다. 제1 메인 칩 스택(320)의 구조, 및 기판(300) 및 서브 반도체 패키지(310)와의 연결 관계는 전술한 실시예와 실질적으로 동일할 수 있다. 또한, 제2 메인 칩 스택(330)의 구조, 및 기판(300) 및 서브 반도체 패키지(310)와의 연결 관계도 전술한 실시예와 실질적으로 동일할 수 있다. 설명되지 않은 도면부호 324, 322, 325, 327, 327S 및 327P는 각각 제1 메인 반도체 칩, 제1 접착층, 제1 칩 패드, 제1 메인 인터커넥터, 제1 신호 메인 인터커넥터, 및 제1 전원 메인 인터커넥터를 나타낼 수 있다. 또한, 설명되지 않은 도면부호 334, 332, 335, 337, 337S, 및 337P는 각각 제2 메인 반도체 칩, 제2 접착층, 제2 칩 패드, 제2 메인 인터커넥터, 제2 신호 메인 인터커넥터, 및 제2 메인 전원 인터커넥터를 나타낼 수 있다.
서브 반도체 패키지(310), 제1 메인 칩 스택(320) 및 제2 메인 칩 스택(330)은 기판(300) 상에 형성되는 몰딩층(350)에 의하여 덮일 수 있다.
본 실시예에 의하는 경우, 전술한 실시예의 효과를 모두 확보할 수 있다.
또한, 하나의 전원 재배선 도전층(318B-P)으로부터 제1 및 제2 전원 서브 인터커넥터(319-P1, 319-P2)를 지나는 전류 경로 형성이 가능하다. 즉, 짧은 전류 경로뿐만 아니라 다중 전류 경로가 형성될 수 있다. 결과적으로, 전원 공급 경로의 임피던스 및 인덕턴스가 감소하여, 서브 반도체 패키지(310)와 기판(300) 사이의 전원 공급이 더욱 용이해질 수 있다.
나아가, 두 개의 신호 재배선 도전층(318B-S) 사이에 배치되는 전원 재배선 도전층(318B-P)은, 두 개의 신호 재배선 도전층(318B-S) 사이의 간섭을 억제할 수 있다.
본 발명의 기술 사상은 상기 바람직한 실시예들에 따라 구체적으로 기록되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
100: 기판 110: 서브 반도체 패키지
120: 제1 메인 칩 스택 130: 제2 메인 칩 스택
140: 외부 접속 단자 150: 몰딩층

Claims (30)

  1. 기판;
    상기 기판 상에 배치되고, 상기 기판과 마주하는 활성면에 칩 패드를 구비한 서브 반도체 칩, 상기 서브 반도체 칩의 측면을 둘러싸면서 상기 기판과 마주하는 일면을 갖는 서브 몰딩층, 및 상기 칩 패드와 접속하면서 상기 서브 몰딩층의 상기 일면 상으로 연장하는 재배선 도전층을 포함하는 서브 반도체 패키지 - 여기서, 상기 재배선 도전층은, 상기 서브 몰딩층의 가장자리까지 연장하고 단부에 신호 재배선 패드를 갖는 신호 재배선 도전층, 및 상기 신호 재배선 도전층보다 길이가 짧고 단부에 전원 재배선 패드를 갖는 전원 재배선 도전층을 포함함. - ;
    상기 신호 재배선 패드와 상면이 접속하고 상기 기판과 하면이 접속하는 신호 서브 인터커넥터;
    상기 전원 재배선 패드와 상면이 접속하고 상기 기판과 하면이 접속하는 전원 서브 인터커넥터;
    상기 서브 몰딩층 내에 형성되고, 하면이 상기 전원 재배선 도전층과 각각 접속하는 제1 전극 및 제2 전극, 및 상기 제1 전극과 상기 제2 전극 사이의 바디부를 포함하는 캐패시터; 및
    상기 서브 반도체 패키지 상에 형성되고, 상기 기판과 전기적으로 연결되는 하나 이상의 메인 반도체 칩을 포함하는
    반도체 패키지.
  2. 제1 항에 있어서,
    상기 전원 재배선 도전층은, 접지 전압이 인가되는 제1 전원 재배선 도전층 및 전원 전압이 인가되는 제2 전원 재배선 도전층을 포함하고,
    상기 제1 전극은, 상기 제1 재배선 도전층과 접속하고, 상기 제2 전극은, 상기 제2 전원 재배선 도전층과 접속하는
    반도체 패키지.
  3. 제1 항에 있어서,
    상기 제1 전극 및 상기 제2 전극 각각은, 상기 전원 재배선 패드와 상기 서브 반도체 칩의 상기 측면 사이에 위치하는
    반도체 패키지.
  4. 제2 항에 있어서,
    상기 제1 전원 재배선 도전층과 상기 제2 전원 재배선 도전층 사이에 하나 이상의 상기 신호 재배선 도전층이 배치되고,
    상기 바디부는, 상기 하나 이상의 신호 재배선 도전층과 중첩하는
    반도체 패키지
  5. 제2 항에 있어서,
    상기 제1 전원 재배선 도전층, 상기 캐패시터, 및 상기 제2 전원 재배선 도전층을 경유하는 교류 전류 경로가 형성되는
    반도체 패키지.
  6. 제1 항에 있어서,
    상기 전원 재배선 도전층, 상기 전원 서브 인터커넥터, 및 상기 기판을 경유하는 전원 공급 경로는, 상기 신호 재배선 도전층, 상기 신호 서브 인터커넥터, 및 상기 기판을 경유하는 신호 전달 경로보다 짧은
    반도체 패키지.
  7. 제1 항에 있어서,
    상기 신호 서브 인터커넥터 및 상기 전원 서브 인터커넥터는, 솔더 볼, 금속 범프 또는 이들의 조합을 포함하는
    반도체 패키지.
  8. 제1 항에 있어서,
    상기 메인 반도체 칩을 상기 기판과 접속시키는 메인 인터커넥터를 더 포함하고,
    상기 신호 서브 인터커넥터는, 상기 메인 반도체 칩과 상기 서브 반도체 칩 사이의 신호 교환을 위한 내부 신호 서브 인터커넥터를 포함하고,
    상기 메인 엔터커넥터는, 상기 메인 반도체 칩과 상기 서브 반도체 칩 사이의 신호 교환을 위한 신호 메인 인터커넥터를 포함하고,
    상기 기판은, 상기 내부 신호 서브 인터커넥터와 접속하는 내부 신호 서브 기판 패드, 및 상기 신호 메인 인터커넥터와 접속하는 신호 메인 기판 패드를 포함하고,
    상기 내부 신호 서브 기판 패드와 상기 신호 메인 기판 패드는, 상기 기판 내에 형성된 연결 라인에 의하여 서로 연결되는
    반도체 패키지.
  9. 제1 항에 있어서,
    상기 메인 반도체 칩을 상기 기판과 접속시키는 메인 인터커넥터를 더 포함하고,
    상기 메인 인터커넥터는 본딩 와이어를 포함하는
    반도체 패키지.
  10. 제1 항에 있어서,
    상기 칩 패드는, 상기 서브 반도체 칩의 상기 제1 방향의 상기 제1 및 제2 측의 가장자리와, 상기 제1 방향과 수직한 제2 방향의 제1 측 및 제2 측의 가장자리를 따라 배치되고,
    상기 신호 재배선 패드는, 상기 서브 몰딩층의 상기 제1 방향의 제1 측 가장자리 및 제2 측 가장자리에 배치되고,
    상기 서브 반도체 칩의 상기 제1 방향의 상기 제1 측 가장자리 및 상기 제2 방향의 상기 제1 측 가장자리에 배치되는 상기 칩 패드에 접속되는 상기 신호 재배선 도전층은, 상기 서브 몰딩층의 상기 제1 방향의 상기 제1 측 가장자리에 배치된 상기 신호 재배선 패드를 향하여 연장하고,
    상기 서브 반도체 칩의 상기 제1 방향의 상기 제2 측 가장자리 및 상기 제2 방향의 상기 제2 측 가장자리에 배치되는 상기 칩 패드에 접속되는 상기 신호 재배선 도전층은, 상기 서브 몰딩층의 상기 제1 방향의 상기 제2 측 가장자리에 배치된 상기 신호 재배선 패드를 향하여 연장하는
    반도체 패키지.
  11. 제10 항에 있어서,
    상기 신호 재배선 도전층은, 상기 서브 반도체 칩을 중심으로 하는 나선 형상을 갖는
    반도체 패키지.
  12. 제1 항에 있어서,
    상기 기판은, 제1 방향의 제1 측 가장자리 및 제2 측 가장자리에 배치되는 기판 패드를 포함하고,
    상기 메인 반도체 칩은, 제1 메인 인터커넥터를 통하여 상기 기판의 상기 제1 방향의 상기 제1 측 가장자리에 배치된 상기 기판 패드에 연결되는 하나 이상의 제1 메인 반도체 칩, 및 제2 메인 인터커넥터를 통하여 상기 기판의 상기 제1 방향의 상기 제2 측 가장자리에 배치된 상기 기판 패드에 연결되는 하나 이상의 제2 메인 반도체 칩을 포함하는
    반도체 패키지.
  13. 제12 항에 있어서,
    상기 제1 메인 반도체 칩은, 상기 기판의 상기 제1 방향의 상기 제1 측 가장자리로부터 멀어지는 방향으로 오프셋 적층되고,
    상기 제2 메인 반도체 칩은, 상기 기판의 상기 제1 방향의 상기 제2 측 가장자리로부터 멀어지는 방향으로 오프셋 적층되는
    반도체 패키지.
  14. 제1 항에 있어서,
    상기 메인 반도체 칩은, 메모리를 포함하고,
    상기 서브 반도체 칩은, 메모리 컨트롤러를 포함하는
    반도체 패키지.
  15. 기판;
    상기 기판 상에 배치되고, 상기 기판과 마주하는 활성면에 칩 패드를 구비한 서브 반도체 칩, 상기 서브 반도체 칩의 측면을 둘러싸면서 상기 기판과 마주하는 일면을 갖는 서브 몰딩층, 및 상기 칩 패드와 접속하면서 상기 서브 몰딩층의 일면 상으로 상기 서브 몰딩층의 가장자리까지 연장하는 신호 재배선 도전층 및 전원 재배선 도전층을 포함하는 서브 반도체 패키지;
    상기 신호 재배선 도전층의 단부에 형성된 신호 재배선 패드와 상면이 접속하고 상기 기판과 하면이 접속하는 신호 서브 인터커넥터;
    상기 전원 재배선 도전층의 단부에 형성된 제2 전원 재배선 패드와 상면이 접속하고 상기 기판과 하면이 접속하는 제2 전원 서브 인터커넥터;
    상기 전원 재배선 도전층의 상기 단부를 제외한 일부에 형성된 제1 전원 재배선 패드와 상면이 접속하고 상기 기판과 하면이 접속하는 제1 전원 서브 인터커넥터;
    상기 서브 몰딩층 내에 형성되고, 하면이 상기 전원 재배선 도전층과 각각 접속하는 제1 전극 및 제2 전극, 및 상기 제1 전극과 상기 제2 전극 사이의 바디부를 포함하는 캐패시터; 및
    상기 서브 반도체 패키지 상에 형성되고, 상기 기판과 전기적으로 연결되는 하나 이상의 메인 반도체 칩을 포함하는
    반도체 패키지.
  16. 제15 항에 있어서,
    상기 전원 재배선 도전층은, 접지 전압이 인가되는 제1 전원 재배선 도전층 및 전원 전압이 인가되는 제2 전원 재배선 도전층을 포함하고,
    상기 제1 전극은, 상기 제1 재배선 도전층과 접속하고, 상기 제2 전극은, 상기 제2 전원 재배선 도전층과 접속하는
    반도체 패키지.
  17. 제15 항에 있어서,
    상기 제1 전극 및 상기 제2 전극 각각은, 상기 제1 전원 재배선 패드와 상기 서브 반도체 칩의 상기 측면 사이에 위치하는
    반도체 패키지.
  18. 제16 항에 있어서,
    상기 제1 전원 재배선 도전층과 상기 제2 전원 재배선 도전층 사이에 하나 이상의 상기 신호 재배선 도전층이 배치되고,
    상기 바디부는, 상기 하나 이상의 신호 재배선 도전층과 중첩하는
    반도체 패키지
  19. 제16 항에 있어서,
    상기 제1 전원 재배선 도전층, 상기 캐패시터, 및 상기 제2 전원 재배선 도전층을 경유하는 교류 전류 경로가 형성되는
    반도체 패키지.
  20. 제15 항에 있어서,
    상기 전원 재배선 도전층, 상기 제1 전원 서브 인터커넥터, 및 상기 기판을 경유하는 전원 공급 경로는, 상기 신호 재배선 도전층, 상기 신호 서브 인터커넥터, 및 상기 기판을 경유하는 신호 전달 경로보다 짧은
    반도체 패키지.
  21. 제15 항에 있어서,
    상기 전원 재배선 도전층, 상기 제1 전원 서브 인터커넥터, 및 상기 기판을 경유하는 제1 전원 공급 경로, 및 상기 전원 재배선 도전층, 상기 제2 전원 서브 인터커넥터, 및 상기 기판을 경유하는 제2 전원 공급 경로가 형성되는
    반도체 패키지.
  22. 제15 항에 있어서,
    상기 신호 서브 인터커넥터, 상기 제1 전원 서브 인터커넥터, 및 상기 제2 전원 서브 인터커넥터는, 솔더 볼, 금속 범프 또는 이들의 조합을 포함하는
    반도체 패키지.
  23. 제15 항에 있어서,
    상기 메인 반도체 칩을 상기 기판과 접속시키는 메인 인터커넥터를 더 포함하고,
    상기 신호 서브 인터커넥터는, 상기 메인 반도체 칩과 상기 서브 반도체 칩 사이의 신호 교환을 위한 내부 신호 서브 인터커넥터를 포함하고,
    상기 메인 엔터커넥터는, 상기 메인 반도체 칩과 상기 서브 반도체 칩 사이의 신호 교환을 위한 신호 메인 인터커넥터를 포함하고,
    상기 기판은, 상기 내부 신호 서브 인터커넥터와 접속하는 내부 신호 서브 기판 패드, 및 상기 신호 메인 인터커넥터와 접속하는 신호 메인 기판 패드를 포함하고,
    상기 내부 신호 서브 기판 패드와 상기 신호 메인 기판 패드는, 상기 기판 내에 형성된 연결 라인에 의하여 서로 연결되는
    반도체 패키지.
  24. 제15 항에 있어서,
    상기 메인 반도체 칩을 상기 기판과 접속시키는 메인 인터커넥터를 더 포함하고,
    상기 메인 인터커넥터는 본딩 와이어를 포함하는
    반도체 패키지.
  25. 제15 항에 있어서,
    상기 칩 패드는, 상기 서브 반도체 칩의 상기 제1 방향의 상기 제1 및 제2 측의 가장자리와, 상기 제1 방향과 수직한 제2 방향의 제1 측 및 제2 측의 가장자리를 따라 배치되고,
    상기 신호 재배선 패드 및 상기 제2 전원 재배선 패드는, 상기 서브 몰딩층의 상기 제1 방향의 제1 측 가장자리 및 제2 측 가장자리에 배치되고,
    상기 서브 반도체 칩의 상기 제1 방향의 상기 제1 측 가장자리 및 상기 제2 방향의 상기 제1 측 가장자리에 배치되는 상기 칩 패드에 접속되는 상기 신호 재배선 도전층 및 전원 재배선 도전층은, 상기 서브 몰딩층의 상기 제1 방향의 상기 제1 측 가장자리에 배치된 상기 신호 재배선 패드 및 상기 제2 전원 재배선 패드를 향하여 각각 연장하고,
    상기 서브 반도체 칩의 상기 제1 방향의 상기 제2 측 가장자리 및 상기 제2 방향의 상기 제2 측 가장자리에 배치되는 상기 칩 패드에 접속되는 상기 신호 재배선 도전층 및 상기 전원 재배선 도전층은, 상기 서브 몰딩층의 상기 제1 방향의 상기 제2 측 가장자리에 배치된 상기 신호 재배선 패드 및 상기 제2 전원 재배선 패드를 향하여 각각 연장하는
    반도체 패키지.
  26. 제25 항에 있어서,
    상기 신호 재배선 도전층 및 상기 전원 재배선 도전층은, 상기 서브 반도체 칩을 중심으로 하는 나선 형상을 갖는
    반도체 패키지.
  27. 제15 항에 있어서,
    상기 기판은, 제1 방향의 제1 측 가장자리 및 제2 측 가장자리에 배치되는 기판 패드를 포함하고,
    상기 메인 반도체 칩은, 제1 메인 인터커넥터를 통하여 상기 기판의 상기 제1 방향의 상기 제1 측 가장자리에 배치된 상기 기판 패드에 연결되는 하나 이상의 제1 메인 반도체 칩, 및 제2 메인 인터커넥터를 통하여 상기 기판의 상기 제1 방향의 상기 제2 측 가장자리에 배치된 상기 기판 패드에 연결되는 하나 이상의 제2 메인 반도체 칩을 포함하는
    반도체 패키지.
  28. 제27 항에 있어서,
    상기 제1 메인 반도체 칩은, 상기 기판의 상기 제1 방향의 상기 제1 측 가장자리로부터 멀어지는 방향으로 오프셋 적층되고,
    상기 제2 메인 반도체 칩은, 상기 기판의 상기 제1 방향의 상기 제2 측 가장자리로부터 멀어지는 방향으로 오프셋 적층되는
    반도체 패키지.
  29. 제15 항에 있어서,
    두 개의 상기 신호 재배선 도전층 사이에 상기 전원 재배선 도전층이 개재되는
    반도체 패키지.
  30. 제15 항에 있어서,
    상기 메인 반도체 칩은, 메모리를 포함하고,
    상기 서브 반도체 칩은, 메모리 컨트롤러를 포함하는
    반도체 패키지.
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