JP3119625B2 - 容量素子内蔵半導体装置および入力端子容量調整方法 - Google Patents

容量素子内蔵半導体装置および入力端子容量調整方法

Info

Publication number
JP3119625B2
JP3119625B2 JP10187556A JP18755698A JP3119625B2 JP 3119625 B2 JP3119625 B2 JP 3119625B2 JP 10187556 A JP10187556 A JP 10187556A JP 18755698 A JP18755698 A JP 18755698A JP 3119625 B2 JP3119625 B2 JP 3119625B2
Authority
JP
Japan
Prior art keywords
capacitance
input terminal
terminal
semiconductor device
terminal capacitance
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
JP10187556A
Other languages
English (en)
Other versions
JP2000022082A (ja
Inventor
和芳 坂
Original Assignee
日本電気アイシーマイコンシステム株式会社
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 日本電気アイシーマイコンシステム株式会社 filed Critical 日本電気アイシーマイコンシステム株式会社
Priority to JP10187556A priority Critical patent/JP3119625B2/ja
Priority to US09/344,872 priority patent/US6154395A/en
Priority to KR1019990025731A priority patent/KR20000011378A/ko
Publication of JP2000022082A publication Critical patent/JP2000022082A/ja
Application granted granted Critical
Publication of JP3119625B2 publication Critical patent/JP3119625B2/ja
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/0203—Particular design considerations for integrated circuits
    • H01L27/0248—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection
    • H01L27/0251—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices
    • H01L27/0259—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices using bipolar transistors as protective elements
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/06—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C5/00—Details of stores covered by group G11C11/00
    • G11C5/06—Arrangements for interconnecting storage elements electrically, e.g. by wiring
    • G11C5/063—Voltage and signal distribution in integrated semi-conductor memory access lines, e.g. word-line, bit-line, cross-over resistance, propagation delay
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C8/00—Arrangements for selecting an address in a digital store
    • G11C8/06—Address interface arrangements, e.g. address buffers

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Semiconductor Integrated Circuits (AREA)
  • Design And Manufacture Of Integrated Circuits (AREA)

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は半導体装置に関し、
特に容量素子を内蔵した半導体装置および入力端子容量
調整方法に関する。
【０００２】
【従来の技術】従来、この種の半導体装置として、特開
平３−１１６７７３号公報には図５に示すような半導体
装置が開示されている。この半導体装置について図５を
参照して説明する。図において、２０ａ，２０ｂは入力
端子、２１はヒューズ回路、２２はアルミニウム配線、
２３は半導体基板である。図のように入力端子２０ａ，
２０ｂから入力保護回路へアルミニウム配線２２によっ
て接続される途中にヒューズ回路２１を入れてある。入
力端子２０ａを使用する場合は、入力端子２０ｂに接続
されているヒューズ回路のヒューズがレーザーにより切
断されるようになっている。
【０００３】
【発明が解決しようとする課題】上記の従来技術では、
入力端子容量を調整するためにアルミニウム配線で並列
に接続されたある入力端子をヒューズを切断することに
よって選択的に分離するようにしているが、最近の高速
ＤＲＡＭ品（シンクロナスＤＲＡＭ、ランバスＤＲＡ
Ｍ）のチップサイズの縮小により端子容量値は小さくな
る傾向にあり、上記の従来技術では入力端子容量の最小
規格を満たす事が難しい問題があった。
【０００４】そのために、最小規格を満たす為にさらに
入力端子に端子容量調整用容量素子を接続していたが、
拡散評価後に規格を満たさない場合には、複数の工程の
修正が必要であった。
【０００５】また、容量の調整としてボンディングワイ
ヤで調整する方法があるが、この時にボンディングワイ
ヤの容量値は不確定であり、端子容量の調整用の小さい
端子容量調整用容量素子にボンディングする事は不可能
である。
【０００６】本発明の目的は、上記の従来技術の問題点
を解決した容量素子内蔵半導体装置およびその入力端子
容量調整方法を提供することにある。
【０００７】
【課題を解決するための手段】本発明の容量素子内蔵半
導体装置の第１の構成は、入力端子から内部回路へのア
ルミニウム配線によって接続される途中に、端子容量調
整用素子を接続切替用アルミニウム配線を介して配置し
たことを特徴とする。
【０００８】上記の本発明の第１の構成における前記端
子容量調整用素子は並列に接続したパンチスルー素子と
端子容量調整用容量素子を一組として、この所望の数の
組を接続切替用アルミニウム配線により、前記入力端子
から前記内部回路への前記アルミニウム配線に並列に接
続できるように配置した構成とする。
【０００９】本発明の容量素子内蔵半導体装置の第２の
構成は、入力端子から内部回路へのアルミニウム配線に
よって接続される途中に、端子容量調整用素子を接続切
替用ヒューズ回路を介して配置したことを特徴とする。
【００１０】上記の本発明の第２の構成おける前記端子
容量調整用素子は並列に接続したパンチスルー素子と端
子容量調整用容量素子を一組として、この複数組を接続
切替用ヒューズ回路を介して前記入力端子から前記内部
回路への前記アルミニウム配線に並列に接続して配置し
た構成とする。
【００１１】本発明の第３の構成は、上記の第１の構成
の容量素子内蔵半導体装置の入力端子容量調整方法にお
いて、所望の前記パンチスルー素子と前記端子容量調整
用容量素子端子の各組を前記入力端子から前記内部回路
への前記アルミニウム配線へアルミニウムマスクにより
接続し、端子容量の最小規格および端子容量のバラツキ
を調整することを特徴とする。
【００１２】本発明の第４の構成は、上記の第２の構成
の容量素子内蔵半導体装置の入力端子容量調整方法にお
いて、所望の前記パンチスルー素子と前記端子容量調整
用容量素子端子の各組を前記入力端子から前記内部回路
への前記アルミニウム配線から前記接続切替用ヒューズ
回路をレーザで切断することにより切り離し、端子容量
の最小規格および端子容量のバラツキを調整することを
特徴とする。
【００１３】
【発明の実施の形態】本発明の実施の形態の半導体装置
について図面を参照して説明する。
【００１４】図１は、本発明の第１の実施の形態の半導
体装置のチップレイアウト図であり、図２は図１の端子
端子容量調整用容量素子の構成拡大図である。
【００１５】本発明の第１の実施の形態の半導体装置
は、図１に示す通り、半導体基板５上の入力端子１ａ，
１ｂ，１ｃ，１ｄから内部回路２へアルミニウム配線４
によって接続される途中に、端子容量調整用素子３を接
続切替用アルミニウム配線８で接続の切替が出来るよう
に配置した構成となっている。このような構成により、
半導体装置の試作拡散後の評価により接続切替用アルミ
ニウム配線８を切替える事により容易に、端子容量の最
小規格及び各入力端子のバラツキを容易に調整できる。
【００１６】次に、図１及び図２を参照して本実施の形
態の半導体装置の入力端子容量調整方法について詳細に
説明する。
【００１７】図１のように、入力端子１ａ，１ｂ，１
ｃ，１ｄから内部回路２へ接続するアルミニウム配線４
の途中に、接続切替用アルミニウム配線８と端子容量調
整用素子３を配置して置く。端子容量調整用素子３は、
図２に示すように並列に接続されたＥＳＤ素子（パンチ
スルー素子）６ａ，６ｂ，６ｃと端子容量調整用容量素
子７ａ，７ｂ，７ｃから構成され、これらの並列に接続
された素子の所望の組はそれぞれ対応する接続切替用の
接続切替用アルミニウム配線８ａ，８ｂ，８ｃを介して
アルミニウム配線４へ接続される。未接続の端子容量調
整用容量素子のゲートはＧＲＤ電位とされる。
【００１８】例えば、半導体装置の試作拡散後の評価で
入力端子１ａの端子容量が２．３ｐＦ、入力端子１ｂの
端子容量が２．５ｐＦ、入力端子１ｃの端子容量が２．
７ｐＦ、入力端子１ｄの端子容量３．１ｐＦであるとす
る。また図２図において端子容量調整用容量素子７ａは
０．２５ｐＦ、７ｂは０．５ｐＦ、７ｃは１．０ｐＦと
する。また端子容量の最小規格値を２．５ｐＦとすれ
ば、入力端子１ａの端子容量は、規格外となる。また各
入力端子間の端子容量のバラツキは、最小０．２ｐＦ、
最大０．８ｐＦとなる。入力端子１ａに０．７５ｐＦ、
入力端子１ｂに０．７５ｐＦ、入力端子１ｃに０．５ｐ
Ｆ、入力端子１ｄには、未接続とすると、入力端子１ａ
は３．０５ｐＦ、入力端子１ｂは、３．２５ｐＦ、入力
端子１ｃは、３．２ｐＦ、入力端子１ｄは、３．１ｐＦ
となり、入力端子１ａは、最小規格を満足し、各端子間
のバラツキは、最小０．０５ｐＦ、最大０．２ｐＦとな
る。
【００１９】以上のように入力端子容量の調整は、端子
容量調整素子を入力端子から内部回路へのアルミニウム
配線接続する修正をアルミニウムマスクに対して行な
う。このアルミニウムマスクを使用することにより、ア
ルミニウムパターン形成工程と同時に行なうので工程を
増加すること無く容易に入力端子容量の調整を行なうこ
とができる。
【００２０】次に、本発明の半導体装置の第２の実施の
形態について図３を参照して説明する。本実施の形態で
は、図３に示すように、上記の本発明の第１の実施の形
態における接続切替用アルミニウム配線の代わりに接続
切替用ヒューズ回路９ａ，９ｂ，９ｃが使用される。図
４は、このヒューズ回路の平面図であり、４はアルミニ
ウム配線、１１はコンタクト、１０はメタル配線であ
る。
【００２１】このヒューズ回路の動作原理について説明
すると通常の場合は端子容量調整用容量素子から入力端
子に向けてはコンタクト１１及びメタル配線１０を通し
て電気的に接続されているが、端子容量調整用容量素子
３が不用の場合はメタル配線１０をレーザーにより切断
すれば電気的に接続されなくなるというものである。接
続切替用ヒューズ回路９ａ，９ｂ，９ｃには、それぞれ
並列に接続されたＥＳＤ保護素子６と端子容量調整用容
量素子７ａ，７ｂ，７ｃが接続され、さらに各接続切替
用ヒューズ回路９ａ，９ｂ，９ｃは入力端子から内部回
路へ接続されるアルミニウム配線４に接続される。
【００２２】端子容量調整用容量素子３は、半導体装置
の試作拡散後の評価により所定の接続切替用ヒューズ回
路９ａ，９ｂ，９ｃを切断する事で、端子容量の最小規
格及び各入力端子のバラツキを容易に調整できる。
【００２３】なお、上記の本発明の実施の形態では並列
に接続されたＥＳＤ素子（パンチスルー素子）と端子容
量調整用容量素子の組数は３個の場合について説明した
が複数組であればその組数については限定されない。
【００２４】
【発明の効果】以上のように、本発明の半導体装置で
は、入力端子近辺に、端子容量調整用容量素子を複数個
配置する事により、拡散試作後の評価後にアルミニウム
配線の修正または、ヒューズ回路の切断により、容易に
端子容量を調整する事ができ、各端子間のバラツキを押
えることができる効果がある。
【図面の簡単な説明】
【図１】本発明の第１の実施の形態の半導体装置のチッ
プレイアウト図である。
【図２】図１の端子端子容量調整用容量素子の構成拡大
図である。
【図３】本発明の第２の実施の形態の半導体装置の端子
端子容量調整用容量素子部の構成拡大図である。
【図４】図３のヒューズ回路の平面図である。
【図５】従来の容量素子を内蔵した半導体装置のチップ
レイアウト図である。
【符号の説明】
１ａ，１ｂ，１ｃ，１ｄ，２０ａ，２０ｂ 入力端子 ２ 内部回路 ３ 端子容量調整用素子 ４，２２ アルミニウム配線 ５，２３ 半導体基板 ６ａ，６ｂ，６ｃ ＥＳＤ保護素子（パンチスルー素
子） ７ａ，７ｂ，７ｃ 端子容量調整用容量素子 ８，８ａ，８ｂ，８ｃ 接続切替用アルミニウム配線 ９ａ，９ｂ，９ｃ 接続切替用ヒューズ回路 １０ メタル配線 １１ コンタクト ２１ ヒューズ回路 ２３ 半導体基板
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 27/04 H01L 21/822

Claims (4)

    (57)【特許請求の範囲】
  1. 【請求項１】 入力端子から内部回路へのアルミニウム
    配線によって接続される途中に、並列に接続したパンチ
    スルー素子と端子容量調整用容量素子を一組として、こ
    の所望の数の組を接続切替用アルミニウム配線により、
    前記入力端子から前記内部回路への前記アルミニウム配
    線に並列に接続できるように配置したことを特徴とする
    容量素子内蔵半導体装置。
  2. 【請求項２】 入力端子から内部回路へのアルミニウム
    配線によって接続される途中に、並列に接続したパンチ
    スルー素子と端子容量調整用容量素子を一組として、こ
    の複数組を接続切替用ヒューズ回路を介して前記入力端
    子から前記内部回路への前記アルミニウム配線に並列に
    接続して配置したことを特徴とする容量素子内蔵半導体
    装置。
  3. 【請求項３】 請求項１記載の容量素子内蔵半導体装置
    の入力端子容量調整方法において、所望の前記パンチス
    ルー素子と前記端子容量調整用容量素子端子の各組を前
    記入力端子から前記内部回路への前記アルミニウム配線
    へアルミニウムマスクにより接続し、端子容量の最小規
    格および端子容量のバラツキを調整することを特徴とす
    るの入力端子容量調整方法。
  4. 【請求項４】 請求項２記載の容量素子内蔵半導体装置
    の入力端子容量調整方法において、所望の前記パンチス
    ルー素子と前記端子容量調整用容量素子端子の各組を前
    記入力端子から前記内部回路への前記アルミニウム配線
    から前記接続切替用ヒューズ回路をレーザで切断するこ
    とにより切り離し、端子容量の最小規格および端子容量
    のバラツキを調整することを特徴とする入力端子容量調
    整方法。
JP10187556A 1998-07-02 1998-07-02 容量素子内蔵半導体装置および入力端子容量調整方法 Expired - Fee Related JP3119625B2 (ja)

Priority Applications (3)

Application Number Priority Date Filing Date Title
JP10187556A JP3119625B2 (ja) 1998-07-02 1998-07-02 容量素子内蔵半導体装置および入力端子容量調整方法
US09/344,872 US6154395A (en) 1998-07-02 1999-06-28 Semiconductor memory device having a layout pattern adjusted input terminal capacitance
KR1019990025731A KR20000011378A (ko) 1998-07-02 1999-06-30 레이아웃패턴조절된입력단정전용량을갖는반도체메모리기기

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP10187556A JP3119625B2 (ja) 1998-07-02 1998-07-02 容量素子内蔵半導体装置および入力端子容量調整方法

Publications (2)

Publication Number Publication Date
JP2000022082A JP2000022082A (ja) 2000-01-21
JP3119625B2 true JP3119625B2 (ja) 2000-12-25

Family

ID=16208153

Family Applications (1)

Application Number Title Priority Date Filing Date
JP10187556A Expired - Fee Related JP3119625B2 (ja) 1998-07-02 1998-07-02 容量素子内蔵半導体装置および入力端子容量調整方法

Country Status (3)

Country Link
US (1) US6154395A (ja)
JP (1) JP3119625B2 (ja)
KR (1) KR20000011378A (ja)

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100401507B1 (ko) 2001-05-10 2003-10-17 주식회사 하이닉스반도체 반도체 메모리 장치의 입력 캐패시턴스의 미세조정 회로및 그 제조방법
KR20070013404A (ko) * 2005-07-26 2007-01-31 엘지전자 주식회사 저장 장치 전원 제어 장치 및 방법
US9833991B2 (en) * 2014-09-29 2017-12-05 Funai Electric Co., Ltd. Printhead and an inkjet printer

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4872042A (en) * 1983-07-20 1989-10-03 Kabushiki Kaisha Toshiba Semiconductor device
US5327392A (en) * 1989-01-13 1994-07-05 Kabushiki Kaisha Toshiba Semiconductor integrated circuit capable of preventing occurrence of erroneous operation due to noise
JPH03116773A (ja) * 1989-09-28 1991-05-17 Nec Corp 半導体装置
US6005801A (en) * 1997-08-20 1999-12-21 Micron Technology, Inc. Reduced leakage DRAM storage unit

Also Published As

Publication number Publication date
JP2000022082A (ja) 2000-01-21
KR20000011378A (ko) 2000-02-25
US6154395A (en) 2000-11-28

Similar Documents

Publication Publication Date Title
US5917207A (en) Programmable polysilicon gate array base cell architecture
US6121677A (en) Reduced size integrated circuits and methods using test pads located in scribe regions of integrated circuits wafers
US6194774B1 (en) Inductor including bonding wires
JP3256626B2 (ja) 半導体装置
US7458051B2 (en) ECO cell for reducing leakage power
JPH11186502A (ja) 半導体装置及びその設計方法
JP2006100826A (ja) 集積回路の抵抗体の抵抗値を調整する構造および方法
US5998846A (en) Layout structure of multi-use coupling capacitors in reducing ground bounces and replacing faulty logic components
US6908821B2 (en) Apparatus for adjusting input capacitance of semiconductor device and fabricating method
US5111273A (en) Fabrication of personalizable integrated circuits
JP3119625B2 (ja) 容量素子内蔵半導体装置および入力端子容量調整方法
US6617234B2 (en) Method of forming metal fuse and bonding pad
JPH0773106B2 (ja) 半導体装置の製造方法
US6730985B2 (en) Semiconductor integrated circuit device
KR100541798B1 (ko) 반도체 장치의 테그 패턴 형성방법
US20050071798A1 (en) Power supply layout for an integrated circuit
JP3227930B2 (ja) 複合半導体装置及びその製造方法
KR20010061082A (ko) 반도체소자의 제조방법
JP2004140133A (ja) 半導体集積回路及びその製造方法
JP2005032983A (ja) 半導体装置およびその製造方法
KR100236076B1 (ko) 반도체소자의 배선형성방법
JP2000114378A (ja) 変更容易である回路配線を有する半導体回路素子及びその製造方法
JP3532873B2 (ja) 半導体集積回路装置及びその製造方法
JP4074682B2 (ja) プログラマブルポリシリコンゲートアレイ構造及びその製造方法
JPH08162621A (ja) モノリシック集積回路

Legal Events

Date Code Title Description
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20000926

LAPS Cancellation because of no payment of annual fees