KR100240525B1 - 반도체장치 및 그것을 사용한 전자장치 - Google Patents

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Abstract

반도체장치 및 그것을 사용한 전자장치에 관한 것으로서, 보다 한층의 고속동작 또는 보다 한층의 고집적도를 달성하기 위해, 신호배선과는 별개로 마련하고 전원계통의 배선의 길이를 짧게 하는 것에 의해 또는 전원계통의 배선의 갯수를 증가시키는 것에 의해, 전원계통의 인덕턴스를 저감하고 반도체장치의 한층의 동작속도의 향상 또는 한층의 집적도의 증대에 대응할 수 있도록 하는 구성으로 하였다.
이러한 구성으로 하는 것에 의해, 반도체장치의 한층의 고속화나 집적도의 한층의 향상이 가능하게 되고, 또 전자회로나 전자장치의 고속화, 기능의 복잡화가 가능하게 되어 전자산업계의 진보와 발전에 공헌할 수 있게 되었으며, 배선길이의 단축을 가능하게 하고 반도체장치의 정상인 고속동작을 실현할 수 있다는 효과가 얻어진다.

Description

반도체장치 및 그것을 사용한 전자장치
본 발명은 반도체장치 및 그것을 사용한 전자장치에 관한 것으로서, 특히 보다 한층의 고속동작 또는 보다 한층의 고집적도를 달성할 수 있는 반도체장치 및 그것을 사용한 전자장치에 관한 것이다.
전자회로, 전자장치의 진보는 눈부시고, 근래에는 특히 동작속도의 향상이나 고집적화에 현저한 진보가 계속되고 있다. 전자장치가 고속화되면 각종 처리를 손쉽게 또한 저렴하게 실현할 수 있게 된다. 또, 집적도가 향상되면 복잡한 기능을 실현할 수 있게 된다. 이 경향은 반도체장치에 있어서 특히 현저하다. 이와 같이 전자회로, 전자장치, 반도체장치의 동작속도의 향상과 고집적화가 전자산업계의 진보와 발전을 견인하고 있다.
반도체소자가 고집적화되면 내포하는 회로수가 증가하므로, 다른 반도체소자등과 접속하는데 필요한 핀수도 증가한다. 이 문제의 해결법의 하나로 미국특허 제5216278호 명세서에 기재되어 있는 바와 같은 BGA패키지를 채용하는 기술이 있다. 반도체소자를 BGA패키지에 수납하면 BGA형 반도체장치로 된다.
도면을 사용해서 종래의 BGA형 반도체장치에 대해서 설명한다.
제8도는 BGA형 반도체장치에 사용되는 BGA기판의 상면도이다.
BGA기판(1)은 유기재료 프린트기판이나 세라믹 프린트기판으로 이루어지는 배선판이다. BGA기판(1)의 중앙부가 반도체소자 탑재위치(5)이고, 여기에 반도체소자가 탑재된다. 본딩패드(4)는 BGA기판(1)상에 마련된 본딩용의 패드로서, 이 패드(4)와 반도체소자상의 전극이 본딩와이어등에 의해 전기적으로 접속된다. 각 본딩패드(4)에서는 대략 방사형상으로 배선패턴(3)이 연장되고 배선패턴(3)의 끝부는 스루홀(2)에 접속되어 있다. BGA기판(1)의 중앙부에서는 배선패턴(3)의 밀도가 높으므로, 이것을 회피하기 위해 스루홀(2)는 BGA기판(1)의 외주부에 배치되어 있다.
제9도는 BGA기판(1)의 이면도이다. 스루홀(2)는 BGA기판(1)의 표면/이면의 배선을 접속한다. BGA기판(1)의 이면에 있어서는 스루홀(2)에서 배선(6)이 연장되고 땜납패드(7)에 접속되어 있다. 땜납패드(7)은 2차원적으로 배열되어 있다. 즉, 제9도에 도시한 예에서는 3열의 땜납패드가 4변을 따르고 있고, 1열 배치는 아닌 폭을 가진 2차원적인 배치로 되어 있다.
제10도는 BGA기판(1)상에 반도체소자(8)을 탑재한 상태에서의 BGA기판(1)의 주요부 단면도이다. 반도체소자(8)상의 전극과 BGA기판(1)상의 본딩패드(4)는 본딩와이어(9)에 의해 접속되어 있다. 본딩패드(4)로 부터의 배선을 배선패턴(3)→스루홀(2)→배선패턴(6)을 경유해서 땜납패드(7)에 도달한다. 땜납패드(7)에는 땜납볼(10)등이 접속되어 있다. 도시하고 있지 않지만, 이 BGA형 반도체장치는 이 땜납볼(10)등에 의해 프린트기판등에 탑재, 접속되고 다른 반도체등과의 전기적인 접속이 이루어진다.
상기한 BGA형 반도체장치의 특징은 다른 패키지, 예를 들면 DIP(Dual In-Line Package)나 QFP(Quad Flat Package)등에 비해 동일한 외형 칫수로 보다 많은 핀수를 내포할 수 있는 점이다. 이것은 제9도에 도시한 땜납패드(7)이 2차원적으로 배치된 구조에 의한 것으로 다른 패키지에 없는 특징으로 되어 있다. 이 덕분에 반도체소자가 고밀도화해서 내포하는 회로수가 증가하고 핀수가 증가해도 외형칫수를 대형화하는 일 없이 반도체장치를 실현할 수 있어 전자산업의 진보와 발전에 공헌하고 있다.
그러나, 반도체장치의 동작속도가 더욱 향상되면 또는 집적도가 더욱 증대하면, 종래의 BGA형 반도체장치에서는 대응불능으로 되는 경우가 있다.
반도체장치의 사용상의 중요한 사항에 전원노이즈가 있다. 반도체 장치가 동작하면 전력을 소비하지만, 소비전류는 내부회로의 동작에 의존해서 변동하므로, 전원계통의 배선이 갖는 임피던스에 따라서 전원노이즈가 발생한다. 전원노이즈를 △V, 전원계통의 임피던스를 Z, 소비전류변동을 △I로 하면, 이 3자의 관계는 △V=Z×△I의 식으로 나타내어진다.
반도체장치의 경우, 전원계통의 임피던스는 반도체장치내의 배선의 인덕턴스L에 의해 발생하므로, 반도체장치의 동작주파수를 f로 하면 그 전원계통의 임피던스Z는 Z=2πfL로 된다.
반도체장치가 탑재되는 프린트기판등에서는 바이패스 콘덴서나 평면형상의 전원 접지배선등의 수단에 의해, 전원계통의 임피던스는 낮게 억제되고 있기 때문에 전원계통전체의 임피던스의 주원인은 반도체장치내의 배선의 인덕턴스L인 경우가 많다.
따라서, 전원노이즈 △V는 △V=2πfL×△I로 나타나는 바와 같이 동작주파수f, 반도체장치내의 배선의 인덕턴스L, 소비전류의 변동성분 △I에 의해 발생한다.
이 전원노이즈가 과대해지면 반도체장치가 오동작한다. 이것은 전원전압이 반도체장치중의 회로의 정상동작범위를 이탈하거나 전원노이즈가 신호배선에 중첩해서 다른 회로를 오동작시키기 때문이다. 이 때문에, 전원노이즈가 규정값 이하로 억제되어 있지 않으면 반도체장치에 오동작이 발생하여 사용불능으로 된다.
반도체장치의 동작주파수f가 향상하면 앞서 나타낸 △V=2πfL×△I의 식에 따라서 전원노이즈가 증대하고 반도체장치에 오동작이 발생하여 사용불능으로 되는 경우가 있다.
또, 반도체장치가 고집적화되고 내포하는 회로수가 증대하고 그 결과 소비전류가 증대하면, 소비전류변동△I도 증대하므로 앞서 나타낸 △V=2πfL×△I의 식에 따라서 전원노이즈가 증대하고 반도체장치에 오동작이 발생하여 사용불능으로 되는 경우가 있다.
또, 반도체장치의 동작주파수f가 향상하면 특히 CMOS형 반도체장치에서는 주파수에 비례해서 소비전류가 증대하므로, 소비전류변동 △I도 증대하는 결과로 되어 앞서 나타낸 △V=2πfL×△I의 식에 따라서 전원노이즈가 증대하고 반도체장치에 오동작이 발생하여 사용불능으로 되는 경우가 있다.
이들을 제8도∼10도에 도시한 종래기술의 예에서 설명한다.
제8도∼10도에 도시한 배선패턴(3)과 배선패턴(6)의 선폭은 0.15mm이고 길이는 쌍방 모두 5mm이었다. 스루홀(2)의 직경은 0.3mm, 길이(깊이)는 0.8mm이었다. 또, 본딩와이어(9)의 직경은 0.04mm, 길이는 2mm이었다.
이 구조에 있어서, BGA기판부의 배선의 인덕턴스 즉 배선패턴(3)과 배선패턴(6)과 스루홀(2)로 이루어지는 배선의 인덕턴스는 5.1nH이고, 본딩와이어부의 인덕턴스는 1.7nH이며 양자의 합계는 6.8nH이었다.
이 종래의 BGA형 반도체장치에는 전원용의 배선이 5개, 접지용의 배선이 5개 각각 있었으므로, 총합의 인덕턴스 Lo는 Lo=(6.8nH/5)+(6.8nH/5)=2.72nH이었다. 이와 같이, 종래의 BGA형 반도체장치내의 전원계통의 배선의 인덕턴스Lo는 2.72nH이었다.
상기한 종래의 BGA형 반도체장치는 동작주파수110MHz, 소비전류변동 △0.5A에서는 정상으로 동작하였다. 이 경우에는 BGA형 반도체 장치의 전원노이즈 △V는 △V=2π110MHz×2. 72nH×0.5A=0.94V이고, 허용전원노이즈의 1V이하이었기 때문이다.
따라서, 상기한 종래의 BGA형 반도체장치에서는 상기의 조건 즉 동작주파수110MHz, 소비전류변동 △0.5A가 한계이었다.
따라서, 제8도∼10도에 도시한 종래의 BGA형 반도체장치에서는 동작주파수가 더욱 상승하거나 또는 소비전류변동이 더욱 증대하면, 전원노이즈는 허용값을 초과해서 오동작이 발생하여 사용불능으로 된다.
이와 같이, 반도체장치의 동작속도가 더욱 향상하거나 또는 집적도가 더욱 증대하면, 종래의 BGA형 반도체장치에서는 대응불능으로 되는 경우가 있다.
따라서, 본 발명의 목적은 상술한 종래 기술이 갖는 문제점을 해소하는 것으로, 보다 한층의 고속동작 또는 보다 한층의 고집적도를 달성할수 있는 BGA형 반도체장치 및 전자장치를 실현하는 것이다.
제1도는 본 발명의 실시예에 관한 BGA반도체장치용의 BGA기판의 상면도.
제2도는 본 발명의 실시예에 관한 BGA반도체장치용의 BGA기판의 이면도.
제3도는 본 발명의 실시예에 관한 반도체소자를 탑재한 상태에서의 BGA기판의 주요부 단면도.
제4도는 본 발명의 다른 실시예의 관한 BGA반도체장치용의 BGA기판의 상면도.
제5도는 본 발명의 다른 실시예에 관한 BGA반도체장치용의 BGA기판의 이면도.
제6도는 본 발명의 다른 실시예에 관한 반도체소자를 탑재한 상태에서의 BGA기판의 주요부 단면도.
제7도는 본 발명에 의한 BGA반도체장치를 탑재한 전자장치의 설명도.
제8도는 종래기술에 관한 BGA반도체장치용의 BGA기판의 상면도.
제9도는 종래기술에 관한 BGA반도체장치용의 BGA기판의 이면도.
제10도는 종래기술에 관한 반도체소자를 탑재한 상태에서의 BGA기판의 주요부 단면도.
제11도는 본 발명의 BGA반도체장치를 탑재한 전자장치의 설명도.
본 발명에 의한 BGA형 반도체장치는 상기한 과제를 해결하고 상기한 목적을 달성하기 위해, 반도체장치내의 전원계통의 배선의 배치를 다른 배선, 구체적으로는 신호배선과는 별개로 마련하고 전원계통의 배선의 길이를 짧게 하는 것에 의해 또는 전원계통의 배선의 갯수를 증가시키는 것에 의해, 전원계통의 인덕턴스를 저감하고 반도체장치의 한층의 동작속도의 향상 또는 한층의 집적도의 증대에 대응할 수 있도록 하는 것이다.
즉, 본 발명에 의한 반도체장치는 기판, 이 기판 상면에 마련된 반도체칩 및 이 기판 하면에 마련된 여러개의 납땜패드를 구비한 반도체장치로서, 이 기판이 이 기판의 외주부분에 마련된 이 반도체칩의 신호용 배선과 접속하는 제1 스루홀군과 이 기판의 이 반도체칩 탑재위치 주변에 마련된 이 반도체칩의 전원 또는 접지용 배선과 접속하는 제2 스루홀군을 구비한 것이다.
이것에 의해, 전원계통의 배선의 길이를 신호용의 배선보다 짧게 하거나 또는 전원계통의 갯수를 증가시키고, 그 작용으로서 인덕턴스를 저감시키고 있다.
이 경우, 상기 기판 상면에는 상기 반도체칩의 신호용 단자와 상기 신호용 배선을 와이어본딩에 의해 접속하기 위한 제1 본딩패드와 상기 반도체칩의 전원 또는 접지용 단자와 상기 전원 또는 접지용 배선을 와이어본딩에 의해 접속하기 위한 제2 본딩패드를 배치하고, 상기 제2 본딩패드는 상기 제1 본딩패드와 상기 반도체칩 사이에 배치되는 것이 바람직하다. 이와 같은 본딩패드의 배치로 하면 배선패턴에 영향을 주는 일 없이 전원 또는 접지용의 제2 스루홀을 형성할 수 있고 고밀도로 실장할 수 있다.
여기에서, 기판의 외주부분이라는 것은 제1도에 도시한 (100)이고, 반도체칩 탑재위치 주변이라는 것은 제1도에 도시한 (200)이다. 제1도에 대해서는 후에 상세하게 기술한다.
또, 상기 기판의 한변의 칫수를 a, 상기 반도체칩의 한변의 칫수를 b로 한 경우, 상기 기판의 외주부분은 상기 기판의 외주에서 (a-b)/8의 범위이고, 상기 반도체칩 탑재위치 주변은 상기 반도체칩 탑재위치의 외주에서 (a-b)/8의 범위인 것이 바람직하다. 이 범위에 각각의 스루홀을 형성하면 전원계통의 배선의 길이를 신호용의 배선에 비해서 1/4 이하로 할 수 있고 인덕턴스를 저감할 수 있다.
즉, 본 발명의 반도체장치는 전원계통의 배선의 배치를 BGA기판의 중앙부에 배치하는 것에 의해, 전원계통의 배선의 길이를 신호용의 배선보다 짧게 하거나 또는 전원계통의 갯수를 증가시키고 그 작용으로서 인덕턴스를 저감하는 것을 얻는 것이다.
또, 본 발명에 의한 BGA형 반도체장치를 전자장치에 적용하면 전자장치 자체를 고속화시킬 수 있다.
이하, 도면을 사용해서 본 발명을 설명한다.
제1도∼3도는 본 발명의 제1 실시예에 관한 BGA반도체장치를 설명하기 위한 도면으로서, 1도는 BGA기판의 상면도, 2도는 BGA기판의 이면도, 3도는 BGA기판상에 반도체소자를 탑재한 상태에서의 BGA기판의 주요부 단면도이다.
제1도∼3도에 있어서, (1)은 BGA기판, (2)는 스루홀, (3)은 배선패턴, (4)는 본딩패드, (5)는 BGA기판(1)의 중앙부의 반도체소자 탑재위치, (6)은 배선패턴, (7)은 납땜패드, (8)은 반도체소자, (10)은 땜납볼이고, 또 (11)은 전원패드, (12)는 스루홀, (13)은 납땜패드, (14)는 배선패턴, (15),(16)은 본딩와이어이다.
제1도에 도시한 바와 같이, BGA기판(1)의 상면에는 본딩패드(4)와 0.15mm선폭의 배선패턴(3)이 마련되어 있고, 배선패턴(3)의 끝부는 스루홀(2)에 접속되어 있다. 이들은 신호의 배선의 접속에 사용된다(본 발명에서 말하는 신호라고 하는 것은 전원, 접지 이외의 모든 신호를 의미하며 예를 들면 테스트용 신호등도 포함된다). 또, 반도체소자 탑재위치(5)의 근방에는 전원패드(11)이 마련되어 있고, 이들은 전원 또는 접지의 배선의 접속에 사용된다. 전원패드(11)은 스루홀(12)에 접속되어 있다.
제2도에 도시한 바와 같이, BGA기판(1)의 이면에 있어서는 스루홀(2)에 접속된 배선패턴(6)과 배선패턴(6)에 접속된 납땜패드(7)이 배치되고, 이들은 신호의 배선의 접속에 사용된다. 또, BGA기판(1)의 이면의 중앙부에는 상기의 스루홀(12)에 접속된 0.3mm선폭의 배선패턴(14)와 배선패턴(14)에 접속된 납땜패드(13)이 배치되고, 이들은 전원 또는 접지의 배선의 접속에 사용된다. 전원계통의 배선의 배선패턴(14)는 인덕턴스저감을 위해 선폭을 넓게 하고, 또 스루홀(12)와 납땜패드(13)은 일대일로 연결하는 것은 아니고 장소에 따라서는 여러개의 배선으로 연결되어 있다.
제3도에 도시한 바와 같이, BGA기판(1)에 탑재된 반도체소자(8)의 전극(신호전극)은 본딩와이어(15)에 의해 배선패턴(3)과 접속되고, 배선패턴(3)→스루홀(2)→배선패턴(6)을 거쳐서 납땜패드(7)에 접속된다. 이 납땜패드(7)에는 땜납볼(10) 등이 접속된다. 이들은 신호의 배선의 접속에 사용된다. 또, BGA기판(1)의 중앙부에서는 반도체소자(8)의 전극(전원전극 및 접지전극)과 전원패드(11)이 본딩와이어(16)에 의해 접속되고, 전원패드(11)→스루홀(12)→배선패턴(14)를 거쳐서 납땜패드(13)에 접속된다. 이 납땜패드(13)에는 땜납볼(10)등이 접속된다.
이들은 전원 또는 접지의 배선의 접속에 사용된다.
본 제1 실시예의 구조에 있어서는 전원 또는 접지의 배선은 각각 8조분 있지만, 이들은 방사형상으로 배치되어 있는 신호용의 배선보다 내측에 배치되어 있으므로, 신호배선의 갯수를 감소시키지 않고 오히려 방사형상의 배선을 전원 또는 접지에 사용하지 않아도 좋으므로, 신호용의 배선의 갯수를 증가시키는 결과로 되어 실현되고 있다.
본 제1 실시예에 있어서, 전원 및 접지의 배선은 반도체소자(8)에서 본딩와이어(16)에 의해 이 반도체소자(8)의 극히 근방에 배치된 전원패드(11)에 접속되고, 전원패드(11)에서 스루홀(12)와 선폭 0.3mm이고 길이 약 2mm의 배선패턴(14)를 경유해서 전원 및 접지용의 납땜패드(13)에 접속되어 있다. 이 배선경로는 짧으므로, 인덕턴스는 작고 본 제1 실시예에서는 1.5nH이었다. 또, 본딩와이어(16)은 직경 0.04mm, 길이 1.7mm이고 인덕턴스는 1.4nH이었다. 따라서, 반도체소자(8)상에서 납땜패드(13)에 이르는 배선 1개분의 인덕턴스는 합계 2.9nH로 된다. 전원배선의 본딩와이어, 스루홀 및 배선은 8조 있고 접지의 본딩와이어, 스루홀 및 배선도 8조 있으므로, 원리적으로는 총합의 인덕턴스Lo은 Lo=(2.9nH/8)+(2.9nH/8) =0.73nH이지만, 배선을 여러개 사용하고 있는 효과도 있어 실제로는 0.60nH로 되었다.
이러한 구성의 본 제1 실시예에서는 동작주파수500MHz, 소비전류변동 △0.5A에서의 동작이 가능하게 되었다. 즉, 전원노이즈 △V는 △V=2π500MHz×0.60nH×0.5A=0.94V로 허용전원노이즈의 1V이하로 되었다.
또, 본 제1 실시예에서는 동작주파수110MHz, 소비전류변동 △2.3A에서의 동작이 가능하게 되었다. 즉, 전원노이즈 △V는 △V=2π110MHz×0.60nH×2.3A=0.95V로 허용전원노이즈의 1V이하로 되었다.
또한, 본 실시예에서는 허용전원노이즈를 1V이하, 동작주파수를 110MHz, 500MHz, 소비전류변동을 0.5A, 2.3A로 설정했지만, 이것에 한정되는 것은 아니다.
즉, 종래의 BGA형 반도체장치에 비해서 인덕턴스를 저감할 수 있으므로, 여러가지 설정값에 있어서 보다 고속으로 동작시켜도 정상인 동작을 확보할 수 있다.
바꿔말하면, 고속으로 동작시키는 경우의 각 조건에 대한 허용범위를 완화하고 BGA형 반도체장치를 포함한 설계를 용이하게 할 수 있다.
또한, 허용전원노이즈로서는 전원값의 20∼30%의 값이 설정되는 것이 통상이고, 소비전류변동(일반적으로 LSI의 소비전류값과 등가로 간주할 수 있다)으로서는 1A 이하의 값이 많지만 이 경우에서도 종래에 비해 고속인 정상동작을 가능하게 한다.
이것에 대해서는 이하의 실시예에서도 마찬가지이다.
제4도∼6도는 본 발명의 제2 실시예에 관한 BGA형 반도체장치를 설명하기 위한 도면으로서, 4도는 BGA기판의 상면도, 5도는 BGA기판의 이면도, 6도는 BGA기판상에 반도체소자를 탑재한 상태에서의 BGA기판의 주요부 단면도이다. 또한, 제4도∼6도에 있어서, 상기 1도∼3도의 제1 실시예와 균등한 구성요소에는 동일부호를 붙이고 그 설명은 중복을 피하기 위해 생략한다.
제4도∼6도에 있어서, (17)은 반도체소자용 전극, (18)은 스루홀, (19)는 납땜패드, (20)은 평면형상패턴, (21)은 내층패턴이다.
제4도에 도시한 바와 같이, BGA기판(1)의 상면에는 본딩패드(4)와 0.15mm선폭의 배선패턴(3)이 마련되어 있고 배선패턴(3)은 스루홀(2)에 접속되어 있다. 이들은 신호의 배선의 접속에 사용된다.
반도체소자(8)은 BGA기판(1)의 중앙부에 마련한 반도체소자용 전극(17)상에 탑재되고, 이 반도체소자용 전극(17)에는 반도체소자(8)의 이면에 형성된 접지전극이 접속되어 있다. 또, 반도체소자용 전극(17)은 스루홀(18)과 접속되어 있다. 이들은 접지배선의 접속에 사용된다.
또, 반도체소자용 전극(17)의 근방에는 전원패드(11)이 마련되어 있고 전원패드(11)은 스루홀(12)에 접속되어 있다. 이들은 전원의 배선의 접속에 사용된다.
제5도에 도시한 바와 같이, BGA기판(1)의 이면에 있어서는 스루홀(2)에 접속된 배선패턴(6)과 배선패턴(6)에 접속된 납땜패드(7)이 배치되고, 이들은 신호의 배선의 접속에 사용된다.
BGA기판(1)의 이면의 중앙부에는 상기의 스루홀(18)에 접속된 평면 형상패턴(20)이 있고, 이 평면형상패턴(20)상에는 땜납레지스트/마스크에 의해 납땜패드(19)가 형성되고, 이들은 접지의 배선의 접속에 사용된다.
또, 상기 평면형상패턴(20)의 바로 외주부에서 BGA기판(1)의 중앙 부근의 부위에는 상기 스루홀(12)에 접속된 선폭 0.3mm의 배선패턴(14)와 배선패턴(14)에 접속된 납땜패드(13)이 배치되고, 이들은 전원의 배선의 접속에 사용된다. 전원계통의 배선의 배선패턴(14)는 인덕턴스 저감을 위해 선폭을 넓게 하고, 또 스루홀(12)와 납땜패드(13)을 일대일로 연결하는 것은 아니고 장소에 따라서는 양자를 여러개의 배선으로 연결하고 있다.
제6도에 도시한 바와 같이, BGA기판(1)에 탑재된 반도체소자(8)의 전극(신호전극)은 본딩와이어(15)에 의해 배선패턴(3)과 접속되고, 배선패턴(3)→스루홀(2)→배선패턴(6)을 거쳐서 납땜패드(7)에 접속된다. 이 납땜패드(7)에는 땜납볼(10)등이 접속된다. 이들은 신호의 배선의 접속에 사용된다.
또, BGA기판(1)의 중앙부에서는 반도체소자(8)의 이면의 접지전극은 반도체소자용 전극(17)에 접속되고, 반도체소자용 전극(17)→스루홀(18)→평면형상패턴(20)을 거쳐서 납땜패드(19)에 접속된다. 이 납땜패드(19)에는 땜납볼(10)등이 접속된다. 이들은 접지의 배선의 접속에 사용된다.
또, BGA기판(1)의 중앙부근의 부위에서는 반도체소자(8)의 전극(전원전극)과 전원패드(11)이 본딩와이어(16)을 거쳐서 접속되고, 전원패드(11)→스루홀(12)→배선패턴(14)를 거쳐서 납땜패드(13)에 접속된다. 이 납땜패드(13)에는 땜납볼(10)등이 접속된다. 이들은 전원배선의 접속에 사용된다.
또한, 본 제2 실시예에 있어서는 신호배선의 특성 임피던스제어용과 크로스토크저감을 위해 BGA기판(1)내에 내층패턴(21)이 마련되어 있다. 이 내층패턴(21)은 본 예에서는 접지계의 스루홀(18)과 접속되어 있고 다른 스루홀(2),(12)와는 절연되어 있다.
본 제2 실시예의 구조에 있어서는 반도체소자(8)의 접지의 접속은 선형상의 배선없이 16개의 스루홀(18)을 거쳐서 납땜패드(19)에 접속되어 있다.
또, 전원의 배선은 본딩와이어, 스루홀, 배선이 16조 있지만, 이것은 방사형상으로 배치되어 있는 신호용의 배선보다 내측에 배치되어 있으므로, 신호배선의 갯수를 감소시키지 않고 오히려 방사형상의 배선을 전원 또는 접지에 사용하지 않아도 좋으므로, 신호용의 배선의 갯수를 증가시키는 결과로 되어 실현되고 있다.
본 제2 실시예에 있어서, 접지의 배선의 인덕턴스에 기여하는 것은 스루홀(18)만이 주원인이므로 인덕턴스는 작고 스루홀(18)은 직경 0.3mm, 길이(깊이) 0.8mm이고 1개당의 인덕턴스는 0.25nH이다.
또, 전원의 배선은 반도체소자(8)에서 본딩와이어(16)에 의해 이 반도체소자(8)의 극히 근방에 배치된 전원패드(11)에 접속되고, 전원패드(11)에서 스루홀(12)와 선폭 0.3mm이고 길이 약 2mm의 배선패턴(14)를 경유해서 납땜패드(13)에 접속되어 있다. 이 배선경로는 짧으므로 인덕턴스는 작고 본 제2 실시예에서는 1.5nH이었다. 또, 본딩와이어(16)은 직경 0.04mm, 길이 1.7mm이고 인덕턴스는 1.4nH이었다. 따라서, 반도체소자(8)상에서 납땜패드(13)에 이르는 배선 1개분의 인덕턴스는 합계 2.9nH로 된다.
전원의 배선은 16조, 접지의 배선도 16조 있으므로, 총합의 인덕턴스Lo는 원리적으로는 Lo=(2.9nH/16)+(0.25nH/16)=0.20nH이지만, 전원의 배선으로 배선을 여러개 사용하고 있는 효과도 있어 실제로는 0.19nH로 되었다.
이러한 구성의 본 제2 실시예에서는 동작주파수1600MHz, 소비전류변동 △0.5A에서의 동작이 가능하게 되었다. 즉, 전원노이즈 △V는 △V=2π1600MHz×0.19nH×0.5A=0.96V로 허용전원노이즈의 1V이하로 되었다.
또, 본 제2 실시예에서는 동작주파수110MHz, 소비전류변동 △7.3A에서의 동작이 가능하게 되었다. 즉, 전원노이즈 △V는 △V=2π110MHz×0.19nH×7.3A=0.96V로 허용전원노이즈의 1V이하로 되었다.
제1도, 2도 및 4도, 5도는 BGA기판(1)로서, 이것이 본 발명의 제3실시예이다. BGA기판(1)은 그 단일체로 상품화되는 경우가 있다.
이들의 BGA기판(1)은 이미 설명한 바와 같이, 전원 또는 접지의 납땜패드를 BGA기판의 중앙부에 배치하고 있고, 그 배선인덕턴스는 제1도, 2도의 구조에서는 약 0.60nH, 4도, 5도의 구조에서는 약 0.19nH이다.
본 제3 실시예에 있어서, 1도, 2도 구조에서는 동작주파수 500MHz, 소비전류변동 △0.5A에서의 동작 또는 동작주파수110MHz, 소비전류변동 △2.3A에서의 동작이 가능하고, 또 제4도, 5도의 구조에서는 동작주파수1600MHz, 소비전류변동 △0.5A에서의 동작 또는 동작주파수110MHz, 소비전류변동 △7.3A에서의 동작이 가능하다.
제7도는 본 발명의 제4 실시예로서 전자장치이다.
제7도에 있어서, 프린트기판(52)상에 제1실시예의 BGA형 반도체장치(51) 또는 제2 실시예의 BGA형 반도체장치(51)이 탑재되어 있고, 프린트기판(52)는 커넥터(53),(54)를 거쳐서 백보드(55)에 접속되고, 백보드(55)에는 전원장치(57)에서 전원배선(56)을 통해 전원이 공급되고 있다.
이 도면에서는 케이스, 스위치류, 장치의 다른 부분에 이르는 배선등은 생략되어 있다.
본 제4 실시예에 있어서는 반도체장치에 본 발명에 의한 BGA형 반도체장치가 탑재되었으므로, 반도체장치의 고속동작 또는 고집적화가 가능하게 된다.
제11도는 본 발명의 제5 실시예로서 전자장치, 구체적으로는 전자계산기를 도시하고 있다.
제11도에 있어서, (60)은 계산기본체, (68)은 디스플레이, (69)는 키보드이다. 계산기본체(60)내에는 하드디스크장치(62), 플로피디스크장치(63), 전원장치(64) 및 프린트기판(61)이 있다.
프린트기판(61) 상에는 중앙처리장치(65)로서 BGA형 반도체장치가 있고, 다른 반도체장치(66)이 있고 기억장치(67)이 있다.
제11도의 실시예에 있어서, 중앙처리장치(65)는 BGA형 반도체장치이므로, 속도500MHz에서의 동작이 가능하게 되어 계산기 전체로서 고속인 처리가 가능하게 된다.
마찬가지의 구성으로 중앙처리장치(65)에 집적도가 높은 반도체장치를 사용하여 BGA형 반도체장치를 채용해서 동작가능으로 하고 계산기의 처리능력을 향상시킬 수 있는 것은 물론이다.
이들 제4, 제5 실시예는 BGA형 반도체장치를 사용하는 것에 의해 전자장치의 고속화, 고기능화를 실현하여 전자산업계의 진보와 발전에 공헌하는 것이다.
또한, 실시예에서는 전원배선 또는 접지배선의 전체를 BGA기판의 중앙부근에 모아서 배치하였지만, 설계상의 사유로 일부를 이와 같이 해도 본 발명의 효과는 손상되지 않는다.
또, 제1 실시예의 구성과 제2 실시예의 구성을 혼용하는 것도 가능하다.
또, 제2 실시예에서는 접지전극이 반도체소자의 이면으로 나와 있지만, 이것은 설계상의 사유로 전원의 전극이 반도체소자의 이면에 나와 있어도 본 발명의 효과는 동일하다.
또, 제2 실시예에서는 BGA기판내에 접지의 내층을 마련했지만, 이것은 전원의 내층이어도 다층의 내층이어도 신호배선을 포함하고 있어도 좋고, 이들에 의해서 본 발명의 효과가 손상되는 일은 없다.
또, 실시예에서는 반도체소자와 BGA기판의 접속을 본딩와이어로 실행하고 있지만, 이것이 다른 방법 예를 들면 TAB(Tape Automated Bonding)나 땜납볼로 실행하고 있어도 본 발명의 효과가 손상되는 일은 없다.
또, 실시예에서는 반도체소자와 납땜패드가 BGA기판상의 다른 면에 배치되어 있었지만, 이것이 동일면에 배치되어도 본 발명의 효과가 손상되는 일은 없다. 이 경우, 실시예중에서는 사용한 스루홀을 사용하지 않는 경우도 있을 수 있다.
그 밖에, 납땜패드, 본딩패드의 배치의 변경이 본 발명의 기술이외의 사유로 실행되어도 본 발명은 유효하다.
또, 본 발명은 BGA형 반도체장치에 한정되지 않고 PGA형 반도체장치에도 적용할 수 있는 것은 물론이다.
이상과 같이 본 발명에 의한 BGA형 반도체장치에 의하면, BGA형 반도체장치의 한층의 고속화나 집적도의 한층의 향상이 가능하게 된다.
예를 들면, 동작주파수는 500MHz∼1600MHz로 향상시키는 것이 가능하고, 이것은 종래 기술의 동작주파수의 110MHz의 4.5배∼14.5배이다. 또, 소비전류변동은 2.3A∼7.3A로 증대시키는 것이 가능하고, 이것은 종래기술의 소비전류변동의 0.5A의 4.6배∼14.6배로서 소비전류에 직접관여하는 집적도 즉 반도체장치내의 회로수를 4.6배∼14.6배로 높이는 것이 가능하게 된다. 이것에 의해, 전자회로나 전자장치의 고속화, 기능의 복잡화가 가능하게 되어 전자산업계의 진보와 발전에 공헌할 수 있게 된다.
이상의 효과는 전원 또는 접지배선을 짧게 해서 인덕턴스를 저감한 것에 의한 효과이다. 종래의 실시예에서는 BGA기판상의 전원배선의 길이는 합계 10mm이고, 이것은 가장 짧은 신호배선의 길이와 동일했지만, 본 발명으로 되는 제2, 제3 실시예에서는 각각 2mm, 1. 7mm로 되어 종래의 1/5 이하를 실현하는 것이 가능하게 된다. 그 결과, 인덕턴스는 6.8 nH에서 060nH 또는 0.19nH로 되어 종래의 1/10 이하를 실현하는 것이 기능하게 되었다.
이와 같이 본 발명은 전원 또는 접지배선을 중앙부분에 모으는 것에 의해, 배선길이의 단축을 가능하게 하고 BGA형 반도체장치의 정상인 고속동작을 실현하는 것이다.

Claims (12)

  1. 기판, 상기 기판 상면에 마련된 반도체칩 및 상기 기판 하면에 마련된 여러개의 납땜패드를 구비한 반도체장치로서, 상기 기판이 상기 기판의 외주부분에 마련된 상기 반도체칩의 신호용 배선과 접속하는 제1 스루홀군 및 상기 기판의 상기 반도체칩 탑재위치 주변에 마련된 상기 반도체칩의 전원 또는 접지용 배선과 접속하는 제2 스루홀군을 구비한 것을 특징으로 하는 반도체장치.
  2. 제1항에 있어서, 상기 기판 상면에는 상기 반도체칩의 신호용 단자와 상기 신호용 배선을 와이어본딩에 의해 접속하기 위한 제1 본딩패드 및 상기 반도체칩의 전원 또는 접지용 단자와 상기 전원 또는 접지용 배선을 와이어본딩에 의해 접속하기 위한 제2 본딩패드가 배치되는 것을 특징으로 하는 반도체장치.
  3. 제2항에 있어서, 상기 제2 본딩패드는 상기 제1 본딩패드와 상기 반도체칩 사이에 배치되는 것을 특징으로 하는 반도체장치.
  4. 제3항에 있어서, 상기 여러개의 납땜패드는 상기 제1 스루홀군과 상기 제2 스루홀군으로 형성되는 영역 및 상기 제2스루홀군으로 형성되는 영역에 배치되는 것을 특징으로 하는 반도체장치.
  5. 제1항에 있어서, 상기 여러개의 납땜패드의 적어도 일부는 상기 제1 스루홀군과 상기 제2 스루홀군으로 형성되는 영역에 배치되는 것을 특징으로 하는 반도체장치.
  6. 제1항에 있어서, 상기 기판의 한변의 칫수를 a, 상기 반도체칩의 한변의 칫수를 b로 한 경우, 상기 기판의 외주부분은 상기 기판의 외주에서 (a-b)/8의 범위이고, 상기 반도체칩 탑재위치 주변은 상기 반도체칩 탑재위치의 외주에서 (a-b)/8의 범위인 것을 특징으로 하는 반도체장치.
  7. 기판, 상기 기판 상면에 마련된 반도체칩 및 상기 기판 하면에 마련된 여러개의 납땜패드를 구비한 반도체장치로서, 상기 반도체칩의 전원 또는 접지용 납땜패드의 적어도 몇개인가를 상기 기판의 중앙부분에 배치한 것을 특징으로 하는 반도체장치.
  8. 제7항에 있어서, 상기 기판은 상기 기판의 상기 반도체칩 탑재위치 주변에 마련된 상기 반도체칩의 전원 또는 접지용 배선과 접속하는 스루홀군을 구비하고, 상기 전원 또는 접지용 납땜패드는 상기 반도체칩의 전원 또는 접지용 배선과 접속하는 스루홀군과 전기적으로 접속하는 것을 특징으로 하는 반도체장치.
  9. 기판, 상기 기판 상면에 마련된 반도체칩 및 상기 기판 하면에 마련된 여러개의 납땜패드를 구비한 반도체장치로서, 상기 기판이 상기 기판의 외주부분에 마련된 상기 반도체칩의 신호용 배선과 접속하는 제1 스루홀군 및 상기 기판의 상기 반도체칩 탑재위치 주변에 마련된 상기 반도체칩의 전원 또는 접지용 배선과 접속하는 제2 스루홀군을 구비하고, 상기 여러개의 납땜패드가 상기 제1 스루홀군과 상기 제2 스루홀군으로 형성되는 영역 및 상기 제2 스루홀군으로 형성되는 영역에 배치되고, 상기 반도체칩의 전원전극 또는 접지전극부터 상기 전원 또는 접지용 납땜패드까지의 배선거리가 상기 반도체칩의 신호전극부터 상기 신호용 납땜패드까지의 배선거리보다 짧은 것을 특징으로 하는 반도체장치.
  10. 제9항에 있어서, 상기 기판 상면에는 상기 반도체칩의 신호용 단자와 상기 신호용 배선을 와이어본딩에 의해 접속하기 위한 제1 본딩패드 및 상기 반도체칩의 전원 또는 접지용 단자와 상기 전원 또는 접지용 배선을 와이어본딩에 의해 접속하기 위한 제2 본딩패드가 배치되는 것을 특징으로 하는 반도체장치.
  11. 제10항에 있어서, 상기 제2 본딩패드는 상기 제1 본딩패드와 상기 반도체칩 사이에 배치되는 것을 특징으로 하는 반도체장치.
  12. 기판, 상기 기판 상면에 마련된 반도체칩 및 상기 기판 하면에 마련된 여러개의 납땜패드, 상기 기판이 상기 기판의 외주부분에 마련된 상기 반도체칩의 신호용 배선과 접속하는 제1 스루홀군 및 상기 기판의 상기 반도체칩 탑재위치 주변에 마련된 상기 반도체칩의 전원 또는 접지용 배선과 접속하는 제2 스루홀군을 구비한 반도체장치를 사용한 것을 특징으로 하는 전자장치.
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