JPH0555305A - 半導体集積回路実装パツケージ - Google Patents
半導体集積回路実装パツケージInfo
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- JPH0555305A JPH0555305A JP21728891A JP21728891A JPH0555305A JP H0555305 A JPH0555305 A JP H0555305A JP 21728891 A JP21728891 A JP 21728891A JP 21728891 A JP21728891 A JP 21728891A JP H0555305 A JPH0555305 A JP H0555305A
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Abstract
(57)【要約】
【目的】 リードフレームの微細パターン化および多ピ
ン化を実現し、なおかつ電源ノイズの問題を構造が煩雑
になることなく解消して、信頼性が高く製造コストも低
廉な半導体集積回路実装パッケージを提供する。 【構成】 ＬＳＩチップの四周およびその四周に沿って
列設されたインナーリード５の先端部の配列方向がその
アウターリード６の配列方向に対して30度から45度の角
度をなすように配設されていることで、そのＬＳＩチッ
プの四隅に最も近い接続端子を電源系回路の接続端子と
しこれに接続する導体リード１３の長さがその実装パッ
ケージの複数の導体リードのうち最短となるようにして
いる。これにより、電源系回路の自己インダクタンスを
減少させ、そのスイッチング時の電源電位の変動に起因
するノイズの発生を抑制している。
ン化を実現し、なおかつ電源ノイズの問題を構造が煩雑
になることなく解消して、信頼性が高く製造コストも低
廉な半導体集積回路実装パッケージを提供する。 【構成】 ＬＳＩチップの四周およびその四周に沿って
列設されたインナーリード５の先端部の配列方向がその
アウターリード６の配列方向に対して30度から45度の角
度をなすように配設されていることで、そのＬＳＩチッ
プの四隅に最も近い接続端子を電源系回路の接続端子と
しこれに接続する導体リード１３の長さがその実装パッ
ケージの複数の導体リードのうち最短となるようにして
いる。これにより、電源系回路の自己インダクタンスを
減少させ、そのスイッチング時の電源電位の変動に起因
するノイズの発生を抑制している。
Description
【０００１】
【産業上の利用分野】本発明は、特に多ピンで微細パタ
ーンのリードフレームのような接続部品を有する半導体
集積回路実装パッケージに関する。
ーンのリードフレームのような接続部品を有する半導体
集積回路実装パッケージに関する。
【０００２】
【従来の技術】近年、半導体集積回路のなかでも特にゲ
ートアレイや液晶駆動ＬＳＩなどのロジックＬＳＩは、
集積度の増加および信号処理速度の向上に伴なってその
実装パッケージにおいて外部接続端子の超多ピン化およ
び端子間ピッチの狭小化やインナーリード部先端の狭幅
化などが進み、これに伴なってリードフレームの微細パ
ターン化が急速に進められている一方、実装パッケージ
におけるリードフレームなど接続部品の高速信号への対
応の要求も厳しいものになってきている。
ートアレイや液晶駆動ＬＳＩなどのロジックＬＳＩは、
集積度の増加および信号処理速度の向上に伴なってその
実装パッケージにおいて外部接続端子の超多ピン化およ
び端子間ピッチの狭小化やインナーリード部先端の狭幅
化などが進み、これに伴なってリードフレームの微細パ
ターン化が急速に進められている一方、実装パッケージ
におけるリードフレームなど接続部品の高速信号への対
応の要求も厳しいものになってきている。
【０００３】リードフレームなどの接続部品の微細パタ
ーン化に対しては、薄板化されたリードフレーム材料を
用いたＱＦＰ（クワッドフラットパッケージ）や、ＴＡ
Ｂ（テープオートメーテッドボンディング）方式を用い
たパッケージが採用されている。
ーン化に対しては、薄板化されたリードフレーム材料を
用いたＱＦＰ（クワッドフラットパッケージ）や、ＴＡ
Ｂ（テープオートメーテッドボンディング）方式を用い
たパッケージが採用されている。
【０００４】しかしながら、前述の外部接続端子の超多
ピン化および端子間ピッチの狭小化やインナーリード部
先端の狭幅化、およびこれらの微細パターン実現の必要
上用いられるリードフレーム材料の薄板化などにより、
リードフレームのインダクタンスが増加する傾向にあ
る。このようなリードフレームのインダクタンスによっ
て、特にＬＳＩの電源系回路においてはそのスイッチン
グ速度の向上に伴なってスイッチング時に流れる電流が
比較的大きくなり電源系回路にノイズが発生するという
問題があった。
ピン化および端子間ピッチの狭小化やインナーリード部
先端の狭幅化、およびこれらの微細パターン実現の必要
上用いられるリードフレーム材料の薄板化などにより、
リードフレームのインダクタンスが増加する傾向にあ
る。このようなリードフレームのインダクタンスによっ
て、特にＬＳＩの電源系回路においてはそのスイッチン
グ速度の向上に伴なってスイッチング時に流れる電流が
比較的大きくなり電源系回路にノイズが発生するという
問題があった。
【０００５】そしてますます進むリードフレームの微細
パターン化とＬＳＩの電源系回路のスイッチング速度の
向上とが相まって、この電源ノイズはより深刻な問題と
なっている。
パターン化とＬＳＩの電源系回路のスイッチング速度の
向上とが相まって、この電源ノイズはより深刻な問題と
なっている。
【０００６】このようなＬＳＩの電源ノイズへの対策と
しては、電源系回路に接続されるリードフレームのパタ
ーン幅を大きくとる、あるいはリードフレームを 2層構
造とし電源専用の導体層を設けるといった対策が知られ
ているが、電源系回路に接続されるリードフレームのパ
ターン幅を大きくとることはリードフレームの微細パタ
ーン化やリードフレームの多ピン化に逆行することにな
り、それらの実現を困難なものにするという問題があっ
た。またリードフレームを2層構造にすると、リードフ
レームおよび実装パッケージの構造が煩雑となりその製
造コストも高価になるという問題があった。
しては、電源系回路に接続されるリードフレームのパタ
ーン幅を大きくとる、あるいはリードフレームを 2層構
造とし電源専用の導体層を設けるといった対策が知られ
ているが、電源系回路に接続されるリードフレームのパ
ターン幅を大きくとることはリードフレームの微細パタ
ーン化やリードフレームの多ピン化に逆行することにな
り、それらの実現を困難なものにするという問題があっ
た。またリードフレームを2層構造にすると、リードフ
レームおよび実装パッケージの構造が煩雑となりその製
造コストも高価になるという問題があった。
【０００７】
【発明が解決しようとする課題】本発明の半導体集積回
路実装パッケージはこのような問題に鑑みてなされたも
ので、その目的とするところは、リードフレームの微細
パターン化および多ピン化を実現し、なおかつ電源ノイ
ズの問題を構造が煩雑になることなく解消して、信頼性
が高く製造コストも低廉な半導体集積回路実装パッケー
ジを提供することにある。
路実装パッケージはこのような問題に鑑みてなされたも
ので、その目的とするところは、リードフレームの微細
パターン化および多ピン化を実現し、なおかつ電源ノイ
ズの問題を構造が煩雑になることなく解消して、信頼性
が高く製造コストも低廉な半導体集積回路実装パッケー
ジを提供することにある。
【０００８】
【課題を解決するための手段】前述した目的を達成する
ために、本発明の半導体集積回路実装パッケージは、半
導体集積回路チップと、前記半導体集積回路チップの四
周に沿うように列設され該半導体集積回路チップの接続
端子に電気的に接続される先端部が配設されたインナー
リードと、該インナーリードに連なり、外部回路に接続
されるアウターリードとを有し、外形が正方形ないしは
長方形で前記アウターリードが四周に列設されてなる半
導体集積回路実装パッケージにおいて、前記インナーリ
ードの先端部の配列方向が前記アウターリードの配列方
向に対して30度から45度の角度をなすように配設されて
なることを特徴としている。
ために、本発明の半導体集積回路実装パッケージは、半
導体集積回路チップと、前記半導体集積回路チップの四
周に沿うように列設され該半導体集積回路チップの接続
端子に電気的に接続される先端部が配設されたインナー
リードと、該インナーリードに連なり、外部回路に接続
されるアウターリードとを有し、外形が正方形ないしは
長方形で前記アウターリードが四周に列設されてなる半
導体集積回路実装パッケージにおいて、前記インナーリ
ードの先端部の配列方向が前記アウターリードの配列方
向に対して30度から45度の角度をなすように配設されて
なることを特徴としている。
【０００９】なお、本発明の半導体集積回路実装パッケ
ージにおいて、前述の最短の長さの導体リードは、必ず
しも上述のような電源系回路の接続用としては限定しな
い。例えば、今後もますます高速化の進む信号系回路の
高速パルスを導通させる導体リードとして用いてもよ
い。
ージにおいて、前述の最短の長さの導体リードは、必ず
しも上述のような電源系回路の接続用としては限定しな
い。例えば、今後もますます高速化の進む信号系回路の
高速パルスを導通させる導体リードとして用いてもよ
い。
【００１０】
【作用】ＬＳＩの電源系回路のスイッチング時に流れる
瞬時的な電流によって変動する電源電位の変動の大きさ
ΔＶは、その電源系回路およびリードフレームなど一連
の接続配線のインダクタンスをＬ、電流をｉとすると、 ΔＶ＝Ｌ×（ｄｉ／ｄｔ） で現される。
瞬時的な電流によって変動する電源電位の変動の大きさ
ΔＶは、その電源系回路およびリードフレームなど一連
の接続配線のインダクタンスをＬ、電流をｉとすると、 ΔＶ＝Ｌ×（ｄｉ／ｄｔ） で現される。
【００１１】ここで、ΔＶを小さくするためには、イン
ダクタンスＬを小さくするか、あるいはスイッチング時
の電流ｉの変化率ｄｉ／ｄｔを小さくすることが考えら
れるが、スイッチング時の電流ｉの変化率ｄｉ／ｄｔを
小さくすることはＬＳＩの動作速度を低下させることに
なる。そこで、インダクタンスＬを小さくすることでΔ
Ｖを小さくするようにしなければならない。
ダクタンスＬを小さくするか、あるいはスイッチング時
の電流ｉの変化率ｄｉ／ｄｔを小さくすることが考えら
れるが、スイッチング時の電流ｉの変化率ｄｉ／ｄｔを
小さくすることはＬＳＩの動作速度を低下させることに
なる。そこで、インダクタンスＬを小さくすることでΔ
Ｖを小さくするようにしなければならない。
【００１２】ところで、幅がａ、厚さがｂ、長さがｌの
導体の自己インダクタンスＬs は、以下に示す関係式に
て現されることが知られている。即ち、 Ｌs ［Ｈ］＝（μ0 /2π）×ｌ×［In｛ 2ｌ/ (a＋b)＋ｌ/2}] で現される。
導体の自己インダクタンスＬs は、以下に示す関係式に
て現されることが知られている。即ち、 Ｌs ［Ｈ］＝（μ0 /2π）×ｌ×［In｛ 2ｌ/ (a＋b)＋ｌ/2}] で現される。
【００１３】この式から、導体の自己インダクタンスＬ
s を小さくするには、導体の幅ａおよび厚さｂを増加さ
せる、あるいはその長さｌを減少させることが必要であ
り、導体の幅ａおよび厚さｂを増加させるよりもその長
さｌを減少させる方がより効果的であるということが分
かる。また、前述したように導体の幅ａおよび厚さｂを
増加させることはリードフレームなど接続部品の微細パ
ターン化および多ピン化に反することになり、採用し難
い。
s を小さくするには、導体の幅ａおよび厚さｂを増加さ
せる、あるいはその長さｌを減少させることが必要であ
り、導体の幅ａおよび厚さｂを増加させるよりもその長
さｌを減少させる方がより効果的であるということが分
かる。また、前述したように導体の幅ａおよび厚さｂを
増加させることはリードフレームなど接続部品の微細パ
ターン化および多ピン化に反することになり、採用し難
い。
【００１４】そこで本発明の半導体集積回路実装パッケ
ージでは、そのＬＳＩチップの四周およびその四周に沿
って列設されたインナーリードの先端部の配列方向が、
アウターリードの配列方向に対して30度から45度の角度
をなすように配設されており、前述のインナーリードの
先端を一端としアウターリードを他端とする導体リード
の長さがその実装パッケージに実装されたＬＳＩチップ
の外周の一辺のほぼ中央部近傍に配設された導体リード
において最短となるようにし、そのような導体リードに
より外部回路とＬＳＩチップの電源系回路とを導通させ
ることによって、同実装パッケージの外形寸法やその導
体リードの幅やピッチを変えることなく、前述の導体リ
ードの自己インダクタンスＬs を小さくしＬＳＩの電源
系回路のスイッチング時の電源電位の変動ΔＶを効果的
に小さくして、電源電位の変動に起因するノイズの発生
を抑制する。
ージでは、そのＬＳＩチップの四周およびその四周に沿
って列設されたインナーリードの先端部の配列方向が、
アウターリードの配列方向に対して30度から45度の角度
をなすように配設されており、前述のインナーリードの
先端を一端としアウターリードを他端とする導体リード
の長さがその実装パッケージに実装されたＬＳＩチップ
の外周の一辺のほぼ中央部近傍に配設された導体リード
において最短となるようにし、そのような導体リードに
より外部回路とＬＳＩチップの電源系回路とを導通させ
ることによって、同実装パッケージの外形寸法やその導
体リードの幅やピッチを変えることなく、前述の導体リ
ードの自己インダクタンスＬs を小さくしＬＳＩの電源
系回路のスイッチング時の電源電位の変動ΔＶを効果的
に小さくして、電源電位の変動に起因するノイズの発生
を抑制する。
【００１５】
【実施例】以下、図面に基づいて本発明の実施例を詳細
に説明する。
に説明する。
【００１６】図１は本発明の半導体集積回路実装パッケ
ージの形状を示す平面図、図２はその部分的拡大図であ
る。
ージの形状を示す平面図、図２はその部分的拡大図であ
る。
【００１７】本実施例の半導体集積回路実装パッケージ
は、図１に示すように、ＴＡＢ（テープオートメーテッ
ドボンディング）方式の実装パッケージであって、ベー
スフィルム１と、導体部９と、デバイスホール１０とを
具備している。
は、図１に示すように、ＴＡＢ（テープオートメーテッ
ドボンディング）方式の実装パッケージであって、ベー
スフィルム１と、導体部９と、デバイスホール１０とを
具備している。
【００１８】ベースフィルム１は、一般的なＴＡＢに用
いられる樹脂フィルムで、パンチングにより、その両縁
部に長手方向にスプロケット・ホール２が列設され、そ
の実装パッケージの導体部８の四隅にツーリングホール
３が穿設され、アウターリード６の列の直下にアウター
リードホール４が穿設され、また実装パッケージのほぼ
中央部にはＬＳＩチップ（図示省略）を装着するための
デバイスホール１０が穿設されている。そしてこのベー
スフィルム１上に接着剤を塗布し、その上に銅箔を熱ロ
ーラを用いて貼着し、この銅箔にフォトエッチングを施
して導体部９が形成されている。
いられる樹脂フィルムで、パンチングにより、その両縁
部に長手方向にスプロケット・ホール２が列設され、そ
の実装パッケージの導体部８の四隅にツーリングホール
３が穿設され、アウターリード６の列の直下にアウター
リードホール４が穿設され、また実装パッケージのほぼ
中央部にはＬＳＩチップ（図示省略）を装着するための
デバイスホール１０が穿設されている。そしてこのベー
スフィルム１上に接着剤を塗布し、その上に銅箔を熱ロ
ーラを用いて貼着し、この銅箔にフォトエッチングを施
して導体部９が形成されている。
【００１９】導体部９は、前述のベースフィルム１の上
に形成された導体配線で、インナーリード５とアウター
リード６とを有する導体リード７と、アウターリード６
からその外向側に伸びた接続配線１２の端部に配設され
たテストパッド８とを有している。
に形成された導体配線で、インナーリード５とアウター
リード６とを有する導体リード７と、アウターリード６
からその外向側に伸びた接続配線１２の端部に配設され
たテストパッド８とを有している。
【００２０】インナーリード５はその先端が前述のＬＳ
Ｉチップの四周の各辺に平行な列をなすように列設され
金めっきが施されてＬＳＩチップの接続端子に接続され
る。アウターリード６はこの実装パッケージの外周部四
辺に、ちょうど前述のアウターリードホール４の位置に
並ぶように列設されており、ＬＳＩチップが装着されて
この実装パッケージが外部の配線板などに実装されると
きにその外向端部１１が切断されてＴＡＢフィルム本体
から切り離され個別の実装パッケージとして外部回路
（図示省略）に接続される。
Ｉチップの四周の各辺に平行な列をなすように列設され
金めっきが施されてＬＳＩチップの接続端子に接続され
る。アウターリード６はこの実装パッケージの外周部四
辺に、ちょうど前述のアウターリードホール４の位置に
並ぶように列設されており、ＬＳＩチップが装着されて
この実装パッケージが外部の配線板などに実装されると
きにその外向端部１１が切断されてＴＡＢフィルム本体
から切り離され個別の実装パッケージとして外部回路
（図示省略）に接続される。
【００２１】このようなインナーリード５およびアウタ
ーリード６を有する導体リード７はＬＳＩチップと外部
回路とを電気的に接続する。
ーリード６を有する導体リード７はＬＳＩチップと外部
回路とを電気的に接続する。
【００２２】テストパッド８は、この実装パッケージを
外部の配線板などに実装する前に、装着されたＬＳＩチ
ップの動作を検査するためにＬＳＩチェッカのプローブ
を当てるためのテストパッドで、アウターリード６の外
向端部１１に接続配線１２を介して接続されており、前
述のようにこの実装パッケージが外部の配線板などに実
装されるときに前述の外向端部１１にてアウターリード
６から切断される。
外部の配線板などに実装する前に、装着されたＬＳＩチ
ップの動作を検査するためにＬＳＩチェッカのプローブ
を当てるためのテストパッドで、アウターリード６の外
向端部１１に接続配線１２を介して接続されており、前
述のようにこの実装パッケージが外部の配線板などに実
装されるときに前述の外向端部１１にてアウターリード
６から切断される。
【００２３】デバイスホール１０は、ＬＳＩチップをこ
の実装パッケージに装着するために前述のようにパンチ
ングにより穿設された孔で、その四辺がＬＳＩチップの
四周に平行に沿うような形に穿設されている。また、こ
のデバイスホール１０の内側に向かってインナーリード
５の先端部が突出するように配設され、その突出した先
端部が金バンプを介してＬＳＩチップの各接続端子に接
続される。
の実装パッケージに装着するために前述のようにパンチ
ングにより穿設された孔で、その四辺がＬＳＩチップの
四周に平行に沿うような形に穿設されている。また、こ
のデバイスホール１０の内側に向かってインナーリード
５の先端部が突出するように配設され、その突出した先
端部が金バンプを介してＬＳＩチップの各接続端子に接
続される。
【００２４】ところで、本発明の半導体集積回路実装パ
ッケージのデバイスホール１０およびそこに装着される
ＬＳＩチップの四周の各辺は、そのアウターリード６の
列設された列の方向に対して45度の角度を成すように配
設されている。即ち、インナーリード５の先端部の列の
方向とアウターリード６の列の方向とが45度の角度を成
すように配設されている。そして導体リード７のうち、
ＬＳＩチップの四隅に最も近い位置にあるインナーリー
ドを有する導体リード、即ち導体リード列のほぼ中央に
位置する導体リード１３が最短距離の導体リードであ
り、これをＬＳＩチップの電源系回路の接続用として用
いることで、電源系回路の最短距離の接続を実現してい
る。
ッケージのデバイスホール１０およびそこに装着される
ＬＳＩチップの四周の各辺は、そのアウターリード６の
列設された列の方向に対して45度の角度を成すように配
設されている。即ち、インナーリード５の先端部の列の
方向とアウターリード６の列の方向とが45度の角度を成
すように配設されている。そして導体リード７のうち、
ＬＳＩチップの四隅に最も近い位置にあるインナーリー
ドを有する導体リード、即ち導体リード列のほぼ中央に
位置する導体リード１３が最短距離の導体リードであ
り、これをＬＳＩチップの電源系回路の接続用として用
いることで、電源系回路の最短距離の接続を実現してい
る。
【００２５】ここで、図６に示すような従来技術に係る
実装パッケージのようにインナーリード６０１の先端部
の列の方向とアウターリード６０２の列の方向とが平行
に配設された場合の導体リードの最短距離と、本発明に
係る実装パッケージのそれとを比較してみる。
実装パッケージのようにインナーリード６０１の先端部
の列の方向とアウターリード６０２の列の方向とが平行
に配設された場合の導体リードの最短距離と、本発明に
係る実装パッケージのそれとを比較してみる。
【００２６】従来の実装パッケージの場合、そのような
最短距離となる導体リード６０４はその導体リード列の
中央に位置する導体リードであるが、このような導体リ
ード６０４の長さを 1とし、ＬＳＩチップの一辺の長さ
をＬとすると、本発明に係る実装パッケージの最短距離
の導体リード１３の長さＤは、 Ｄ＝ 1−（Ｌ／ 21/2 −Ｌ／ 2）＝ 1−0.207Ｌ となり、 0.207Ｌだけ短縮されていることが分かる。
最短距離となる導体リード６０４はその導体リード列の
中央に位置する導体リードであるが、このような導体リ
ード６０４の長さを 1とし、ＬＳＩチップの一辺の長さ
をＬとすると、本発明に係る実装パッケージの最短距離
の導体リード１３の長さＤは、 Ｄ＝ 1−（Ｌ／ 21/2 −Ｌ／ 2）＝ 1−0.207Ｌ となり、 0.207Ｌだけ短縮されていることが分かる。
【００２７】即ち、ＬＳＩチップの一辺の長さＬが大き
くなる程、導体リード１３の長さの短縮分が大きくな
り、効果が大きいことが分かる。このことはチップ面積
が近年ますます大きくなりつつあるゲートアレイなどの
ＬＳＩチップに対して本発明が特に有効であることを示
している。
くなる程、導体リード１３の長さの短縮分が大きくな
り、効果が大きいことが分かる。このことはチップ面積
が近年ますます大きくなりつつあるゲートアレイなどの
ＬＳＩチップに対して本発明が特に有効であることを示
している。
【００２８】本実施例でのＤの値を実測したところ、約
5.83ｍｍであり、従来技術による場合のＬの値Ｌ＝7.00
と比べて確かに短縮されている。
5.83ｍｍであり、従来技術による場合のＬの値Ｌ＝7.00
と比べて確かに短縮されている。
【００２９】そして前述したように、幅がａ、厚さが
ｂ、長さがｌの導体の自己インダクタンスＬs は、以下
に示す関係式にて現わされる。即ち、 Ｌs ［Ｈ］＝（μ0 /2π）×ｌ×［In｛ 2ｌ/ (a＋b)＋ 1/2}] ここで本実施例の実装パッケージの導体リード７、１３
の幅ａ＝50μｍ、厚さｂ＝35μｍ、最短距離の導体リー
ド１３の長さＤ＝5.83ｍｍを上式に代入して、この最短
距離の導体リード１３の自己インダクタンスＬs を求め
ると、その導体リード１３の自己インダクタンスはＬs
（Ｄ）＝5.74［ｎＨ］であり、従来技術による場合の自
己インダクタンスＬs （Ｌ）＝7.15［ｎＨ］と比較し
て、約20％ほど自己インダクタンスが減少することが分
かる。これらの自己インダクタンスＬs （Ｄ）および自
己インダクタンスＬs （Ｌ）を実測したところ、実際に
約20％程度の自己インダクタンスの減少が確認された。
ｂ、長さがｌの導体の自己インダクタンスＬs は、以下
に示す関係式にて現わされる。即ち、 Ｌs ［Ｈ］＝（μ0 /2π）×ｌ×［In｛ 2ｌ/ (a＋b)＋ 1/2}] ここで本実施例の実装パッケージの導体リード７、１３
の幅ａ＝50μｍ、厚さｂ＝35μｍ、最短距離の導体リー
ド１３の長さＤ＝5.83ｍｍを上式に代入して、この最短
距離の導体リード１３の自己インダクタンスＬs を求め
ると、その導体リード１３の自己インダクタンスはＬs
（Ｄ）＝5.74［ｎＨ］であり、従来技術による場合の自
己インダクタンスＬs （Ｌ）＝7.15［ｎＨ］と比較し
て、約20％ほど自己インダクタンスが減少することが分
かる。これらの自己インダクタンスＬs （Ｄ）および自
己インダクタンスＬs （Ｌ）を実測したところ、実際に
約20％程度の自己インダクタンスの減少が確認された。
【００３０】なお、図３に示すように、ＬＳＩチップの
四周の一辺に並んだ接続端子の列の両端部に位置する電
源系回路用接続端子に接続される 2本の導体リード３０
１の幅のみを大きくして、さらにその自己インダクタン
スを減少させることや、図４に示すように、隣接する 2
本の導体リードを一体化させて一本の太い導体リード４
０１とすることで、その自己インダクタンスを減少さ
せ、これを電源系回路の接続用導体リードとして用いる
こともでき、またＬＳＩチップの四周の辺のほぼ中央部
にその電源系回路の接続端子があるような場合は、図５
に示すように、その電源系回路に接続される導体リード
５０１の幅を太くすることもできる。
四周の一辺に並んだ接続端子の列の両端部に位置する電
源系回路用接続端子に接続される 2本の導体リード３０
１の幅のみを大きくして、さらにその自己インダクタン
スを減少させることや、図４に示すように、隣接する 2
本の導体リードを一体化させて一本の太い導体リード４
０１とすることで、その自己インダクタンスを減少さ
せ、これを電源系回路の接続用導体リードとして用いる
こともでき、またＬＳＩチップの四周の辺のほぼ中央部
にその電源系回路の接続端子があるような場合は、図５
に示すように、その電源系回路に接続される導体リード
５０１の幅を太くすることもできる。
【００３１】そしてこのようなときには、前述のような
導体リード３０１、３０２、３０３以外の導体リード３
０２、４０２、５０２は信号系回路用としている。
導体リード３０１、３０２、３０３以外の導体リード３
０２、４０２、５０２は信号系回路用としている。
【００３２】また本発明の半導体集積回路実装パッケー
ジにおいては、最短の長さの導体リードは必ずしもＬＳ
Ｉチップの電源系回路用のみとは限定しない。例えば、
今後もますます高速化の進む信号系回路の高速パルスを
導通させる導体リードとして用いてそのインダクタンス
を減少させて、信号系回路のノイズの抑制を図ることも
できる。
ジにおいては、最短の長さの導体リードは必ずしもＬＳ
Ｉチップの電源系回路用のみとは限定しない。例えば、
今後もますます高速化の進む信号系回路の高速パルスを
導通させる導体リードとして用いてそのインダクタンス
を減少させて、信号系回路のノイズの抑制を図ることも
できる。
【００３３】また、本実施例では導体リードの長さが最
短になるように、インナーリード５の先端部の列の方向
とアウターリード６の列の方向とが45度の角度を成すよ
うに配設しているが、この角度は、45度を最上の値とす
るものの、この45度には限定されない。この角度は、30
度程度から45度までの範囲内に設定することで、実用的
な効果を得ることができる。
短になるように、インナーリード５の先端部の列の方向
とアウターリード６の列の方向とが45度の角度を成すよ
うに配設しているが、この角度は、45度を最上の値とす
るものの、この45度には限定されない。この角度は、30
度程度から45度までの範囲内に設定することで、実用的
な効果を得ることができる。
【００３４】また、本実施例ではベースフィルム１上に
接着剤を塗布しその上に銅箔を熱ローラを用いて貼着し
この銅箔にフォトエッチングを施して導体部９を形成し
ているが、この他にもベースフィルム１上に蒸着やスパ
ッタリングにより銅層を形成し、またベースフィルム１
をエッチングしてスプロケットホールなどの孔を穿設し
てもよい。
接着剤を塗布しその上に銅箔を熱ローラを用いて貼着し
この銅箔にフォトエッチングを施して導体部９を形成し
ているが、この他にもベースフィルム１上に蒸着やスパ
ッタリングにより銅層を形成し、またベースフィルム１
をエッチングしてスプロケットホールなどの孔を穿設し
てもよい。
【００３５】
【発明の効果】以上詳細に説明したように、本実施例の
実装パッケージは、導体リードおよびデバイスホールの
パターン形状を変更することにより、構造が煩雑になり
製造コストが高くなることなく電源ノイズの問題を解消
して信頼性を高め、なおかつリードフレームの微細パタ
ーン化および多ピン化を実現した半導体集積回路実装パ
ッケージである。
実装パッケージは、導体リードおよびデバイスホールの
パターン形状を変更することにより、構造が煩雑になり
製造コストが高くなることなく電源ノイズの問題を解消
して信頼性を高め、なおかつリードフレームの微細パタ
ーン化および多ピン化を実現した半導体集積回路実装パ
ッケージである。
【図１】本発明の一実施例に係る半導体集積回路実装パ
ッケージの形状を示す平面図。
ッケージの形状を示す平面図。
【図２】本発明の一実施例に係る半導体集積回路実装パ
ッケージを部分的に拡大して示す平面図。
ッケージを部分的に拡大して示す平面図。
【図３】ＬＳＩチップの電源系回路に接続される 2本の
導体リード３０１の幅を大きくした、本発明の一実施例
に係る半導体集積回路実装パッケージの形状を示す平面
図。
導体リード３０１の幅を大きくした、本発明の一実施例
に係る半導体集積回路実装パッケージの形状を示す平面
図。
【図４】ＬＳＩチップの電源系回路に接続される隣接す
る 2本の導体リードを一体化させて一本の導体リード４
０１としその幅を大きくした本発明の一実施例に係る半
導体集積回路実装パッケージの形状を示す平面図。
る 2本の導体リードを一体化させて一本の導体リード４
０１としその幅を大きくした本発明の一実施例に係る半
導体集積回路実装パッケージの形状を示す平面図。
【図５】ＬＳＩチップの外周の辺のほぼ中央部にその電
源系回路の接続端子がある場合の本発明の一実施例に係
る半導体集積回路実装パッケージの形状を示す平面図。
源系回路の接続端子がある場合の本発明の一実施例に係
る半導体集積回路実装パッケージの形状を示す平面図。
【図６】従来技術に係る半導体集積回路実装パッケージ
の形状を示す平面図。
の形状を示す平面図。
【符号の説明】 １…ベースフィルム ２…スプロケットホール ３…ツーリングホール ４…アウターリードホール ５…インナーリード ６…アウターリード ７…導体リード ８…テストパッド ９…導体部 １０…デバイスホール １１…アウターリード外向端部 １２…接続配線 １３…最短距離の導体リード
Claims (1)
- 【請求項１】 半導体集積回路チップと、前記半導体集
積回路チップの四周に沿うように列設され該半導体集積
回路チップの接続端子に電気的に接続される先端部が配
設されたインナーリードと、該インナーリードに連な
り、外部回路に接続されるアウターリードとを有し、外
形が正方形ないしは長方形で前記アウターリードが四周
に列設されてなる半導体集積回路実装パッケージにおい
て、 前記インナーリードの先端部の配列方向が前記アウター
リードの配列方向に対して30度から45度の角度をなすよ
うに配設されてなることを特徴とする半導体集積回路実
装パッケージ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21728891A JPH0555305A (ja) | 1991-08-28 | 1991-08-28 | 半導体集積回路実装パツケージ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21728891A JPH0555305A (ja) | 1991-08-28 | 1991-08-28 | 半導体集積回路実装パツケージ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0555305A true JPH0555305A (ja) | 1993-03-05 |
Family
ID=16701791
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP21728891A Withdrawn JPH0555305A (ja) | 1991-08-28 | 1991-08-28 | 半導体集積回路実装パツケージ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0555305A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7543263B2 (en) | 2006-06-30 | 2009-06-02 | Shinko Electric Industries Co., Ltd. | Automatic trace shaping method |
| US7627846B2 (en) | 2006-03-23 | 2009-12-01 | Shinko Electric Industries Co., Ltd. | Method and apparatus for automatically shaping traces on surface of substrate of semiconductor package by using computation |
| CN102005428A (zh) * | 2009-08-26 | 2011-04-06 | 瑞萨电子株式会社 | Tcp型半导体器件 |
| US8957507B2 (en) | 2009-10-26 | 2015-02-17 | Canon Kabushiki Kaisha | Technology of reducing radiation noise of semiconductor device |
-
1991
- 1991-08-28 JP JP21728891A patent/JPH0555305A/ja not_active Withdrawn
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7627846B2 (en) | 2006-03-23 | 2009-12-01 | Shinko Electric Industries Co., Ltd. | Method and apparatus for automatically shaping traces on surface of substrate of semiconductor package by using computation |
| US7543263B2 (en) | 2006-06-30 | 2009-06-02 | Shinko Electric Industries Co., Ltd. | Automatic trace shaping method |
| CN102005428A (zh) * | 2009-08-26 | 2011-04-06 | 瑞萨电子株式会社 | Tcp型半导体器件 |
| US8957507B2 (en) | 2009-10-26 | 2015-02-17 | Canon Kabushiki Kaisha | Technology of reducing radiation noise of semiconductor device |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19981112 |