JP3480291B2 - 半導体装置及び電子装置 - Google Patents

半導体装置及び電子装置

Info

Publication number
JP3480291B2
JP3480291B2 JP00221498A JP221498A JP3480291B2 JP 3480291 B2 JP3480291 B2 JP 3480291B2 JP 00221498 A JP00221498 A JP 00221498A JP 221498 A JP221498 A JP 221498A JP 3480291 B2 JP3480291 B2 JP 3480291B2
Authority
JP
Japan
Prior art keywords
wiring
lead
semiconductor
package
semiconductor device
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
JP00221498A
Other languages
English (en)
Other versions
JPH11204717A (ja
Inventor
豊彦 熊倉
村上　　元
朋 安田
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Hitachi Cable Ltd
Original Assignee
Hitachi Cable Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Hitachi Cable Ltd filed Critical Hitachi Cable Ltd
Priority to JP00221498A priority Critical patent/JP3480291B2/ja
Priority to KR10-1999-0000256A priority patent/KR100528859B1/ko
Priority to SG1999000029A priority patent/SG75910A1/en
Priority to US09/227,573 priority patent/US6114751A/en
Publication of JPH11204717A publication Critical patent/JPH11204717A/ja
Application granted granted Critical
Publication of JP3480291B2 publication Critical patent/JP3480291B2/ja
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/50—Tape automated bonding [TAB] connectors, i.e. film carriers; Manufacturing methods related thereto
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495—Lead-frames or other flat leads
    • H01L23/49503—Lead-frames or other flat leads characterised by the die pad
    • H01L23/4951—Chip-on-leads or leads-on-chip techniques, i.e. inner lead fingers being used as die pad
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495—Lead-frames or other flat leads
    • H01L23/49517—Additional leads
    • H01L23/4952—Additional leads the additional leads being a bump or a wire
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495—Lead-frames or other flat leads
    • H01L23/49575—Assemblies of semiconductor devices on lead frames
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/50—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor for integrated circuit devices, e.g. power bus, number of leads
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/552—Protection against radiation, e.g. light or electromagnetic waves
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L24/06—Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/04042—Bonding areas specifically adapted for wire connectors, e.g. wirebond pads
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/0555—Shape
    • H01L2224/05552—Shape in top view
    • H01L2224/05553—Shape in top view being rectangular
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/0555—Shape
    • H01L2224/05552—Shape in top view
    • H01L2224/05554—Shape in top view being square
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/05599—Material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/06—Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
    • H01L2224/061—Disposition
    • H01L2224/0612—Layout
    • H01L2224/0613—Square or rectangular array
    • H01L2224/06134—Square or rectangular array covering only portions of the surface to be connected
    • H01L2224/06136—Covering only the central area of the surface to be connected, i.e. central arrangements
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32245—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H01L2224/45001—Core members of the connector
    • H01L2224/45099—Material
    • H01L2224/451—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/45138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/45144—Gold (Au) as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805—Shape
    • H01L2224/4809—Loop shape
    • H01L2224/48091—Arched
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48245—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H01L2224/48247—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48245—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H01L2224/4826—Connecting between the body and an opposite side of the item with respect to the body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/485—Material
    • H01L2224/48505—Material at the bonding interface
    • H01L2224/48599—Principal constituent of the connecting portion of the wire connector being Gold (Au)
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H01L2224/491—Disposition
    • H01L2224/4912—Layout
    • H01L2224/49171—Fan-out arrangements
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73201—Location after the connecting process on the same surface
    • H01L2224/73215—Layer and wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L24/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/00014—Technical content checked by a classifier the subject-matter covered by the group, the symbol of which is combined with the symbol of this group, being disclosed without further technical details
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01005—Boron [B]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01006—Carbon [C]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01013—Aluminum [Al]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01014—Silicon [Si]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01015—Phosphorus [P]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01023—Vanadium [V]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01024—Chromium [Cr]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01028—Nickel [Ni]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01029—Copper [Cu]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01033—Arsenic [As]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01047—Silver [Ag]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/0105—Tin [Sn]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01075—Rhenium [Re]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01079—Gold [Au]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01082—Lead [Pb]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/013—Alloys
    • H01L2924/014—Solder alloys
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/102—Material of the semiconductor or solid state bodies
    • H01L2924/1025—Semiconducting materials
    • H01L2924/10251—Elemental semiconductors, i.e. Group IV
    • H01L2924/10253—Silicon [Si]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/14—Integrated circuits
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/14—Integrated circuits
    • H01L2924/143—Digital devices
    • H01L2924/1433—Application-specific integrated circuit [ASIC]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30—Technical effects
    • H01L2924/301—Electrical effects
    • H01L2924/30107—Inductance
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30—Technical effects
    • H01L2924/301—Electrical effects
    • H01L2924/3011—Impedance
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30—Technical effects
    • H01L2924/301—Electrical effects
    • H01L2924/3025—Electromagnetic shielding
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30—Technical effects
    • H01L2924/35—Mechanical effects
    • H01L2924/351—Thermal stress

Landscapes

  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Health & Medical Sciences (AREA)
  • Toxicology (AREA)
  • Electromagnetism (AREA)
  • Semiconductor Memories (AREA)
  • Lead Frames For Integrated Circuits (AREA)
  • Shielding Devices Or Components To Electric Or Magnetic Fields (AREA)
  • Semiconductor Integrated Circuits (AREA)

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明はリード・オン・チッ
プ（ＬＯＣ：Lead On Chip）型半導体装置及びそれを用
いた電子装置に関し、特に、高速デバイス用実装技術を
用いた電子装置に適用して有効な技術に関するものであ
る。
【０００２】
【従来の技術】従来のパソコンのシステムは、マイクロ
プロセッサーユニット（ＭＰＵ：Micro Processing Uni
t ）とメモリコントローラ、及びコネクターがプリント
基板に実装され、コネクターには、ＤＲＡＭ（Dynamic
Random Access Memory）を多数個実装したメモリモジュ
ールと称されるメモリモジュールプリント基板を挿入す
る構成になっている。
【０００３】それぞれの半導体チップは、実装可能なよ
うにパッケージングされて半導体装置とされ、この半導
体装置、通称パッケージはプリント基板に実装され、プ
リント基板とプリント基板の接合には、コネクターが使
われている。半導体素子はサブミクロン、パッケージは
１００ミクロン、プリント基板への接合は５００ミクロ
ン、コネクタ接合は１，２７０ミクロンと実装の各接続
部において、寸法の拡大で対応している。
【０００４】
【発明が解決しようとする課題】そのため、画像伝送な
ど５００ＭＨｚ以上の高速伝送を行う場合には、寸法拡
大に伴い、配線長が不均一になり、駆動電圧や伝送路の
クロック信号等にノイズが乗りやすいという問題があっ
た。
【０００５】表１にパソコンのＤＲＡＭの実装技術接合
レベルを示す。表１はＭＰＵ等の半導体チップ加工技術
を“１”とした場合の比較表である。また、パッケージ
の実装作業においては、実装の容易性に重きをおいてい
るので接続部の寸法が拡大となり、電磁波など高速デバ
イスの実装では問題となる。
【０００６】
【表１】
【０００７】特に、メモリコントローラとメモリ群との
信号及びデータの伝送において、ノイズを低減すること
が求められていた。メモリコントローラとメモリ群との
ノイズを低減する回路としてラムバス社が開発した、ラ
ムバスチャネルと称される駆動方式があるが（日経エレ
クトロニクス、１９９７年１０月２０号、ｎｏ７０１、
ｐ３１〜３２参照）、ラムバスチャネルにメモリデバイ
スを実装するのにメモリチップを直接ラムバスチャネル
上に、フェイスダウン実装することが、パッケージの配
線長をゼロにする方法として有効である。
【０００８】しかし、この場合、メモリチップについて
は予めエージングでウエハー工程の不良を除いて置く必
要があるが、従来の技術レベルでは、チップ状態でウエ
ハー工程の不良を取り出すことができない。そのため小
型パッケージとして例えばマイクロＢＧＡ（Ball Grid
Array ）と称される小型ＣＳＰ（Chip Size Package）
が使用されている。このパッケージでは、プリント基板
との接合をパッケージに形成された半田ボールを介して
行う。また、このパッケージでは半導体チップのボンデ
ィングパッドと半田ボールのボールパッドとを電気的に
結ぶための配線基板として通常ポリイミド基板に銅箔を
張り合わせて触刻法により前記銅箔に配線パターンを形
成したものが使用される。いずれのパッケージであれ、
チップをパッケージングして使用するとなると、パッケ
ージングのために相当の工程を要し、また、パッケージ
のための材料費が高くなるという問題がある。
【０００９】本発明の目的は、半導体装置のパッケージ
内の配線長を短くすることが可能な技術を提供すること
にある。
【００１０】本発明の他の目的は、半導体装置及び電子
装置の駆動電圧や伝送路におけるクロック信号等の信号
にノイズが乗るのを低減することが可能な技術を提供す
ることにある。
【００１１】本発明の他の目的は、複数の半導体装置が
搭載された電子装置において、半導体装置と半導体装置
との間の配線のうち各信号線のそれぞれの長さを一定に
することが可能な技術を提供することにある。
【００１２】本発明の前記ならびにその他の目的と新規
な特徴は、本明細書の記述及び添付図面から明らかにな
るであろう。
【００１３】
【課題を解決するための手段】本願において開示される
発明のうち、代表的なものの概要を簡単に説明すれば下
記の通りである。
【００１４】（１）パッケージ外部の左側リードピンと
右側リードピンは両者の配置ピッチがそれぞれ半ピッチ
ずらされて設けられ、かつ、パッケージのリード群の電
源／グランドピンと信号ピンが左右に分離して設けられ
ている半導体装置である。
【００１５】このようにパッケージ外部の左側リードピ
ンと右側リードピンの配置ピッチがそれぞれ半ピッチず
らされることにより、半導体装置のその外部電極の引き
出し線を容易に設けることができ、かつ、半導体装置の
パッケージ内の配線長を短くすることができる。
【００１６】（２）パッケージ外部の左側リードピンと
右側リードピンは両者の配置ピッチがそれぞれ半ピッチ
ずらされて設けられ、かつ、パッケージのリード群の電
源／グランドピンと信号ピンが左右に分離して設けられ
ているリード・オン・チップ構造の半導体装置であっ
て、半導体チップの主面上の外部電極が配置されている
領域以外の領域の上に電磁波遮蔽膜が設けられ、前記電
磁波遮蔽膜の上に絶縁膜が設けられ、前記絶縁膜の上に
パッケージ内部のリードが設けられている半導体装置で
ある。
【００１７】このように電磁波遮蔽膜を設けることによ
り、半導体チップに影響を与える電磁波の影響を防御す
ることがでるので、駆動電圧や伝送路におけるクロック
信号等の信号にノイズが乗るのを低減することができ
る。また、信号用リードに近接して電磁波遮蔽膜を設け
ることにより、信号用リードのインダクタンスを低減す
ることができるので、信号及びデータの伝送速度を速く
することができ、装置の高速化がはかれる。
【００１８】
【００１９】
【００２０】（３）前記（１）乃至（２）のうちいずれ
か１つの半導体装置において、前記リードは半田ボール
グリッドアレイの半田ボールに電気的に接続されてい
る。
【００２１】（４）前記（１）乃至（３）のうちいずれ
か１つの半導体装置は、半導体記憶装置である。
【００２２】（５）前記（１）乃至（３）のうちいずれ
か１つの半導体装置又は前記（４）の半導体記憶装置の
配線面と配線基板の配線面とが互いに向き合わせられて
実装されている電子装置である。
【００２３】このように構成することにより、スルーホ
ール配線を設ける必要がないので、配線基板を容易に作
製できる。
【００２４】（６）絶縁基板上に直線で平行な複数の等
距離配線を設けた配線基板上に、マイクロプロセッサー
ユニット、半導体装置制御装置、複数個の前記（３）の
半導体装置又は前記（４）の半導体記憶装置が搭載され
てなる電子装置である。
【００２５】このように直線で平行な複数の等距離配線
を設けることより、複数の半導体装置が搭載された電子
装置において、半導体装置と半導体装置（半導体記憶装
置と半導体記憶装置）との間の配線のうち各信号線のそ
れぞれ長さを一定にすることができる。
【００２６】（７）前記（６）の電子装置において、前
記複数の等距離配線の配線間隔（ピッチ）は０．２５ｍ
ｍ又は０．３７５ｍｍとし、前記半導体記憶装置の外部
リード設置ピッチ又はリードに電気的に接続されている
半田ボールグリッドリアレイの半田ボール設置ピッチを
０．５ｍｍ又は０．７５ｍｍとして実装される。
【００２７】こような寸法にすることにより、実験的に
機械的、電気的に優れた特性の装置が得られた。
【００２８】（８）前記（６）又は（７）の電子装置に
おいて、前記各装置の外部リードピン又は半田ボールグ
リッドアレイの半田ボールは等距離配線の一つおきに接
続されるように設置され、左右のリードピンの配置ピッ
チが半ピッチずらされてなる半導体記憶装置が少なくと
も一つ以上搭載される。
【００２９】前述した手段によれば、特に、半導体装置
のパッケージ内の配線長を短くすることが可能となる。
【００３０】また、半導体装置及び電子装置の駆動電圧
や伝送路におけるクロック信号等の信号にノイズが乗る
のを低減することができ、装置の駆動速度の高速化がは
かれる。
【００３１】また、複数の半導体装置が搭載された電子
装置において、半導体装置と半導体装置との間の複数配
線のうち各信号線のそれぞれの長さを一定にすることが
可能となる。
【００３２】以下、本発明について、図面を参照して実
施形態（実施例）とともに詳細に説明する。
【００３３】なお、本発明の実施形態（実施例）を説明
するための全図において、同一機能を有するものは同一
符号を付け、その繰り返しの説明は省略する。
【００３４】
【発明の実施の形態】（実施例１）図１は本発明の実施
例１によるＬＯＣ構造のＤＲＡＭ（メモリ）の概略構成
を示す模式平面図、図２は図１のＡ−Ａ’線で切った断
面図、図３は配線基板の接合部を示す模式平面図であ
る。図１〜３において、１は半導体チップ（ＤＲＡＭの
ＬＳＩ）、１Ａは半導体チップ１の外部電極（ボンディ
ングパッド）、２は電磁波遮蔽膜（以下、金属箔とい
う）、３は接続熱可塑接着剤付の絶縁膜（ポリイミド
膜）、４は信号用リード、５は電源／Ｇｎｄ用リード、
６はボンディングワイヤ（金線）、７は封止材（樹脂
材）、８は配線基板（多層配線基板も含む、以下、プリ
ント基板と称する）、９はプリント基板８上の等距離の
配線バス、１０はメモリ駆動電圧の伝送やクロック信号
伝送の配線（以下、バスチャネル配線と称する）、１１
は配線バス９のバスチャネル配線１０上のリード接合部
である。
【００３５】本実施例１のＬＯＣ構造ＤＲＡＭは、図１
及び図２に示すように、半導体チップ１の主面上の外部
電極（パッド）１Ａが配置されている領域以外の領域上
に金属箔２が設けられ、その上に絶縁膜（ポリイミドテ
ープ）３が設けられる。絶縁膜３の上に信号用リード４
と電源／Ｇｎｄ用リード５がそれぞれ左右に分離されて
設けられている。
【００３６】前記外部電極（パッド）１Ａと信号用リー
ド４及び電源／Ｇｎｄ用リード５とはボンディングワイ
ヤ６で電気的に接続され、封止材（樹脂材）７で封止し
たものである。
【００３７】パッケージ外部の左側リードピンと右側リ
ードピンの配置ピッチがそれぞれ半ピッチずらされてい
る。すなわち、左側リードピンおよび右側リードピン
は、それぞれバスチャネル配線１０の一つおきに接続さ
れるようになっている。パッケージのリード群の電源／
グランド用ピンと信号用ピンが左右に分離して実装され
る。ＬＯＣ構造の組立時に、リードフレームと半導体チ
ップ１とを絶縁する接続熱可塑接着剤付の絶縁膜（ポリ
イミドテープ）３の下面に金属箔２を介在させている。
【００３８】前記プリント基板８は、図３に示すよう
に、絶縁基板の上に設けられた配線バス９が設置されて
いる。配線バス９のチャネル配線１０上にはリード接合
部１１が設けられている。
【００３９】前記配線バス９のチャネル配線１０は、プ
リント配線板８上に等配線長（等距離配線）と等間隔で
設けられている。従来のプリント配線板の経済的加工ピ
ッチの最小ピッチで設計する。ここでは、説明の都合上
０．２５mmピッチの配線ルールを用いる。
【００４０】電源と接地との間に１本の信号線を配置す
る。すなわち、電源と接地との配線ピッチは、０．２５
×２本で０．５mmとする。０．５mmは、１９９７年の半
田接合技術で一括リフロー可能な最小接合ピッチであ
る。このピッチでのリフロー実装の実績は、ＱＦＰ（Qu
ad Flat Package ）等で実績の高いピッチである。
【００４１】このように、パッケージ外部の左側リード
ピンと右側リードピンの配置ピッチがそれぞれ半ピッチ
ずらされることにより、各リード接合部１１の面積確保
が容易となり、この結果リード設置領域の面積を小さく
することができるので、半導体装置を小型化することが
できる。
【００４２】プリント基板８上の配線バス９上のリード
接合部１１には、ＬＳＩのＤＲＡＭの半導体チップ１を
収納するパッケージが電気的に接続される。この接合部
１１は、バスチャネル配線１０上に感光性ポリイミド等
の絶縁膜に写真触刻技術で所定寸法の穴をあけ、バスチ
ャネル配線（銅箔；１８ミクロン）１０にＳｎメッキ
（１〜１０ミクロン）などのメッキを施して形成され
る。
【００４３】前記バスチャネル配線１０上に電気的に接
続する半導体チップ１のパッケージのリード４，５はバ
スチャネル配線１０の幅に近い幅のリード形状にする。
バスチャネル配線１０は、０．２５mmピッチにする場合
は、導体幅０．１５mmで間隔０．１mmと考えられ、リー
ド幅は０．１mm程度になる。
【００４４】パッケージのリード４，５を形成するリー
ドフレームは、厚み０．１mm以下の金属板（例えば４２
合金や銅合金）とする。金属板からリードフレームは、
所定の形状にエッチング法やプレス法で形成される。半
導体チップ１との接合部には、銀メッキ（２〜１０ミク
ロン）を施す。
【００４５】リードフレームの半導体チップ接合側に
は、熱可塑性ポリイミド等の耐熱性の高く誘電率の低い
絶縁材料を貼り付ける。いわゆるプリテープＬＯＣ構造
にする。
【００４６】このＬＯＣ構造のＤＲＡＭのリードフレー
ムの絶縁材料は、ポリイミド膜に熱可塑性ポリイミドを
塗布した材料であるが、高速伝送用デバイスでは、チャ
ネルの信号線や電源線にパソコン内の他の電子機器部や
半導体から放射される電磁波ノイズが乗りやすいので、
ＬＯＣ構造のリードフレームのポリイミド基材のリード
フレームと反対側の半導体チップ接着側に金属箔２を予
め貼った材料を用いる。信号線の下面や電源線の下面に
は、絶縁膜（ポリイミド膜）に貼られた金属箔２で形成
された金属があるので、外部への電磁波放射を抑制でき
る。
【００４７】ＬＯＣのリードフレームに半導体チップ１
が貼り付けられ、半導体チップ１とリードフレームのリ
ード４，５とをボンディングワイヤ（金線）６で電気的
に接続される。その後、トランスファーモールド技術で
パッケージの外形の形状が形成される。その後モールド
の外に出したパッケージ外部のリードをプリント基板８
からの熱応力を低減する形状（ガルウイング、Ｊ字。Ｓ
字形状など）に金型で成形され、パッケージの半田接合
リードが完成する。このリード４，５を配線バス９のバ
スチャネル配線１０の接合部１１に半田付けして実装す
る。
【００４８】この時トランスファー成型法に代わる、新
方式の封止方法を用いると、さらに電磁波の影響を少な
くできる。その方法は、ＬＯＣリードフレームを半導体
チップ１に貼付け、ボンディングワイヤ（金線）６のボ
ンディング後に、液状アンダーフイル材料をキャリアテ
ープ上に塗布した材料（熱可塑性ポリイミドやＢステー
ジエポキシ）を用いても良い。キャリアテープの材料に
金属箔２を貼合わせたものを用いると外部からデバイス
に注がれる電磁波を遮断する効果が高くなる。
【００４９】前記パッケージを搭載するプリント配線板
をフレキシブル配線基板とし、その基板上に０．２５mm
ピッチで直線的に配列されたメモリバスの配線部に、少
なくとも２個以上のメモリデバイスを搭載する。一般に
メモリモジュールの場合は、図４（ａは平面図、ｂは側
面図）に示すように、本発明のメモリ４０を８個ないし
９個プリント基板８の片面に、両面で１６個ないし１８
個を実装する。６４ＭＤＲＡＭを搭載する場合は、片面
で６４ＭＢあるいは７２ＭＢ，両面で１２８ＭＢあるい
は１４２ＭＢの容量になる。
【００５０】フレキシブル基板を使用する場合には、図
５（ａは平面図、ｂは側面図）に示すように、プリント
基板８（フレキシブル基板）の片面に本発明のメモリ４
０を最大１８個実装し、図５（ｂ）に示すように、フレ
キシブル基板の真中辺８Ａ（丸で囲んだ部分）で基板を
１８０度曲げして、使用することもできる。この方式
は、スルホールを少なくできるので基板の製作が容易と
なる。
【００５１】ＬＳＩのパッケージを実装したプリント基
板８の配線入出力部は、コネクター端子２０で接合され
るが、この場合のコネクター端子２０は、さし込み方式
ではなく、フレキシブル基板用の狭ピッチ用コネクター
を用いて、コネクター端子２０の接続部の配線部の長さ
を短く押さえる方式が良い。フレキシブル基板の配線接
合ピッチは、０．２５mmを用いる（図５ａ参照）。
【００５２】メモリチャネルには、メモリデバイスの
他、メモリコントローラＩＣやＭＰＵデバイスを直接接
続させると、ノイズ対策には、さらに効果的である。
【００５３】また、図６に示すように、前記金属箔２上
にリード（信号線）４に流れる電流により、リード４を
囲むように、矢印で示す磁気回路が形成され、金属箔２
に相応する媒体の透磁率（周辺に強磁性体が無い場合は
比透磁率＝１．０を採用）に対応する磁束密度の磁束が
発生する。この磁束を打ち消す方向に金属箔２上に図７
に示すような渦電流Ｉｓが現われ、磁束密度を低減する
作用が働く。リード４に流れる信号電流と周囲に発生す
る磁束数と金属箔２に現われる渦電流Ｉｓには、以下の
数１の式で示す関係がある。
【００５４】
【数１】Ｉｓ∝σ×ｄφ／ｄｔ 前記数１の式において、Ｉｓは渦電流、σは金属箔２の
電気伝導度（１／固有抵抗率ρ〔μΩ／cm〕）、φは磁
束数（＝∬Ｂ・ｎｄｓ＝μ0 ∬Ｂ・ｎｄｓ）Ｂは磁束密
度、ｎは法線の単位ベクトル、Ｈは磁界（∫ｃＨ・ｄｓ
＝Ｉ）、Ｉは配線路に流れる信号電流である。
【００５５】前記数１の式に示す関係式に従うと、以下
の特性（イ）〜（ニ）が明らかになった。
【００５６】（イ）近接する金属箔２は、特別な電位を
設定する必要が無く、ただ近接するだけで渦電流効果を
引き出せる。図８に金属箔２に発生した渦電流により低
下する自己インダクタンスを具体的にシミュレーション
により確認した渦電流が流れている状態を示す。
【００５７】従来は、リード（信号配線）４に流れる電
流のリターン電流を金属箔２に流す都合から金属箔２は
接地電位または電源電位などの特定の電位を設定する必
要があった。このリターン電流がリード４に流れる電流
と逆方向になることから相互インダクタンスも加味した
実効インダクタンスが見かけ上小さくなることを利用し
ていた。従来技術は、リターン電流による実効インダク
タンスが低減する効果を期待したが、本発明は渦電流に
よる低減効果を期待しており、考え方が異な。従って、
金属箔２には適当な電位を与えても構わないし、あえて
設定する必要性も無い。
【００５８】（ロ）前記金属箔２がリード４に近づくに
従いその効果が向上する（図９参照）。図９は近接され
る金属箔２の有無によるインダクタンスの変化（１００
ＭＨｚでの測定値）を示す図である。
【００５９】（ハ）周波数が高くなるに従い効果が現わ
れる（図８参照）。
【００６０】（ニ）金属箔２の電気伝導率が高くなるに
従い効果が現われる（図１０参照）。図１０は金属箔２
の固有抵抗値と自己インダクタンスの周波数による変化
を示す図である。
【００６１】渦電流Ｉｓは図６の矢印で示される磁束の
磁束密度を低下しており、この磁束密度の低下がインダ
クタンスの低下につながり、矢印の磁束鎖交して現われ
る誘導性ノイズも低下する理由となる。
【００６２】この効果を有効に引き出すために、対象と
する配線路を以下のものに制限する。
【００６３】（ａ）金属箔２の材料は、銅、アルミニウ
ム、金、銀、クロム等の高導電率を有する材質又はそれ
らを主成分とする合金とし、体積固有抵抗が常温で３０
μΩ・cm以下のものとする。
【００６４】（ｂ）配線路と金属箔２との近接距離を１
５０μｍ以下とする。渦電流による磁束低減効果を引き
出すためには、前記近接距離を制限する必要があるが、
ここでは対象とするＴＡＢテープキャリアの誘電体は厚
さを勘案して最大厚さ１５０μｍを最大近接距離と設定
する。
【００６５】（ｃ）対象周波数はデジタル回路の高速伝
送線路を対象とする。ＡＳＩＣ（Aplication Specific
Integrated Circuit）とＤＲＡＭの半導体チップ１を接
続する基板回路、ＭＰＵと半導体チップセットを接続す
る基板、及びパッケージ内の半導体チップの外部端子と
リード端子間を接続する配線路のデータバスには、ＭＰ
Ｕ等の内部回路相応のクロックで信号伝送する必要性が
ある。
【００６６】次に、本実施例の信号用及び電源用のリー
ド長とそれに対応する自己インダクタンスの概略計算
値、金属箔を設置した場合の自己インダクタンスを表２
〜３に示し、各列のリード長とそれに対応する各列の信
号伝送遅延時間の概略計算値を表４〜５に示す。表２〜
３は１ナノヘンリ（ｎＨ）／mmの条件で計算し、表４〜
５の信号伝送遅延時間の単位は１ピコ秒（×１０12秒：
ｐsec ）である。
【００６７】前記計算例では、表２〜３に示すように、
リード長は１〜２mmの程度であり、相応する自己インダ
クタンスは１〜２ナノヘンリ（ｎＨ）／mmであるが、金
属箔を設置することよりその半分であった。また、表４
〜５に示すように、パッケージが関与する箇所のリード
間の遅延時間のずれは、１〜２０ピコ秒の幅があり、実
施例では信号、コントロールリードについては接続する
半田ボールを制御していることから、この遅延時間のず
れは３ピコ秒以内に収められることが明らかになった
（列１，２の最短到達リードからの遅延時間を参照）。
【００６８】
【表２】
【００６９】
【表３】
【００７０】
【表４】
【００７１】
【表５】
【００７２】また、クロック周波数にして１００ＭＨｚ
〜１ＧＨｚのデータ伝送が必要になってきた。正弦波周
波数で１０ＭＨｚ〜１５ＧＨｚ程度までが対象範囲とす
る。この周波数以下では、渦電流Ｉｓによる磁束低減効
果があまり期待できないので、対象範囲から外した。
【００７３】クロック周波数と正弦波周波数には以下の
関係があり、クロックパルス波形の立ち上がり部分又は
立下がり部分が信号伝送時のノイズ発生のキーになる箇
所で、この部分の波形をフーリエ展開して正弦波周波数
に分解し、いくつかの周波数成分として考え、最も波高
値の高いものを基本波として、その基本波の第１０高調
波成分まで考えるとして、前記周波数範囲とした。
【００７４】次に、高周波領域のノイズ発生の原因につ
いて説明する。図１１（高周波領域のノイズ発生の原因
を説明するための図）に示すように、高周波領域におけ
るノイズ発生の原因には以下の４種が考えられ、回路の
状況によって、検討が必要なもの、不要なものが考えら
れる。図１１において、１００は半導体チップ中のトン
ジスタ回路例である。
【００７５】１）電源電位の変動、接地電位の変動 特に接地電位の変動に対してはグランド・バウンシング
と称して電源電位の変動と区別して検討を加えてきた経
偉がある。電位変動に対するマージンがこれまで、電源
側よりも接地側に厳しかったことによるものであるが、
基本的には以下に示すように同じ理屈から現われる電位
変動のことをさす（図１２参照）。図１２は電源電圧が
５ボルト（Ｖ）から３ボルト（Ｖ）への変更に伴うトラ
ンジスタの動作に関係する電源電圧と接地電位に対する
マージンの設定変化例を示す図である。
【００７６】図１３に示す回路を幾つかの線路の電流が
同一の電源回路、同一回路に流入する際に半導体チップ
１の端子での電位が本来の電源電位、接地電位では無
く、線路のインダクタンス成分と流出入する電流の値で
決まる電位に変わってしまう。対策としては以下のこと
が考えられる。
【００７７】（１）電源回路、接地回路を多重に設定し
て、流出入する電流が特定の回路に集中しないように分
散することであり、本実施例１の装置中に信号路１線又
は２線毎に接地線、電源線を配置したのは、ここで説明
する分散の意味である。
【００７８】（２）それぞれの電源回路、接地回路のイ
ンダクタンスを小さく制御することとなり、このインダ
クタンスを小さくする方法としては、回路長を短くする
ことである。そして本実施例１のように、銅箔等の金属
箔（電磁波遮蔽膜）２を近接して配置して渦電流による
効果を活用する。
【００７９】２）クローストーク・ノイズ（電話線にお
ける漏話と同じような現象） この種のノイズには誘導性のノイズと静電容量的なノイ
ズの２種があり、実際に問題が発生している場合には両
者が同時に発生している場合があり、分離が難しい面が
ある。
【００８０】（１）誘導性のクロストーク・ノイズ ある線路に流れる電流により発生する磁束が隣接する線
路と鎖交してその隣接線路間の相互インダクタンスＭが
逆起電力Ｖの値を決めるので、相互インダクタンスＭが
関係する。本発明に係る近接する金属箔２に現われる渦
電流Ｉｓが磁束そのものを減小するように現われるの
で、相互インダクタンスＭを著しく低減する効果があ
る。本実施例１では、通常測定される相互インダクタン
スＭの１桁程小さい値に低減した実測データが得られ
た。この金属箔２に現われる渦電流Ｉｓの効果は、外部
のノイズから内部にノイズを侵入させないばかりか、内
部で発生するノイズを外部へ漏らさない効果もある（図
１４参照）。図１４に示すように、信号線１’（図１の
信号用リード４に相当する）に電流Ｉが流れていると、
信号線２’（図１の信号用リード４に相当する）にはＶ
＝ｊωＭ×Ｉの逆起電力が現われる。
【００８１】（２）静電容量性のクロストーク・ノイズ 線路間に形成される静電容量Ｃ1 ，Ｃ2 ，Ｃ3 が関係し
て容量分圧の形で隣接する線路にノイズ電圧が現われ
る。対地静電容量Ｃg と線間の静電容量Ｃ1 ，Ｃ2 ，Ｃ
3 の分圧比率でノイズ電圧が決まるので、対地静電容量
Ｃg に対して線間の静電容量Ｃ1 ，Ｃ2 ，Ｃ3 を小さく
できれば問題はない（図１５参照）。図１５に示すよう
に、信号線１’に信号パルスが流れていると、信号線
２’には下記に示す数２の式に示す関係による容量分圧
された電圧が現われる。
【００８２】
【数２】Ｖ2p＝（Ｃg ＋Ｃ2 ）×Ｃ1 ×（Ｃg ＋Ｃ2 ）
／（Ｃ1 ＋Ｃ2 ＋Ｃg ）×Ｖ1pＣ1 《Ｃg の関係が成り
立つと問題にする必要はない。
【００８３】以上の説明からわかるように、リード４に
近接する位置に配置された金属箔２上に、リード４に流
れる電流Ｉにより発生する磁束を打ち消すような方向に
流れるので、配線のインダクタンス（自己インダクタン
スと及び配線間の相互インダクタンス）と誘導性クロス
トークを低減することができる。これにより、信号及び
データの伝送の高速化がはかれる。
【００８４】３）反射ノイズ 反射ノイズは、信号が線路を伝播する際に、線路の特性
インピーダンスに変化があると、その変化点で信号が反
射する現象である。反射波が元に戻るために伝送波形に
歪みが生じ、あたかもノイズがのったような現象とな
る。当然変化点から先には、反射した分は透過しないの
で、こちらも波形が歪んでしまう。周波数が非常に高く
なり、線路を分布定数回路として取扱わなければならな
い場合に問題になり、本発明に係る周波数領域（１０Ｍ
Ｈｚ〜１５ＧＨｚ）では線路長が数mmの長さで問題とな
る。配線長と周波数に対応する波長との関係は、配線長
が著しく短い半導体チップ１内の配線については、その
反射ノイズを考える必要がない。
【００８５】主として配線基板上の線路に問題となる場
合が多く、その場合には特性インピーダンスを一定に保
つための線路設計した基板構造を採用している。このよ
うな対策が最も取りずらい箇所がパッケージの配線部分
となり、この箇所の配線長は数mmの長さに該当する。定
性的には集中定数回路でもある程度の現象を理解できる
面があるが、定量的に現象を押え込むためには分布定数
回路による解析をする必要がある。
【００８６】４）伝送遅延 信号といえども、物理的に伝播しているので、伝播速
度、伝播時間を考えなければならない。本実施例１の場
合はポリイミド樹脂フィルム（絶縁膜）の上に配線をし
ているので、ポリイミド樹脂の誘電率が信号の伝播速度
を決めることになる。誘電率と信号の伝播速度の関係を
求めたものを表６に示す。表６は光速度を（２．９９８
Ｅ＋１１）mm／sec として計算した。
【００８７】同時に伝播する信号が半導体チップ１の入
口に到達するまでの時間が線路毎に異なるとトランジス
タの動作タイミングが異なるために誤動作の原因になる
場合がある。誤動作の原因となる点ではノイズと同一に
扱う必要があり、ノイズの一種に組み入れられている。
周波数が高くなればなる程厳しく管理する必要がある。
特に、信号線路、制御回路を管理対象にしなければなら
ない。
【００８８】
【表６】
【００８９】（実施例２）図１６は本発明の実施例２に
よるＬＯＣ構造のＤＲＡＭ（メモリ）の概略構成を示す
断面図である。
【００９０】本実施例２のＬＯＣ構造のＤＲＡＭは、図
１６に示すように、前述の実施例１のＬＯＣ構造のＤＲ
ＡＭにおける電磁波防止構造をさらに改良した実施例で
あり、前記リード４，５の上にポリイミド材（絶縁膜）
２１を介在させて金属箔（電磁波遮蔽膜）２を設けたも
のである。すなわち、リード４，５の上下を金属箔（電
磁波遮蔽膜）２でサンドイッチして電磁波の影響をさら
に効率良く防御するようにしたものである。図１６では
ボンディングワイヤは省略している。
【００９１】（実施例３）図１７は本発明の実施例３に
よるＬＯＣ構造のＤＲＡＭ（メモリ）の概略構成を示す
断面図である。
【００９２】本実施例３のＬＯＣ構造のＤＲＡＭは、図
１７に示すように、前述の実施例１のＬＯＣ構造のＤＲ
ＡＭにおける電磁波防止構造を改良した他の実施例であ
り、前記パッケージのリード４，５を半導体チップ１と
ほぼ同じ寸法として電磁波の影響を半導体チップ１のシ
リコンチップで防御するようにしたものである。
【００９３】（実施例４）図１８は本発明の実施例４に
よるＬＯＣ構造におけるＣＳＰタイプＢＧＡ構造のＤＲ
ＡＭの概略構成を示す模式平面図、図１９は図１８の要
部拡大図、図２０は図１９のＢ−Ｂ’線で切った断面
図、図２１は図２０に示す電磁波防止構造の詳細構成を
示す展開断面図である。図１８〜図２１において、３１
は半田ボール、３２はＣＳＰタイプＢＧＡ構造のＤＲＡ
Ｍのパッケージ内のリード（銅箔配線）、３３は半田ボ
ール搭載穴加工済みのポリイミド膜（絶縁膜）、３４は
エポキシ系樹脂等からなる接着剤、３５は半田ボール搭
載穴、３６は熱可塑性ポリイミドやＢステージエポキシ
からなる熱可塑性接着剤である。
【００９４】本実施例４のＣＳＰタイプＢＧＡ構造のＤ
ＲＡＭは、図１８〜図２１に示すように、高速メモリに
使われているマイクロＢＧＡパッケージであり、半導体
チップ１の外部端子が半導体チップ１の片面側に配置さ
れたものである。半導体チップ１の主面の外部電極（ボ
ンディングパッド）１Ａは、半導体チップ１の主面の中
央線部分に配置されている。図１５及び図１６に示すよ
うに、この外部電極１Ａが配置されている領域以外の領
域上に熱可塑性接着剤３６を介在させて金属箔（電磁波
遮蔽板）２が設けられ、その上に絶縁膜（ポリイミド
膜）３が設けられる。絶縁膜３の上にエポキシ系樹脂等
からなる接着剤３４を介在させて信号用と電源／Ｇｎｄ
用のリード３２が設けられている。リード３２の端子部
３２Ａは半導体チップ１の主面上の外部電極（ボンディ
ングパッド）１Ａに電気的に接続される。
【００９５】前記配線３２の上に半田ボール搭載穴加工
済みのポリイミド膜（絶縁膜）３３が接着剤３４により
接着され、半田ボール搭載穴３５の上に半田ボール３１
が設けられている。このパッケージ外部の半田ボール３
１は、信号リード／コントロールリード等の信号用リー
ドに電気的に接続されている信号用半田ボールと電源／
ＧＮＤ用リードを電気的に接続されている電源／ＧＮＤ
用半田ボールとが左右に分離して配置され、その配置ピ
ッチがそれぞれ半ピッチずらされて設けられている。
【００９６】このようにパッケージ外部の半田ボール３
１が信号用半田ボールと電源／ＧＮＤ用半田ボールとが
左右に分離して配置され、その配置ピッチがそれぞれ半
ピッチずらされて設けられることにより、前記実施例１
の半導体装置と同様に、半導体装置の外部電極の引き出
し線を容易に設けることができ、かつ、半導体装置のパ
ッケージ内の配線長を短くすることができる。
【００９７】また、配線３２と半導体チップ１との間に
絶縁膜３を介在させて金属箔２を設けることにより、半
導体チップ１に与える電磁波の影響を防御することがで
るので、駆動電圧や伝送路におけるクロック信号等の信
号にノイズが乗るのを低減することができる。また、信
号用配線に近接して金属箔２を設けることにより、信号
配線のインダクタンスを低減することができるので、信
号及びデータ等の伝送速度を速くすることができ、装置
の駆動速度の高速化がはかれる。
【００９８】表７に本実施例４のＣＳＰタイプＢＧＡパ
ッケージにおける半田ボール端子配列例を示す。
【００９９】
【表７】
【０１００】次に、本実施例４におけるＣＳＰタイプＢ
ＧＡパッケージの場合のノイズシミュレーション結果を
説明する。図２２はパッケージ配線部分にパルスを伝送
させた時のノイズシミュレーションの条件を説明するた
めの図であり、（ａ）は信号伝送回路図、（ｂ）は伝送
パルス波形図である。図２３はＣＳＰタイプＢＧＡパッ
ケージの場合のシミレーション結果を示す図であり、
（ａ）はランバスチャネルから半導体チップへのパルス
伝送の場合の波形図、（ｂ）は半導体チップからランバ
スチャネルへのパルス伝送の場合の波形図である。
【０１０１】図２２において、半導体チップ１としては
ＲＤＲＡＭのメモリチップを用い、パッケージ上の配線
リード４，５は、ＭＤＳ（Micro Design System ）ソフ
トを付属するストリップモデルで実際に即するように修
正して適用した。３７はパルス発振器であり、Ｒは抵抗
（２５オーム）、３８は直流電源、Ｖct1i，Ｖct2i，Ｖ
piはパッケージ上の各配線リードへの入力電圧、Ｖct2
o，Ｖdd，Ｖct1o，Ｖpo，Ｖg は半導体チップ（ＲＤＲ
ＡＭ）１への入力電圧である。
【０１０２】図２３において、Ｖg は接地電位、Ｖct1o
／Ｖct1i／Ｖct2o／Ｖct2iはパルス伝送している信号線
路に隣接する信号線に現われるクロストーク・ノイズ、
Ｖpo／Ｖpiは反射及び伝送遅延による波形の歪み状態を
表わす。Ｖddは電源電圧（半導体チップでの接続が実態
に対応していない為に、この場合の計算値は参考になら
ない）を表す。（ａ）は信号パルスがランバスチャネル
側からチップに伝送する場合、（ｂ）は逆にチップから
信号パルスがランバスチャネル側に伝送している場合を
表しており、いずれもパッケージ部分のリード長が４mm
のケースについて計算した例である。
【０１０３】（実施例５）図２４は本発明の実施例５に
よるＬＯＣ構造におけるＣＳＰタイプＢＧＡ構造のＤＲ
ＡＭの概略構成を示す模式平面図である。
【０１０４】本実施例５のＣＳＰタイプＢＧＡ構造のＤ
ＲＡＭは、図２４に示すように、前記実施例４のＣＳＰ
タイプＢＧＡ構造のＤＲＡＭにおける半田ボール３１の
１列目と４列目の半田ボール３１の位置をそれぞれ２列
目と３列目から半ピッチずらして配置したものである。
この半田ボール３１の１列目と４列目の半田ボールの位
置をそれぞれ２列目と３列目から半ピッチずらして配置
することにより、配線が簡単になるだけでなく、わずか
であるが１列目と４列目のリード長を短くすることがで
きる。
【０１０５】（実施例６）図２５及び図２６は本発明の
実施形態６によるＬＯＣ構造におけるＣＳＰタイプＢＧ
Ａ構造のＤＲＡＭ（メモリ）を搭載する電子装置の概略
構成を説明するための模式平面図であり、４０は本発明
のメモリ、４１は絶縁基板上に直線で平行に設けられた
複数の等距離配線を設けた配線基板、４１Ａは等距離配
線（バスチャンネル配線）、４２はマイクロプロセッサ
ーユニット（ＭＰＵ）、メモリコントローラ４３、４４
は半田ボールである。
【０１０６】本実施例６の電子装置は、図２５に示すよ
うに、絶縁基板上に直線で平行な複数のバスチャンネル
配線４１Ａを設けた配線基板４１上に、ＭＰＵ４２、メ
モリコントローラ４３、複数個のメモリ４０が搭載され
ている。
【０１０７】図２６に示すように、前記複数のバスチャ
ンネル配線４１Ａの配線間隔（ピッチ）は０．２５mm又
は０．３７５mmとし、前記メモリ４０のリードに電気的
に接続されているＢＧＡの半田ボール４４の設置ピッチ
を０．５mm又は０．７５mmとして実装されている。
【０１０８】前記メモリ４０のＢＧＡの半田ボール４４
をバスチャンネル配線４１Ａ（等距離配線）の一つおき
に接続されるように設置され、左右のリードの配置が半
ピッチずらされてバスチャンネル配線４１Ａ上に搭載さ
れている。
【０１０９】また、ＭＰＵ４２及びメモリコントローラ
４３の半導体装置（ＩＣ）のパッケージの半田ボール４
４の配置もメモリ４０のボールアレイのボール４４の配
置と同様にバスチャンネル配線４１Ａの一つおきに接続
されるように設置され、左右のリード配置が半ピッチず
らされてバスチャンネル配線４１Ａ上に搭載されてい
る。
【０１１０】このように絶縁基板上に直線で平行な複数
のバスチャンネル配線４１Ａを設けた配線基板４１上
に、ＭＰＵ４２、メモリコントローラ４３、複数個のメ
モリ４０が搭載されていることにより、半導体装置と半
導体装置との間の配線のうち各信号線のそれぞれの長さ
を一定にすることができる。
【０１１１】また、前記複数の等距離配線の配線間隔
（ピッチ）は０．２５mm又は０．３７５mmとし、前記半
導体記憶装置の外部リード設置ピッチ又はリードに電気
的に接続されているＢＧＡの半田ボールの設置ピッチを
０．５mm又は０．７５mmとして実装されることにより、
実験により構造的、電気的に優れた効果が得られた。
【０１１２】これらにより、特に、メモリ装置や電子駆
動電圧や伝送路におけるクロック信号等の信号にノイズ
が乗るのを低減することができ、装置の駆動速度の高速
化がはかれる。
【０１１３】前記実施例１〜６においては、本発明の半
導体装置として半導体記憶装置（メモリ）を適用した
が、これに限定されるものではないことは前述の説明か
ら明らであろう。
【０１１４】以上、本発明者によってなされた発明を、
前記実施形態に基づき具体的に説明したが、本発明は、
前記実施形態に限定されるものではなく、その要旨を逸
脱しない範囲において種々変更可能であることは勿論で
ある。
【０１１５】
【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば、下
記の通りである。
【０１１６】（１）ＬＯＣ構造の半導体装置において、
パッケージ外部の左側リードピンと右側リードピンの配
置ピッチがそれぞれ半ピッチずらされることにより、半
導体装置の外部電極の引き出し線を容易に設けることで
き、かつ、半導体装置のパッケージ内の配線長を短くす
ることができる。
【０１１７】（２）電磁波遮蔽膜を設けることにより、
半導体チップに影響を与える電磁波の影響を防御するの
で、駆動電圧や伝送路におけるクロック信号等の信号に
ノイズが乗るのを低減することができる。また、信号用
リードに近接して電磁波遮蔽膜を設けることにより、信
号用リードのインダクタンスを依減することができるの
で、信号伝送速度を速くすることができ、装置の高速化
がはかれる。
【０１１８】（３）半導体装置、特に半導体記憶装置の
配線面と配線基板の配線面とを互いに向き合わせて実装
されることにより、スルホール配線を設けないので、配
線基板を容易に製作できる。
【０１１９】（４）絶縁基板上に直線で平行な複数の等
距離配線を設けた配線基板上に、複数個の本発明の半導
体装置（特に半導体記憶装置）を搭載することにより、
半導体装置と半導体装置との間の配線のうち各信号線の
それぞれの長さを一定にすることができる。
【０１２０】（５）複数の等距離配線の配線間隔（ピッ
チ）を０．２５mm又は０．３７５mmとし、前記半導体記
憶装置の外部リード設置ピッチ又はリードに電気的に接
続されているＢＧＡの半田ボールの設置ピッチを０．５
mm又は０．７５mmとすることにより、構造的、電気的に
優れた特性が得られた。
【０１２１】本発明によれば、特に、メモリ装置や電子
駆動電圧や伝送路におけるクロック信号等の信号にノイ
ズが乗るのを低減することができ、装置の駆動速度の高
速化がはかれる。
【図面の簡単な説明】
【図１】本発明の実施例１によるＬＯＣ構造のＤＲＡＭ
（メモリ）の概略構成を示す模式平面図である。
【図２】図１のＡ−Ａ’線で切った断面図である。
【図３】本実施例１によるＤＲＡＭと配線基板の接合部
を示す模式平面図である。
【図４】本実施例１の本発明のメモリを配線基板に実装
する例を示す図である。
【図５】本実施例１の本発明のメモリを配線基板に実装
する他の例を示す図である。
【図６】本実施例１によるＤＲＡＭの作用を説明するた
めの図である。
【図７】本実施例１によるＤＲＡＭの作用を説明するた
めの他の図である。
【図８】本実施例１によるＤＲＡＭの金属箔に発生した
渦電流により低下する自己インダクタンスを具体的にシ
ミュレーションにより確認した渦電流が流れている状態
を示す図である。
【図９】本実施例１によるＤＲＡＭの金属箔の有無によ
るインダクタンスの変化（１００ＭＨｚでの測定値）を
示す図である。
【図１０】本実施例１によるＤＲＡＭの金属箔の固有抵
抗値と自己インダクタンスの周波数による変化を示す図
である。
【図１１】高周波領域のノイズ発生の原因を説明するた
めの図である。
【図１２】電源電圧が５ボルト（Ｖ）から３ボルト
（Ｖ）への変更に伴うトランジスタの動作に関係する電
源電圧と接地電位に対するマージンの設定変化例を示す
図である。
【図１３】半導体チップ上のトランジスタ回路の例を示
す図である。
【図１４】信号線１’に電流が流れていると、信号線
２’には逆起電力が現われることを説明するための図で
ある。。
【図１５】静電容量性のクロストーク・ノイズを説明す
るための図である。
【図１６】本発明の実施例２によるＬＯＣ構造のＤＲＡ
Ｍ（メモリ）の概略構成を示す断面図である。
【図１７】本発明の実施例３によるＬＯＣ構造のＤＲＡ
Ｍ（メモリ）の概略構成を示す断面図である。
【図１８】本発明の実施例４よるＬＯＣ構造におけるＣ
ＳＰタイプＢＧＡ構造のＤＲＡＭの概略構成を示す模式
平面図である。
【図１９】図１８の要部拡大図である。
【図２０】図１９のＢ−Ｂ’線で切った断面図である。
【図２１】図２０に示す電磁波防止構造の詳細構成を示
す展開断面図である。
【図２２】本実施例４よるＣＳＰタイプＢＧＡ構造のＤ
ＲＡＭのパッケージ上の配線リードに与えるノイズを具
体的にシミュレーションにより確認した例を示す図であ
る。
【図２３】図２２のシミュレーションの結果を示す図で
ある。
【図２４】本発明の実施例５よるＬＯＣ構造におけるＣ
ＳＰタイプＢＧＡ構造のＤＲＡＭの概略構成を示す模式
平面図である。
【図２５】本発明の実施例６の電子装置を説明するため
の図である。
【図２６】本発明の実施例６の電子装置を説明するため
の図である。
【符号の説明】
１ 半導体チップ（ＤＲＡＭのＬＳＩチップ） １Ａ 外部電極（ボンディングパッド） ２ 電磁波遮蔽膜（金属箔） ３ 接続熱可塑接着剤付の絶縁膜（ポリイミド膜） ４ 信号用リード ５ 電源／Ｇｎｄ用リード ６ ボンディングワイヤ（金線） ７ 封止材（樹脂材） ８ 配線基板（プリント基板） ９ 配線バス １０ バスチャネル配線 １１ リード接合部 ２０ コネクター端子 ２１ ポリイミド材 ３１ 半田バンプ ３２ ＤＲＡＭのパッケージ内のリード（銅箔配線） ３３ 半田バール搭載穴加工済みのポリイミド膜 ３４ 接着剤 ３５ 半田バール搭載穴 ３６ 熱可塑性接着剤 ３７ パルス発振器 ３８ 直流電源 ４０ 本発明のメモリ ４１ 配線基板 ４１Ａ バスチャネル配線 ４２ ＭＰＵ ４３ メモリコントローラ ４４ 半田ボール
フロントページの続き (56)参考文献 特開 平９−237800（ＪＰ，Ａ) 特開 平８−255865（ＪＰ，Ａ) 特開 平５−129456（ＪＰ，Ａ) 特開 平６−268100（ＪＰ，Ａ) 特開 平９−64080（ＪＰ，Ａ) 特開 平９−17910（ＪＰ，Ａ) 特開 平５−152492（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) H0L 23/50 - 23/538

Claims (8)

    (57)【特許請求の範囲】
  1. 【請求項１】リード・オン・チップ構造の半導体装置に
    おいて、パッケージ外部の左側リードピンと右側リード
    ピンは両者の配置ピッチがそれぞれ半ピッチずらされて
    設けられ、かつ、パッケージのリード群の電源／グラン
    ドピンと信号ピンが左右に分離して設けられていること
    を特徴とする半導体装置。
  2. 【請求項２】パッケージ外部の左側リードピンと右側リ
    ードピンは両者の配置ピッチがそれぞれ半ピッチずらさ
    れて設けられ、かつ、パッケージのリード群の電源／グ
    ランドピンと信号ピンが左右に分離して設けられている
    リード・オン・チップ構造の半導体装置であって、半導
    体チップの主面上の外部電極が配置されている領域以外
    の領域の上に電磁波遮蔽膜が設けられ、前記電磁波遮蔽
    膜の上に絶縁膜が設けられ、前記絶縁膜の上にパッケー
    ジ内部のリードが設けられていることを特徴とする半導
    体装置。
  3. 【請求項３】請求項１又は２のうちいずれか１項に記載
    の半導体装置において、前記リードは半田ボールグリッ
    ドアレイの半田ボールに電気的に接続されていることを
    特徴とする半導体装置。
  4. 【請求項４】請求項１乃至３のうちいずれか１項に記載
    の半導体装置は、半導体記憶装置であることを特徴とす
    る半導体記憶装置。
  5. 【請求項５】請求項１乃至３のうちいずれか１項に記載
    の半導体装置又は請求項４の半導体記憶装置の配線面と
    配線基板の配線面とが互いに向き合わせられて実装され
    ていることを特徴とする電子装置。
  6. 【請求項６】絶縁基板上に直線で平行な複数の等距離配
    線が設けられた配線基板上に、マイクロプロセッサーユ
    ニット、半導体装置制御装置、複数個の請求項３の半導
    体装置又は請求項４の半導体記憶装置が搭載されている
    ことを特徴とする電子装置。
  7. 【請求項７】請求項６の電子装置において、前記複数の
    等距離配線の配線間隔（ピッチ）は０．２５ｍｍ又は
    ０．３７５ｍｍとし、前記半導体装置又は半導体記憶装
    置の外部リードピン設置ピッチ又はリードに電気的に接
    続されている半田ボールグリッドアレイの半田ボール設
    置ピッチを０．５ｍｍ又は０．７５ｍｍとして実装され
    ていることを特徴とする電子装置。
  8. 【請求項８】請求項６又は７に記載の電子装置におい
    て、前記各装置の外部リードピン又は半田ボールグリッ
    ドアレイの半田ボールは等距離配線の一つおきに接続さ
    れるように設置され、左右の外部リードピンの配置ピッ
    チが半ピッチずらされてなる半導体記憶装置が少なくと
    も一つ以上搭載されていることを特徴とする電子装置。
JP00221498A 1998-01-08 1998-01-08 半導体装置及び電子装置 Expired - Fee Related JP3480291B2 (ja)

Priority Applications (4)

Application Number Priority Date Filing Date Title
JP00221498A JP3480291B2 (ja) 1998-01-08 1998-01-08 半導体装置及び電子装置
KR10-1999-0000256A KR100528859B1 (ko) 1998-01-08 1999-01-08 반도체 장치 및 전자장치
SG1999000029A SG75910A1 (en) 1998-01-08 1999-01-08 Semiconductor device and electronic device
US09/227,573 US6114751A (en) 1998-01-08 1999-01-08 Semiconductor device and electronic device

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP00221498A JP3480291B2 (ja) 1998-01-08 1998-01-08 半導体装置及び電子装置

Publications (2)

Publication Number Publication Date
JPH11204717A JPH11204717A (ja) 1999-07-30
JP3480291B2 true JP3480291B2 (ja) 2003-12-15

Family

ID=11523114

Family Applications (1)

Application Number Title Priority Date Filing Date
JP00221498A Expired - Fee Related JP3480291B2 (ja) 1998-01-08 1998-01-08 半導体装置及び電子装置

Country Status (4)

Country Link
US (1) US6114751A (ja)
JP (1) JP3480291B2 (ja)
KR (1) KR100528859B1 (ja)
SG (1) SG75910A1 (ja)

Families Citing this family (29)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6285558B1 (en) * 1998-09-25 2001-09-04 Intelect Communications, Inc. Microprocessor subsystem module for PCB bottom-side BGA installation
JP3424581B2 (ja) * 1999-01-26 2003-07-07 日立電線株式会社 Ｂｇａ用テープキャリアおよびそれを用いた半導体装置
US6950891B1 (en) * 1999-12-14 2005-09-27 Intel Corporation Signal routing between a memory control unit and a memory device
US6348728B1 (en) * 2000-01-28 2002-02-19 Fujitsu Limited Semiconductor device having a plurality of semiconductor elements interconnected by a redistribution layer
JP2001290696A (ja) * 2000-04-07 2001-10-19 Minolta Co Ltd メモリ基板
KR100408391B1 (ko) * 2000-06-09 2003-12-06 삼성전자주식회사 전원 배선을 개선한 볼그리드 어레이 패키지 반도체 장치
US6445603B1 (en) 2000-08-21 2002-09-03 Micron Technology, Inc. Architecture, package orientation and assembly of memory devices
US6275446B1 (en) 2000-08-25 2001-08-14 Micron Technology, Inc. Clock generation circuits and methods
US6541849B1 (en) * 2000-08-25 2003-04-01 Micron Technology, Inc. Memory device power distribution
US6563299B1 (en) * 2000-08-30 2003-05-13 Micron Technology, Inc. Apparatus for measuring parasitic capacitance and inductance of I/O leads on an electrical component using a network analyzer
US6462423B1 (en) 2000-08-31 2002-10-08 Micron Technology, Inc. Flip-chip with matched lines and ground plane
US6627999B2 (en) 2000-08-31 2003-09-30 Micron Technology, Inc. Flip-chip with matched signal lines, ground plane and ground bumps adjacent signal bumps
US6349050B1 (en) 2000-10-10 2002-02-19 Rambus, Inc. Methods and systems for reducing heat flux in memory systems
US6912290B1 (en) 2000-11-16 2005-06-28 Alpine Electronics, Inc. Speaker unit for low frequency reproduction
DE10121241B4 (de) * 2001-04-30 2005-07-07 Infineon Technologies Ag Integrierte Schaltung
DE10146307A1 (de) * 2001-09-19 2003-05-08 Infineon Technologies Ag Verfahren zur optischen Kontrolle von Halbleiterbauelementgehäusen, Verfahren zur Herstellung des Halbleiterbauelements sowie entsprechendes Halbleiterbauelement
DE10203151C1 (de) * 2002-01-28 2003-10-09 Infineon Technologies Ag Vorrichtung zum Anschließen von Halbleitermodulen, insbesondere Speicherbänken
JP3923368B2 (ja) * 2002-05-22 2007-05-30 シャープ株式会社 半導体素子の製造方法
JP4754201B2 (ja) * 2004-10-13 2011-08-24 エルピーダメモリ株式会社 半導体装置
KR100639183B1 (ko) * 2004-11-15 2006-10-30 매그나칩 반도체 유한회사 고주파용 반도체 패키지
US20070018292A1 (en) 2005-07-22 2007-01-25 Sehat Sutardja Packaging for high speed integrated circuits
EP1746648A3 (en) * 2005-07-22 2008-09-03 Marvell World Trade Ltd. Packaging for high speed integrated circuits
JP2007128339A (ja) * 2005-11-04 2007-05-24 Matsushita Electric Ind Co Ltd 半導体装置のパッケージ設計方法、これを実施するためのレイアウト設計ツール及びこれを用いた半導体訴追の製造方法
US7829997B2 (en) * 2007-04-04 2010-11-09 Freescale Semiconductor, Inc. Interconnect for chip level power distribution
CN101675518B (zh) * 2007-05-10 2012-12-05 飞思卡尔半导体公司 芯片上功率引线球栅阵列封装
US20080315374A1 (en) * 2007-06-25 2008-12-25 Sung Soo Kim Integrated circuit package-in-package system with magnetic film
US9318403B2 (en) 2007-06-25 2016-04-19 Stats Chippac Ltd. Integrated circuit packaging system with magnetic film and method of manufacture thereof
US8791582B2 (en) 2010-07-28 2014-07-29 Freescale Semiconductor, Inc. Integrated circuit package with voltage distributor
US8288871B1 (en) * 2011-04-27 2012-10-16 Taiwan Semiconductor Manufacturing Company, Ltd. Reduced-stress bump-on-trace (BOT) structures

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2856642B2 (ja) * 1993-07-16 1999-02-10 株式会社東芝 半導体装置及びその製造方法
JPH07235564A (ja) * 1993-12-27 1995-09-05 Toshiba Corp 半導体装置
US6271582B1 (en) * 1997-04-07 2001-08-07 Micron Technology, Inc. Interdigitated leads-over-chip lead frame, device, and method for supporting an integrated circuit die

Also Published As

Publication number Publication date
KR100528859B1 (ko) 2005-11-16
JPH11204717A (ja) 1999-07-30
SG75910A1 (en) 2000-10-24
US6114751A (en) 2000-09-05
KR19990067795A (ko) 1999-08-25

Similar Documents

Publication Publication Date Title
JP3480291B2 (ja) 半導体装置及び電子装置
US5581122A (en) Packaging assembly with consolidated common voltage connections for integrated circuits
US7154175B2 (en) Ground plane for integrated circuit package
US6855893B2 (en) Wiring board, semiconductor device, electronic device, and circuit board for electronic parts
EP0617466A2 (en) Improved multi-layer packaging
JPH05500882A (ja) 低インピーダンスパッケージング
US5095407A (en) Double-sided memory board
US7345892B2 (en) Semiconductor device, noise reduction method, and shield cover
JPH01217996A (ja) 電子装置
KR20010070039A (ko) 고성능 집적 회로 패키징을 위한 일정한 임피던스 루팅
US20190069392A1 (en) Stacked transmission line
US20090091019A1 (en) Memory Packages Having Stair Step Interconnection Layers
TW413911B (en) Semiconductor device having an insulating substrate
US6426468B1 (en) Circuit board
US6828671B2 (en) Enhanced BGA grounded heatsink
US7863716B2 (en) Method and apparatus of power ring positioning to minimize crosstalk
KR100895816B1 (ko) 반도체 패키지
US5977617A (en) Semiconductor device having multilayer film carrier
KR102578797B1 (ko) 반도체 패키지
JPH11220056A (ja) 配線基板及び半導体装置並びに電子装置
US5650665A (en) Hybrid integrated circuit device including circuit patterns of different conductivity and circuit elements mounted on an insulating substrate
KR200295665Y1 (ko) 적층형반도체패키지
TW202105665A (zh) 半導體封裝結構
US8076761B1 (en) Reduced inductance IC leaded package
JPH0555305A (ja) 半導体集積回路実装パツケージ

Legal Events

Date Code Title Description
S531 Written request for registration of change of domicile

Free format text: JAPANESE INTERMEDIATE CODE: R313531

R350 Written notification of registration of transfer

Free format text: JAPANESE INTERMEDIATE CODE: R350

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20081010

Year of fee payment: 5

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20081010

Year of fee payment: 5

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20091010

Year of fee payment: 6

LAPS Cancellation because of no payment of annual fees