JPH11220056A

JPH11220056A - 配線基板及び半導体装置並びに電子装置

Info

Publication number: JPH11220056A
Application number: JP10019205A
Authority: JP
Inventors: Toyohiko Kumakura; 豊彦熊倉; Hajime Murakami; 村上　　元; Tomo Yasuda; 朋安田
Original assignee: Hitachi Cable Ltd
Current assignee: Hitachi Cable Ltd
Priority date: 1998-01-30
Filing date: 1998-01-30
Publication date: 1999-08-10

Abstract

(57)【要約】【課題】一般の配線基板に配設されている配線又は半導
体パッケージ内の配線リードのインダクタンスの低減と
誘導性クロストークの低減が可能な技術を提供する。【解決手段】絶縁基板上に所定の配線を配設し、該配線
に近接する位置に電磁波遮蔽膜（金属箔）を配置した配
線基板である。また、半導体チップの集積回路が形成さ
れている面の上に絶縁膜を介して電磁波遮蔽膜を配置
し、該電磁波遮蔽膜の上に絶縁膜を介してリードを配置
し、このリードと半導体チップの外部端子とを電気的に
接続し、封止材で封止してなる半導体装置である。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、配線基板及び半導
体装置並びに電子装置に関し、特に、半導体装置の実装
用配線基板の配線又は半導体装置のパッケージ内のリー
ドによる配線のインダクタンスの低減と誘導性クロスト
ークノイズの低減を行うことが可能な技術に関するもの
である。

【０００２】

【従来の技術】デジタル回路の世界でも、高速化が進行
し、アナログ回路の世界と同様に、例えば、基板回路の
仕上がり状態が搭載される半導体チップの動作特性に影
響するケースが現われてきた。ベタグランドとの間に挿
入される絶縁体の材質、間隔、リード間ピッチ等によ
り、線路（配線）の特性インピーダンスが決められる
が、現在の製造技術の限界に近いディメンション領域で
製作しているために、仕上がって見ないと搭載される半
導体チップの動作特性に適した基板回路になっているか
否かが明確にできない。アナログ回路の世界では半導体
チップの動作特性を確認しながら合わせ作業をして接続
位置などを手直しして調整している。

【０００３】また、ＴＡＢ（Tape Automated Bonding）
テープのような配線基板の使用が可能になったことか
ら、３０ミクロン（μｍ）〜６０μｍピッチの微細配線
が可能になっている。

【０００４】

【発明が解決しようとする課題】本発明者は、前記従来
の技術を検討した結果、以下の問題点を見いだした。

【０００５】前記の従来のデジタル回路の世界では、製
作数量が絶対的に多くなるので、個別対応の様な形で合
せ作業を実行するのが非常に難しくなるという問題があ
った。

【０００６】また、系統的な不良に対しては、代表サン
プルを選定して調整作業の手順を明確にして作業工程の
流れの中に調整方法を組み込む方法しかとれない。少な
くとも、こうした流れ作業の中に組み込みが可能な調整
手段を確保しなければならないという問題があった。

【０００７】一方、データ伝送の高速化は、前記ＴＡＢ
テープのような配線基板の微細ピッチ配線のリード間の
電磁界結合によるノイズ発生が新たな問題として現わ
れ、無視できなくなってきた。３０μｍのスペースを離
して配置したリード間にリンギング（共振）現象が発生
してクロックパルスの信号波形が著しく崩れるという問
題があった。

【０００８】例えば、半導体装置としてＣＳＰ（Chip S
ize Package ）タイプのＢＧＡ（Ball Grid Array ）を
実装した場合は、パッケージ内のリードによる配線間の
相互インダクタンスによるノイズの影響が動作特性上問
題となっている。

【０００９】本発明の目的は、一般の配線基板に配設さ
れている配線又は半導体パッケージ内のリードによる配
線のインダクタンスの低減と誘導性クロストークの低減
が可能な技術を提供することにある。

【００１０】本発明の目的は、半導体装置を構成するＴ
ＡＢテープ等の配線基板に配設されている配線又はその
半導体パッケージ内のリードによる配線のインダクタン
スの低減と誘導性クロストークの低減が可能な技術を提
供することにある。

【００１１】本発明の前記ならびにその他の目的と新規
な特徴は、本明細書の記述及び添付図面から明らかにな
るであろう。

【００１２】

【課題を解決するための手段】本願において開示される
発明のうち、代表的なものの概要を簡単に説明すれば下
記の通りである。

【００１３】（１）絶縁基板上に所定の配線を配設し、
該配線に近接する位置に電磁波遮蔽膜（金属箔）を配置
した配線基板である。

【００１４】（２）前記（１）の配線基板において、前
記配線と電磁波遮蔽膜の配置の条件、電磁波遮蔽膜とし
ての必要な物性値の条件、及び適用周波数条件を、配線
のインダクタンスと誘導性クロストークを低減するよう
に選定したものである。

【００１５】（３）半導体チップの集積回路が形成され
ている面の上に絶縁膜を介して電磁波遮蔽膜を配置し、
該電磁波遮蔽膜の上に絶縁膜を介しリードを配置し、該
リードと半導体チップの外部端子とを電気的に接続し、
封止材で封止してなる半導体装置である。

【００１６】（４）前記（１）の配線基板と、その上に
実装される前記（３）の半導体装置とを備えた電子装置
である。

【００１７】前述した手段によれば、配線基板の配線又
は半導体装置内のリードによる配線に近接する位置に配
置された電磁波遮蔽膜上に、前記それぞれの配線に流れ
る電流により発生する磁束を打ち消すような方向に渦電
流が流れるので、配線のインダクタンス（自己インダク
タンスと及び配線間の相互インダクタンス）と誘導性ク
ロストークを低減することができる。これにより、電気
信号の信頼性及び伝播速度の高速化がはかれる。

【００１８】以下、本発明について、図面を参照して実
施形態（実施例）とともに詳細に説明する。

【００１９】

【発明の実施の形態】（実施例１）図１は本発明の実施
形態（実施例）１によるプリント配線基板の概略構成を
示す模式断面図であり、１１は絶縁基板、１２は信号配
線、１３は制御配線、１４は電源配線（Ｖｄｄ）、１５
はグランド配線（ＧＮＤ）、１６は絶縁膜（ポリイミド
膜）、１７は電磁波遮蔽膜（金属箔）である。

【００２０】本実施例１のプリント配線基板は、図１に
示すように、絶縁基板１１上に電磁波遮蔽膜１７を配置
し、その上に絶縁膜（ポリイミド膜）１６を設け、その
上に信号配線１２、制御配線１３、電源配線（Ｖｄｄ）
１４、グランド配線（ＧＮＤ）１５等の配線を配設した
構成になっている。

【００２１】前記プリント配線基板の絶縁基板１１の上
に設けられた信号配線１２、制御配線１３、電源配線
（Ｖｄｄ）１４、グランド配線（ＧＮＤ）１５等の配線
上には半導体装置等のリードを接続するためのリード接
合部が設けられている。

【００２２】前記電源配線（Ｖｄｄ）１４とグランド配
線（ＧＮＤ）１５との間に複数本の信号配線１２と制御
配線１３が配設されている。前記リード接合部には、例
えば、ＬＳＩのＤＲＡＭの半導体チップを収納したパッ
ケージが電気的に接続される。この接合部は、前記配線
上に感光性ポリイミド等の絶縁膜を施して写真触刻技術
で所定寸法の穴をあけ、その配線（銅箔；１８μｍ）の
上にＳｎメッキ（１〜１０μｍ）などのメッキを施して
形成される。

【００２３】図２は図１に示す配線に流れる電流、配線
の周りに発生する磁界及びそれにより発生する渦電流を
示す模式断面図、図３は図２の電磁波遮蔽膜１７上に現
われた渦電流を示す平面図であり、Ｈは磁界、Ｉｓは渦
電流である。

【００２４】本実施例１のプリント配線基板において
は、図２に示すように、配線に流れる電流により、配線
を囲むように、矢印で示す磁気回路（磁界Ｈ）が形成さ
れ、電磁波遮蔽膜１７に相応する媒体の透磁率（周辺に
強磁性体が無い場合は比透磁率＝１．０を採用）に対応
する磁束密度の磁束が発生する。この磁束を打ち消す方
向に電磁波遮蔽膜１７上に渦電流Ｉｓが現われ、磁束密
度を低減する作用が働く。信号配線１２、制御配線１
３、電源配線（Ｖｄｄ）１４、グランド（ＧＮＤ）１５
等の配線に流れる信号電流と周囲に発生する磁束数と電
磁波遮蔽膜１７に現われる渦電流Ｉｓには、以下の関係
がある。

【００２５】

【数１】Ｉｓ∝σ×ｄφ／ｄｔ前記数１の式において、Ｉｓは渦電流、σは電磁波遮蔽
膜１７の電気伝導度（１／固有抵抗率ρ〔μΩ・c
m〕）、φは磁束数（＝∬Ｂ・ｎｄｓ＝μ₀∬Ｂ・ｎｄ
ｓ）Ｂは磁束密度、ｎは法線の単位ベクトル、Ｈは磁界
（∫ｃＨ・ｄｓ＝Ｉ）、Ｉは配線路に流れる信号電流で
ある。渦電流Ｉｓは矢印で示される磁束の磁束密度を低
下しており、この磁束密度の低下がインダクタンスの低
下につながり、磁束が鎖交して現われる誘導性ノイズも
低下する理由となる。

【００２６】前記数１の式に示す関係式に従うと、以下
の特性（ア）〜（エ）が明らかになった。

【００２７】（ア）近接する電磁波遮蔽膜１７は、特別
な電位を設定する必要が無く、ただ近接するだけで渦電
流効果を引き出せる。図４に電磁波遮蔽膜１７に発生し
た渦電流により低下する信号配線や制御配線等の自己イ
ンダクタンスを具体的にシミュレーションにより確認し
た結果を示す。

【００２８】従来は、信号配線１２に流れる電流のリタ
ーン電流を電磁波遮蔽膜１７に流す都合から電磁波遮蔽
膜１７は接地電位または電源電位などの特定の電位を設
定する必要があった。このリターン電流が信号配線１２
に流れる電流と逆方向になることから相互インダクタン
スも加味した実効インダクタンスが見かけ上小さくなる
ことを利用していた。従来技術は、リターン電流による
実効インダクタンスが低減する効果を期待したが、本発
明は渦電流による低減効果を期待しており、考え方が異
なる。従って、電磁波遮蔽膜１７には適当な電位を与え
ても構わないし、設定する必要性も無い。

【００２９】（イ）前記電磁波遮蔽膜１７が信号配線１
２に近づくに従いその効果が向上する（図４参照）。図
５は近接される電磁波遮蔽膜１７の有無によるインダク
タンスの変化（１００ＭＨｚでの測定値）とリードピッ
チに対応するリード間の相互インダクタンスの変化を示
す図である。

【００３０】（ウ）周波数が高くなるに従い効果が現わ
れる（図４参照）。

【００３１】（エ）電磁波遮蔽膜１７の電気伝導率が高
くなる程渦電流によるインダクタンス低減効果が現われ
る（図６参照）。図６は電磁波遮蔽膜１７の固有抵抗値
は自己インダクタンスの周波数による変化を示す図であ
る。

【００３２】この効果を有効に引き出すために、対象と
する配線路を以下のものに制限する。

【００３３】（１）電磁波遮蔽膜１７の材料は、銅、ア
ルミニウム、金、銀、クロム等の高導電率を有する材質
又はそれらを主成分とする合金とし、体積固有抵抗が常
温で３０μΩ・cm以下のものとする。

【００３４】（２）配線路と電磁波遮蔽膜１７との近接
距離を１５０μｍ以下とする。渦電流による磁束低減効
果を引き出すためには、前記近接距離を制限する必要が
あり、５０μｍ以下にすることが好ましいが、ここでは
対象とするＴＡＢテープキャリアの誘電体厚さを勘案し
て最大厚さ１５０μｍを最大近接距離に設定する。

【００３５】（３）対象周波数はデジタル回路の高速伝
送線路を対象とする。すなわち、ＡＳＩＣ（Applicatio
n Specific Integrated Circuit ）とＤＲＡＭ（Dynami
c Random Access Memory）チップを接続する基板回路、
ＭＰＵ（Micro Processing Unit ）と半導体チップセッ
トを接続する基板、及びパッケージ内の半導体チップの
外部端子とリ−ド端子間を接続する配線路のデータバス
には、ＭＰＵ等の内部回路相応のクロックで信号伝送す
る必要性があり、クロック周波数にして１００ＭＨｚ〜
１ＧＨｚのデータ伝送が必要になってきた。このことか
ら、正弦波周波数で１０ＭＨｚ〜１５ＧＨｚ程度までを
対象範囲とする。この周波数以下では、渦電流による磁
束低減効果があまり期待できないので、対象範囲から外
した。クロック周波数と正弦波周波数には以下の関係が
あり、クロックパルス波形の立ち上がり部分又は立下が
り部分が信号伝送時のノイズ発生のキーになる箇所で、
この部分の波形をフーリエ展開して正弦波周波数に分解
し、いくつかの周波数成分として考え、最も波高値の高
いものを基本波として、その基本波の第１５高調波成分
まで考えるとして、前記周波数範囲とした。

【００３６】（実施例２）図７は本発明の実施例２によ
るＣＳＰタイプＢＧＡ構造のＤＲＡＭの概略構成を示す
模式平面図、図８は図７の要部拡大図、図９は図８のＢ
−Ｂ’線で切った断面図、図１０は図９に示す電磁波遮
蔽構造の詳細構成を示す展開断面図である。図７〜図１
０において、２１は半導体チップ、２１Ａは半導体チッ
プ２１の外部電極（ボンディングパッド）、２２は電磁
波遮蔽膜、２３は絶縁膜（ポリイミド膜）、３１は半田
ボール、３２はＣＳＰタイプＢＧＡ構造のパッケージ内
のリード（銅箔配線）、３３は半田ボール搭載穴加工済
みのポリイミド膜（絶縁膜）、３４はエポキシ系樹脂等
からなる接着剤、３５は半田ボール搭載穴、３６は熱可
塑性ポリイミドやＢステージエポキシからなる熱可塑性
接着剤である。

【００３７】本実施例２のＣＳＰタイプＢＧＡ構造のＤ
ＲＡＭは、図７〜図１０に示すように、高速メモリに使
われているマイクロＢＧＡパッケージであり、半導体チ
ップ２１の外部端子が半導体チップ２１の片面側に配置
されたものである。半導体チップ２１の主面の外部電極
（ボンディングパッド）２１Ａは、半導体チップ２１の
主面のチップ端に沿って配置されている。図８及び図９
に示すように、この外部電極２１Ａが配置されている領
域以外の領域上に熱可塑性接着剤３６を介して電磁波遮
蔽膜（金属箔）２２が設けられ、その上に絶縁膜（ポリ
イミド膜）２３が設けられる。絶縁膜２３の上にエポキ
シ系樹脂等からなる接着剤３４を介して信号用と電源／
Ｇｎｄ用のリード３２が設けられている。リード３２の
端子部３２Ａは半導体チップ２１の主面上の外部電極
（ボンディングパッド）２１Ａに電気的に接続される。

【００３８】前記リード３２からなる配線の上に半田ボ
ール搭載穴加工済みのポリイミド膜（絶縁膜）３３が接
着剤３４により接着され、半田ボール搭載穴３５の上に
半田ボール３１が設けられている。

【００３９】図７の配線はＴＡＢテープにより微細配線
を構成しているので、最も近接するリードのリード間の
スペースは４０μｍに設定されている。この配線に対し
て電磁波遮蔽膜を配置しないで配線部に図１１のクロッ
ク・パルスを伝送すると図１２のように伝送するパルス
波形が乱れ、リンギング（共振）を引き起こす。リード
間のスペースを広げると図１３のようにリンギングの程
度も緩和されるが、折角のＴＡＢテープによる微細配線
を犠牲にせざるを得なくなってしまう。パッケージの小
型化にも反する。図１４のデータは図７の配線のまま、
電磁波遮蔽膜を配置した条件で伝送するパルスの波形、
近接するリードへのクロストーク・ノイズの発生状態を
確認したものである。リンギングがおさまり、非常にノ
イズの少ない波形が得られた。

【００４０】配線リードを伝送するパルス波のエネルギ
ーが隣接する配線リードに磁気エネルギーの形で伝播す
る。これがリード間に形成された静電容量に静電エネル
ギーとして一旦蓄積され、その蓄積されたエネルギーを
再放出する際に、磁気エネルギーの形で隣接する配線リ
ードに伝播する。このように磁気エネルギーと静電エネ
ルギーのエネルギー形態を交互に変えることによりエネ
ルギーが伝播するので同じ個所でエネルギー形態のみが
変わるとリンギングの条件が形成される。この時の振動
周波数ｆは、磁気エネルギーの伝達係数となる実効イン
ダクタンスＬと静電エネルギーを貯える静電容量Ｃの値
から以下の数２の式から求まる。

【００４１】

【数２】ｆ＝１／２π√ＬＣ通常はこのエネルギー変換の過程に抵抗損失等によるエ
ネルギー消費があり、補給されるエネルギーに対してエ
ネルギー消費が大きければ、リンギングがおさまる。介
在する抵抗が小さいと抵抗損失が小さいので、配線リー
ドを伝送するパルスから継続的にエネルギーが補給され
る条件が形成される為、永続的にこのエネルギー変換が
行われ振動する。図１５（ａ）は上記の関係がパッケー
ジの配線部分だけで形成されている事を等価回路で表し
たものである。６１は半導体チップの端子とパッケージ
の配線との接続部、６２はパッケージの配線、６３はパ
ッケージの配線とプリント配線基板との接続部、Ｌｓは
自己インダクタンス、Ｍはパッケージ配線間の相互イン
ダクタ、Ｃはパッケージ配線間の静電容量である。接地
回路についてはパッケージ部分では独立して配線されて
いたものでも半田ボールを介してプリント配線基板に接
続された段階で共通のベタグランド（ＧＮＤ）でショー
トすることになる。図１５（ｂ）はプリント配線基板に
搭載された条件を加味して組み立てた場合のラダー型の
等価回路である。当然、半田ボールを介して共通のベタ
グランドに接続されて、ショートしている接地回路であ
ってもそのショートした箇所の抵抗は非常に小さいので
継続的に供給されるエネルギーをこの部分の抵抗損失だ
けで消費できない。信号用配線、制御用配線、電源配線
の場合は接地回路のようにプリント配線基板の共通ベタ
グランドのようなものが無いが、配線間の相互インダク
タンスＭ及び配線間の静電容量を介して（ｂ）図のよう
に隣接する配線間でループを形成してループ内を電流が
流れる条件が形成される。考えられる抵抗成分は僅かに
パッケージの配線部分の抵抗しかないので、接地回路よ
りももっとエネルギー消費が少なくなる。このループ部
分では配線の自己インダクタンスＬｓと配線間の相互イ
ンダクタンスＭ及び配線間の静電容量Ｃから構成される
ＬＣ回路しか構成されないので、数２の周波数付近にな
ると発振条件が容易に整う。抵抗損失を期待できないの
で、相互インダクタンスＭを介して供給されるエネルギ
ーを制御するしか発振を制御する方法がない。配線間隔
を広げて対策したケースが、図１３の結果であるが、こ
の場合は配線微細化に反する方法になる。微細化に反し
ない方法で相互インダクタンスＭを下げた結果が図１４
の結果であり、電磁波遮蔽膜を設ける方法である。ルー
プ電流が現われるのは電磁波遮蔽膜（金属箔）上にも現
われるが、この場合はインダクタンス成分が著しく小さ
い上、ループ内に蓄積される静電エネルギーは無視でき
る程度なので、供給されるエネルギーは電磁波遮蔽膜
（金属箔）の導伝率との関係で現われる渦電流損失とし
て消費される。渦電流成分による発振は考え難い。

【００４２】以上の説明からわかるように、本実施例１
によれば、配線に近接する位置に配置された電磁波遮蔽
膜１７上に、パッケージの配線（リード）に流れる電流
により発生する磁束を打ち消すような方向に渦電流が流
れるので、配線のインダクタンス（自己インダクタンス
及び配線間の相互インダクタンス）と誘導性クロストー
クを低減することができる。信号伝送の高速化の可能性
が見えてきた。

【００４３】なお、本実施例２では、チップ端子の位置
がチップ端に沿うものについて説明したが、チップ端子
がチップの中央部分に位置して信号用半田ボールと電源
／ＧＮＤ用半田ボールが左右に分離して配置された例で
あっても良く、本発明は実施例２に限定されるものでは
ない。つまり、通常のＣＳＰタイプＢＧＡ構造のＤＲＡ
Ｍの半田ボールの配置であってもよい。

【００４４】また、リード３２と半導体チップ１との間
に絶縁膜２３を介して電磁波遮蔽膜（金属箔）２２を設
けることにより、半導体チップ２１に与える電磁波の影
響を防御することができるので、駆動電圧や伝送路にお
けるクロック信号等の信号にノイズが乗るのを低減する
ことができる。また、信号用配線に近接して電磁波遮蔽
膜（金属箔）２２を設けることにより、信号配線のイン
ダクタンスを低減することができるので、信号及びデー
タ等の伝送速度を速くすることができ、装置の駆動速度
の高速化がはかれる。

【００４５】表１に本実施形態２のＣＳＰタイプＢＧＡ
パッケージにおける半田ボール端子配列例を示す。

【００４６】

【表１】

【００４７】（実施例３）本実施例３のＴＡＢテープを
用いた半導体装置は、図１６（ａ）に示すように、ＴＡ
Ｂテープの配線面を半導体チップ４１側に設定した場合
のものである。すなわち、熱可塑接着剤付の絶縁膜４３
／電磁波遮蔽膜４２／絶縁膜４４の複数層構造体を用い
る。この複数層構造体の絶縁膜４３，４４の厚さは２５
μｍ〜１００μｍとし、電磁波遮蔽膜４２の厚さは１８
μｍ〜５０μｍとする。絶縁膜４３，４４の厚さについ
ては標準的に７５μｍが採用されているが、本発明にお
いて、電磁波遮蔽膜４７による渦電流効果（電磁波遮蔽
効果）を引き出すには絶縁膜はできるだけ薄い方がよ
い。図１６（ａ）の実施例は前記絶縁膜４３，４４の絶
縁効果の兼ね合いがあるので、５０μｍ〜１００μｍの
厚さを持った絶縁膜を電磁波遮蔽膜４２の両側に貼り付
けた材料を用い、この複数層構造体をＴＡＢテープに貼
り合せ、その上から半導体チップ４１を搭載して構成す
る。この半導体チップ４１の反対面には半田ボール４８
を設けてＢＧＡ構造のパッケージに組み立てる。

【００４８】また、本実施例３のＴＡＢテープを用いた
他の半導体装置は、図１６（ｂ）に示すように、ＴＡＢ
テープ配線面を半田ボール側に設定した場合のものであ
る。前記図１６（ａ）と同様に、絶縁体の芯に電磁波遮
蔽膜（銅箔）を設けたものを使用する方法も考えられる
が、電磁波遮蔽膜（銅箔）による渦電流効果を引き出す
ためにＴＡＢテープの配線面に銅箔を裏打ちした構造の
ものを適用した例である。この場合ＴＡＢテープの配線
面と反対側に配置された（裏打ちされた）銅箔が電磁波
遮蔽膜となる。これによれば、ＴＡＢテープフィルムの
厚さがそのまま電磁波遮蔽膜（銅箔）４７との近接距離
となるので、ＴＡＢテープフィルムの厚さを薄くした分
だけよけいに渦電流効果を引き出すことができる。現実
的なＴＡＢテープフィルムの厚さとしては２５μｍ〜１
００μｍの厚さである。この場合の作製方法は、前記図
１６（ａ）の構造の作製方法と大差はないが、半田ボー
ルの搭載面にはソルダーレジストを塗布して、配線面の
絶縁を保護する必要がある。ソルダーレジストの厚さは
２０μｍ〜３０μｍあれば十分である。ソルダーレジス
トの厚さは特に本発明上では規定する必要はないが、構
造的に必要な構成材である。以上の説明からわかるよう
に、本実施例３によれば、半導体チップ２１，４１の集
積回路が形成されている面の上に絶縁膜を介して電磁波
遮蔽膜４２，４７を配置し、この電磁波遮蔽膜４２，４
７の上に絶縁膜４４又は５１を介して信号用リードを配
置したことにより、信号用リードに近接して電磁波遮蔽
膜４２，４７を設けることにより、信号用リードのイン
ダクタンスを低減することができるので、信号伝送速度
を速くすることができ、装置の動作速度の高速化がはか
れる。また、半導体チップ４１に影響を与える電磁波の
影響を防御するので、駆動電圧や伝送路におけるクロッ
ク信号等の信号にノイズが乗るのを低減することができ
る。

【００４９】なお、前記本実施例１，３においては、配
線基板としてプリント基板又はＴＡＢテープを用いた例
で説明したが、本発明においては、配線基板はプリント
基板及びＴＡＢテープに限定されるものではなく、絶縁
基板上に配線が配置されている配線基板であれば、どの
ような配線基板であってもよい。

【００５０】以上、本発明者によってなされた発明を、
前記実施例に基づき具体的に説明したが、本発明は、前
記実施例１，２，３に限定されるものではなく、その要
旨を逸脱しない範囲において種々変更可能であることは
勿論である。

【００５１】次に、高周波領域のノイズ発生の原因につ
いて説明する。図１７（高周波領域のノイズ発生の原因
を説明するための図）に示すように、高周波領域におけ
るノイズ発生の原因には以下の４種が考えられ、回路の
状況によって、検討が必要なもの、不要なものが考えら
れる。図１７において、３９は半導体チップ中のトラン
ジスタ回路例である。

【００５２】（Ａ）電源電位の変動、接地電位の変動特に接地電位の変動に対してはグランド・バウンシング
と称して電源電位の変動と区別して検討を加えてきた経
偉がある。電位変動に対するマージンがこれまで、電源
側よりも接地側に厳しかったことによるものであるが、
基本的には以下に示すように同じ理屈から現われる電位
変動のことをさす。

【００５３】回路を幾つかの線路の電流が、同一の電源
回路、同一回路に流入する際に半導体チップ４０の端子
での電位が本来の電源電位、接地電位では無く、線路の
インダクタンス成分と流出入する電流の値で決まる電位
が変わってしまう。対策としては以下のことが考えられ
る。

【００５４】（１）電源回路、接地回路を多重に設定し
て、流出入する電流が特定の回路に集中しないように分
散することである。

【００５５】（２）それぞれの電源回路、接地回路のイ
ンダクタンスを小さく制御することとなり、このインダ
クタンスを小さくする方法としては、銅箔等の電磁波遮
蔽膜（金属箔）２２を近接して配置して渦電流による効
果を活用する。

【００５６】（Ｂ）クローストーク・ノイズこの種のノイズには誘導性のノイズと静電容量的なノイ
ズの２種があり、実際に問題が発生している場合には両
者が同時に発生している場合があり、分離が難しい面が
ある。

【００５７】（１）誘導性のクロストーク・ノイズある線路に流れる電流により発生する磁束が隣接する線
路と鎖交してその隣接線路間の相互インダクタンスＭが
逆起電力Ｖの値を決めるので、相互インダクタンスＭが
関係する。本発明に係る近接する電磁波遮蔽膜（金属
箔）２２に現われる渦電流Ｉｓが磁束そのものを減小す
るように現われるので、相互インダクタンスＭを著しく
低減する効果がある。本実施例２では、通常測定される
相互インダクタンスＭの１桁程小さい値に低減した実測
データが得られた。この電磁波遮蔽膜（金属箔）２２に
現われる渦電流Ｉｓの効果は、外部のノイズから内部に
ノイズを侵入させないばかりか、内部で発生するノイズ
を外部へ漏らさない効果もある。図１８（ａ）に示すよ
うに、信号線１’（信号用リード３２に相当する）に電
流Ｉが流れていると、信号線２’（信号用リード３２に
相当する）にはＶ＝ｊωＭ×Ｉの逆起電力が現われる。

【００５８】（２）静電容量性のクロストーク・ノイズ線路間に形成される静電容量Ｃ１，Ｃ２，Ｃ３が関係し
て容量分圧の形で隣接する線路にノイズ電圧が現われ
る。対地静電容量Ｃｇと線間の静電容量Ｃ１，Ｃ２，Ｃ
３の分圧比率でノイズ電圧が決まるので、対地静電容量
Ｃｇに対して線間の静電容量Ｃ１，Ｃ２，Ｃ３を小さく
できれば問題はない（図１８参照）。図１８（ｂ）に示
すように、信号線１’に信号パルスが流れていると、信
号線２’には下記に示す数３の式に示す関係による容量
分圧された電圧が現われる。

【００５９】

【数３】Ｖ2p＝（Ｃｇ＋Ｃ２）×Ｃ１×（Ｃｇ＋Ｃ２）
／（Ｃ１＋Ｃ２＋Ｃｇ）×Ｖ2p Ｃ１《Ｃｇの関係が成り立つと問題にする必要はない。

【００６０】以上の説明からわかるように、信号配線３
２に近接する位置に配置された電磁波遮蔽膜（金属箔）
２２上に、信号配線３２に流れる電流Ｉにより発生する
磁束を打ち消すような方向に渦電流が流れるので、配線
のインダクタンス（自己インダクタンスと及び配線間の
相互インダクタンス）と誘導性クロストークを低減する
ことができる。これにより、信号及びデータの伝送の高
速化がはかれる。

【００６１】（Ｃ）反射ノイズ反射ノイズは、信号が線路を伝播する際に、線路の特性
インピーダンスに変化があると、その変化点で信号が反
射する現象である。反射波が元に戻るために伝送波形に
歪みが生じ、あたかもノイズがのったような現象とな
る。当然変化点から先には、反射した分は透過しないの
で、こちらも波形が歪んでしまう。周波数が非常に高く
なり、線路を分布定数回路として取扱わなければならな
い場合に問題になり、本発明に係る周波数領域（１００
ＭＨｚ〜数ＧＨｚ）では線路長が数mmの長さで問題とな
る。配線長と周波数に対応する波長との関係は、配線長
が著しく短い半導体チップ内の配線については、その反
射ノイズを考える必要がない。

【００６２】主として配線基板上の線路に問題となる場
合が多く、その場合には特性インピーダンスを一定に保
つための線路設計した基板構造を採用している。このよ
うな対策が最も取りずらい箇所がパッケージの配線部分
となり、この箇所の配線長は数mmの長さに該当する。定
性的には集中定数回路でもある程度の現象を理解できる
面があるが、定量的に現象を押え込むためには分布定数
回路による解析をする必要がある。

【００６３】（Ｄ）伝送遅延信号といえども、物理的に伝播しているので、伝播速
度、伝播時間を考えなければならない。本実施例２の場
合はポリイミド樹脂フィルム（絶縁膜）の上に配線をし
ているので、ポリイミド樹脂の誘電率が信号の伝播速度
を決めることになる。誘電率と信号の伝播速度の関係を
求めたものを表２に示す。表２は光速度を（２．９９８
Ｅ＋１１）mm/secとして計算した。同時に伝播する信号
が半導体チップ１の入口に到達するまでの時間が線路毎
に異なるとトランジスタの動作タイミングが異なるため
に誤動作の原因になる場合がある。誤動作の原因となる
点ではノイズと同一に扱う必要があり、ノイズの一種に
組み入れられている。周波数が高くなればなる程厳しく
管理する必要がある。特に、信号線路、制御回路を管理
対象にしなければならない。

【００６４】

【表２】

【００６５】前記実施例２においては、本発明の半導体
装置として半導体記憶装置（メモリ）を適用したが、こ
れに限定されるものではないことは前述の説明から明ら
であろう。

【００６６】

【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば、下
記の通りである。

【００６７】（１）絶縁基板上に所定の配線を配設し、
該配線に近接する位置に電磁波遮蔽膜（金属箔）を配置
したことにより、配線に近接する位置に配置された電磁
波遮蔽膜上に、配線基板の配線に流れる電流により発生
する磁束を打ち消すような方向に流れるので、配線のイ
ンダクタンス（自己インダクタンスと及び配線間の相互
インダクタンス）と誘導性クロストークを低減すること
ができる。これにより、電気信号の信頼性及び伝播速度
の高速化がはかれる。

【００６８】（２）半導体チップの集積回路が形成され
ている面の上に絶縁膜を介して電磁波遮蔽膜を配置し、
該電磁波遮蔽膜の上に絶縁膜を介してリードを配置した
ことにより、半導体チップに影響を与える電磁波の影響
を防御するので、駆動電圧や伝送路におけるクロック信
号等の信号にノイズが乗るのを低減することができる。
また、信号用リードに近接して電磁波遮蔽膜を設けるこ
とにより、信号用リードのインダクタンスを低減するこ
とができるので、信号伝送速度を速くすることができ、
装置の動作速度の高速化がはかれる。

【００６９】（３）前記（１）及び（２）により、電子
装置の信号伝送速度を速くすることができるので、装置
の動作速度の高速化がはかれる。

【図面の簡単な説明】

【図１】本発明の実施例１によるプリント配線基板の概
略構成を示す模式平面図である。

【図２】本実施例１によるプリント配線基板の作用を説
明するための図である。

【図３】本実施例１によるプリント配線基板の作用を説
明するための他の図である。

【図４】本実施例１によるプリント配線基板の金属箔に
発生した渦電流により低下する自己インダクタンスを具
体的にシミュレーションにより確認した渦電流が流れて
いる状態を示す図である。

【図５】本実施例１によるプリント配線基板の金属箔の
有無によるインダクタンスの変化（１００ＭＨｚでの測
定値）を示す図である。

【図６】本実施例１によるプリント配線基板の金属箔の
固有抵抗値と自己インダクタンスの周波数による変化を
示す図である。

【図７】本発明の実施例２よるＬＯＣ構造におけるＣＳ
ＰタイプＢＧＡ構造のＤＲＡＭの概略構成を示す模式平
面図である。

【図８】図７の要部拡大図である。

【図９】図８のＢ−Ｂ’線で切った断面図である。

【図１０】図９に示す電磁波防止構造の詳細構成を示す
展開断面図である。

【図１１】本実施例２よるＣＳＰタイプＢＧＡ構造のＤ
ＲＡＭのパッケージ上の配線リードに与えるノイズを具
体的にシミュレーションにより確認する条件を示す図で
ある。

【図１２】図１１において（ａ）図面通りのリード間隔
の場合のシミュレーション結果を示す図である。

【図１３】図１１において（ｂ）リードの狭い個所を１
５０μｍにした場合のシミュレーション結果を示す図で
ある。

【図１４】図１１において（ｃ）電磁波遮蔽膜を配置し
て計算した場合のシミュレーション結果を示す図であ
る。

【図１５】相互インダクタンスによるリンギング箇所の
作用について説明するための等価回路で表した図であ
る。

【図１６】本発明の実施例３による電子装置の要部の概
略構成を示す模式平面図である。

【図１７】高周波領域のノイズ発生の原因を説明する為
の図である。

【図１８】クロストーク・ノイズを説明するための図で
ある。

【符号の説明】

１１絶縁基板１２信号線１３制御線１４電源線（Ｖｄｄ）１５グランド（ＧＮＤ）１６絶縁膜（ポリイミド膜）１７電磁波遮蔽膜（金属箔）２１半導体チップ（ＤＲＡＭのＬＳＩチップ）２１Ａ外部電極（ボンディングパッド）２２電磁波遮蔽膜（金属箔）２３熱可塑接着剤付の絶縁膜（ポリイミド膜）３１半田バンプ３２ＤＲＡＭのパッケージ内のリード（銅箔配線）３３半田バール搭載穴加工済みのポリイミド膜３４接着剤３５半田バール搭載穴３６熱可塑性接着剤３７パルス発振器３８直流電源３９本発明の半導体チップ中のトランジスタ回路例４０半導体チップ（メモリ等に接続されるＬＳＩチッ
プ）４１半導体チップ（ＤＲＡＭのＬＳＩチップ）４２電磁波遮蔽膜（金属箔）４３熱可塑接着剤付の絶縁膜（ポリイミド膜）４４絶縁膜（ポリイミド膜）４５１メタルＴＡＢテープ４６２メタルＴＡＢテープ４７２メタルＴＡＢテープに設けた電磁波遮蔽膜（金
属箔）４８半田ボール４９保護膜（ソルダーレジスト）５０４３、４４のコア絶縁体５１ＴＡＢテープの絶縁体６１半導体チップの端子と配線との接続部６２配線６３配線とプリント配線基板との接続部

Claims

【特許請求の範囲】

【請求項１】絶縁基板上に所定の配線を配設し、該配線
に近接する位置に電磁波遮蔽膜を配置したことを特徴と
する配線基板。
【請求項２】請求項１に記載の配線基板において、前記
配線と前記電磁波遮蔽膜の配置の条件、電磁波遮蔽膜と
しての必要な物性値の条件、及び適用周波数条件を、配
線のインダクタンスと誘導性クロストークを低減するよ
うに選定したことを特徴とする配線基板。
【請求項３】半導体チップの集積回路が形成されている
面の上に絶縁膜を介して電磁波遮蔽膜を配置し、該電磁
波遮蔽膜の上に絶縁膜を介しリードを配置し、該リード
と半導体チップの外部端子とを電気的に接続し、封止材
で封止してなることを特徴とする半導体装置。
【請求項４】請求項１に記載の配線基板と、その上に実
装される請求項３に記載の半導体装置とを備えたことを
特徴とする電子装置。