KR19990067795A - 반도체 장치 및 전자장치 - Google Patents

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무라카미겐
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하라 세이지
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Abstract

본 발명의 목적은 반도체 장치의 구동전압과 전송선 상의 클럭신호에 중첩된 노이즈를 감소시키는 데에 있다. 또, 본 발명의 목적은 반도체 장치들 사이에 설치된 전송선에서의 신호선들의 전송 거리를 균등하게 하는 데에 있다. 또, 본 발명의 목적은 본 발명에 따른 마이크로프로세서 유니트, 반도체 장치 제어용 기기 및, 각각이 같은 전송거리로 복수개의 버스채널 라인을 갖는 프린트회로 보드 위에 탑재되는 복수개의 반도체 장치로 구성된 전자장치를 제공하는 데에 있다. LOC 구조의 반도체 장치에 있어서, 좌측에 위치된 패키지의 외부의 리드와 우측에 위치된 리드는 리드의 1/2피치만큼 서로 시프트되어 있다. 반도체 칩을 전자기파로부터 보호하는 금속막은 리드에 가깝게 설치되어 있다.

Description

반도체 장치 및 전자장치{SEMICONDUCTOR DEVICE AND ELECTRONIC DEVICE}
본 발명은 리드 온 칩 (Lead On Chip: LOC)형의 반도체 장치 및 이 반도체 장치를 이용하는 전자장치에 관한 것으로, 특히 프린트회로 보드 위에 높은 비트 속도 데이터 프로세싱을 위한 반도체 장치를 탑재하는 효과적인 기술에 관한 것이다.
종래의 퍼스널 컴퓨터 시스템에 있어서, 마이크로 프로세서 유니트(MPU), 메모리 컨트롤러 및 커넥터는 마더보드로서 사용되는 프린트회로 보드 위에 탑재되고, 프린트회로 보드 위에 탑재된 복수개의 다이나믹 랜덤 액세스 메모리(DRAM)로 구성된 메모리 모듈은 커넥터 내에 삽입된다.
DRAM을 형성하는 각 반도체 칩은 패키지되어 프린트회로 보드 위에 탑재될 수 있는 반도체 장치로 변형되고, 이 반도체 장치, 소위 패키지는 커넥터에 의해 마더보드로서 사용되는 다른 프린트회로 보드와 접합되는 메모리 모듈 프린트회로 보드 위에 탑재된다. 구조상의 소자들이 탑재된 경우에, 다양한 접합부에 있어서 인접한 도체들의 간격이 반도체 칩에서는 서브 미크론 미터, 패키지에서는 1000㎛, 프린트회로 보드에서의 접합부에서는 500㎛, 및 커넥터에 의한 접합시에는 1,270㎛의 순으로 있다. 전술한 바와 같이, 각 접합부는 그것의 치수를 크게 함으로써 요구를 처리한다.
화상 전송과 같은 500MHz 이상의 클럭신호를 갖는 높은 비트 속도 전송의 경우에, 전송선의 길이가 증가하기 때문에, 전송선에서의 제어선 또는 신호의 길이의 격차는 무시될 수 없고, 또 구동전압 및 신호선 상의 클럭신호에 노이즈가 중첩되기 쉽다. 특히, 그 탑재면 상의 전송선에서의 신호선은 직선이거나 굴곡되어 있어, 신호선의 길이에 있어서의 격차는 필연적이다. 신호의 지연시간은 신호선의 길이와 밀접하게 관련되어 있기 때문에, 동일한 전송선을 통해서 동시에 전송하는 신호들은 신호선의 길이에 있어서의 격차로 인해, 서로 다른 시간에 반도체 칩의 입력단자에 도달한다. 그러한 경우에, 트랜지스터의 동작 타이밍이 혼란되어, 반도체 칩의 미스 동작을 일으킬 수도 있다.
표 1은 퍼스널 컴퓨터에서의 DRAM의 탑재 및 접합기술의 레벨을 나타낸다. 표 1에 있어서, 반도체 칩의 프로세싱 기술의 레벨은 비교기준으로서 "1"로 간주된다. 패키지에서의 탑재 프로세스에 있어서, 탑재의 용이함은 중요한 것으로 간주되기 때문에, 접합부의 치수는 확대되기 쉽고, 따라서 그 위에 입사된 전자기파가 특히 높은 비트 속도 데이터 프로세싱을 위한 반도체 장치의 경우에는 무시될 수 없다.
퍼스널 컴퓨터에서의 DRAM의 몰딩 및 접합기술의 레벨
항목 적용된 기술 배선 피치(㎛) 확대도
1 MPU 메모리 제어장치 웨이퍼의 우수한 프로세싱 0.5 1
2 칩-패키지 접합 와이어 본딩 100 200
3 패키지-프린트회로 보드 접합 땝납 리플로우 500 1000
4 프린트회로 보드-커넥터 접합 프린트회로 보드의 개구부 내에 핀-땜납 접합 1270 2520
5 커넥터-메모리 보드 접합 핀 커넥터 내에 플러그 삽입 1270 2520
6 메모리 보드-패키지 접합 땝납볼 접합 750 1500
7 패키지-칩 접합 Cu-Pb 직접 접합 100 200
8 고속 메모리 칩 가장 많이 개량된 웨이퍼의 우수한 프로세싱 기술 0.25 0.5
메모리들과 메모리 제어장치 사이의 데이터 및 신호전송에 있어서, 노이즈를 억제하는 것은 없어서는 안된다. 메모리 제어장치와 메모리들 사이의 데이터 전송시에 노이즈를 억제하는 수단으로서, 램버스 주식회사(Rambus Inc)에 의해 개발된 램버스 채널이 1997년 10월 제 701호 닉케이 일렉트로닉스(Nikkei Electronics) 31-32 페이지에 보고되어 있다. 패키지의 배선길이를 0으로 하는 방법으로서 페이스 다운(facd down)방식으로 램버스 채널 위에 메모리 칩을 직접 탑재하는 것이 효과적이다.
그러나, 이 경우에, 에이징(aging)에 따라 용인할 수 없는 칩을 미리 제거하는 것이 필요하지만, 현재의 기술 수준에 근거하는 것은 불가능하다. 따라서, 마이크로 BGA(Ball Grid Array)라고 불리는 CSP(Chip Size Package)는 소형의 패키지로서 사용된다. 이 패키지는 땜납 볼을 통해서 프린트회로 보드와 접합된다. 이 패키지에 있어서, 폴리이미드막에 부착된 Cu막을 에칭함으로써 획득되는 배선패턴은 땜납 볼의 볼 패드와 반도체 칩의 본딩 패드를 전기적으로 접속하는 수단으로서 사용된다. 모든 종류의 패키지에 있어서는, 중요한 제조공정이 필요하고, 그것의 재료가격이 높아진다.
따라서, 본 발명의 목적은 반도체 장치의 패키지에서의 배선길이를 짧게 할 수 있는 반도체 장치를 제공하는 데에 있다.
또, 본 발명의 목적은 반도체 장치들 사이에 설치된 전송선에서의 신호선의 전송 지연시간이 서로 동일한 복수개의 반도체 장치를 그 위에 탑재하는 전자장치를 제공하는 데에 있다.
도 1은 본 발명의 바람직한 제 1 실시예에 따른 LOC구조의 DRAM 구조의 아웃라인을 나타낸 평면도,
도 2는 도 1의 A-A'의 단면도,
도 3은 바람직한 실시예에 따른 DRAM과 프린트회로 보드 사이의 접합부를 나타낸 평면도,
도 4a 및 도 4b는 프린트회로 보드 위에 본 발명의 바람직한 제 1 실시예에 따른 메모리가 탑재된 상태를 나타낸 도면,
도 5a 및 도 5b는 프린트회로 보드 위에 본 발명의 바람직한 제 1 실시예에 따른 메모리를 탑재하는 다른 방법을 나타낸 도면,
도 6은 본 발명의 바람직한 제 1 실시예에 따른 DRAM의 리드의 전류에 의해 발생된 자기장을 나타낸 도면,
도 7은 컴퓨터 시뮬레이션에 의해 획득된 리드에 가깝게 배치된 자기막에 대한 와전류 분포를 나타낸 도면,
도 8은 리드와 자기막 사이의 간격이 변경된 경우에 10MHz∼1000MHz의 주파수 범위에서 측정된 리드의 인덕턴스를 나타낸 도면,
도 9는 자기막이 존재하는 경우와 존재하지 않는 경우에 100MHz에서 측정된 리드의 인덕턴스를 나타낸 도면,
도 10은 자기막의 도전율이 변경된 경우에, 주파수의 함수로서 리드의 인덕턴스를 나타낸 도면,
도 11은 고주파수 영역에서 노이즈가 발생된 경우를 설명하는 회로도,
도 12는 전원전압이 5V에서 3.3V로 변경된 경우에 트랜지스터의 전원 및 접지전위의 변동의 허용 한계를 나타내는 도면,
도 13은 반도체 칩 상의 트랜지스터회로의 일례를 나타낸 도면,
도 14는 신호선 1' 상의 전류에 의해 카운터 e.m.f가 신호선 2' 상에 유도된 2개의 병렬 신호선을 나타낸 사시도,
도 15는 용량성 크로스-토크 노이즈를 설명하는 사시도,
도 16은 본 발명의 바람직한 제 2 실시예에 따른 LOC 구조의 DRAM 구조의 아웃라인을 나타내는 단면도,
도 17은 본 발명의 바람직한 제 3 실시예에 따른 LOC 구조의 DRAM 구조의 아웃라인을 나타내는 단면도,
도 18은 본 발명의 바람직한 제 4 실시예에 따른 LOC 및 BGA 구조의 CSP형 DRAM 구조의 아웃라인을 나타낸 평면도,
도 19는 도 18의 주요부분을 나타낸 확대도,
도 20은 도 19의 B-B'의 단면도,
도 21은 도 20에 나타낸 전자기 차폐장치를 나타낸 분해 단면도,
도 22a 및 도 22b는 본 발명의 바람직한 제 4 실시예에 따른 BGA 구조의 CSP형 DRAM의 패키지에서의 신호 리드에 대한 노이즈를 분석하는 컴퓨터 시뮬레이션의 일례를 나타낸 도면,
도 23a 및 도 23b는 도 22a 및 도 22b에 설명된 컴퓨터 시뮬레이션의 결과를 나타낸 도면,
도 24는 본 발명의 바람직한 제 5 실시예에 따른 LOC 및 BGA 구조의 CSP형 DRAM 구조의 아웃라인을 나타낸 평면도,
도 25는 본 발명의 바람직한 제 6 실시예에 따른 전자장치를 나타낸 평면도,
도 26은 본 발명의 바람직한 제 6 실시예에 따른 전자장치를 나타낸 평면도.
* 도면의 주요부분에 대한 부호의 설명 *>
1 : 반도체 칩2 : 금속막
3 : 절연막(폴리이미드막)4 : 신호 리드
5 : 전원/GND 리드6 : 본딩 와이어(Au 와이어)
7 : 밀봉수지8 : 프린트회로 보드
9 : 버스10 : 버스 채널라인
11 : 접합부20 : 커넥터 단자
본 발명의 제 1 특징에 의하면, 반도체 장치는,
반도체 칩과,
반도체 칩의 패드에 접속되어야 할 반도체 칩 위에 설치된 리드를 구비하고,
이 리드는 좌우측의 리드로 이루어져 있으며, 좌측 리드는 좌우측 리드의 1/2 피치만큼 우측 리드에 대하여 스태거(stagger)되로록 배치된다.
본 발명의 제 2 특징에 의하면, 전자장치는,
각각이 동일한 길이를 갖는 복수개의 병렬 및 직렬 버스 채널라인을 갖는 버스 채널라인 보드와,
버스 채널라인 보드 위에 설치된 반도체 장치를 구비하고,
이 반도체 장치의 각각은 병렬 및 직렬 버스 채널라인에 접속되고, 리드의 1/2 피치만큼 스태거된 패턴으로 반대의 방향으로 연장되는 리드를 갖는다.
이하, 첨부도면을 참조하면서 본 발명에 대해서 상세히 설명한다.
다음에, 본 발명의 바람직한 실시예에 대하여 첨부도면을 참조하면서 설명한다.
동일한 기능을 갖는 구조상의 소자들은 모든 첨부도면의 도처에 동일한 참조번호로 표시되므로, 반복되는 설명은 생략할 것이다.
(제 1 실시예)
도 1은 본 발명의 바람직한 제 1 실시예로서 LOC(Lead On Chip) 구조의 DRAM 구조의 아웃라인을 나타내는 평면도이다. 도 2는 도 1의 A-A'선의 단면도이고, 도 3은 프린트회로 보드의 접합부를 나타내는 평면도이다.
도 1 내지 도 3에 있어서, 1은 반도체 칩(DRAM의 LSI)이고, 1A는 반도체 칩(1)의 본딩패드이며, 2는 전자기 차폐막(금속막)이고, 3은 접합을 위한 열가소성 접착제를 갖는 절연막(폴리이미드)이며, 4는 신호용 리드이고, 5는 전원/GND용 리드이며, 6은 본딩 와이어(Au 와이어)이고, 7은 밀봉수지, 8은 다층으로 된 프린트회로 보드를 포함하는 프린트회로 보드, 9는 프린트회로 보드(8) 위에 형성된 동일한 길이를 갖는 복수개의 버스 채널라인으로 구성된 버스, 10은 메모리 구동전압 또는 클럭신호를 전송하는 버스 채널라인, 11은 버스(9) 내의 버스 채널라인(10) 위에 형성된 리드 접합부이다.
도 1 및 도 2에 나타낸 바와 같이, 반도체 칩(1)의 주표면은 본딩패드(1A)가 그 위에 설치된 한 개의 영역을 제외하고 금속막(2)으로 덮여 있고, 절연막(폴리이미드막)(3)은 금속막(2) 위에 형성되어 있다. 절연막 위에는, 신호 리드(4)와 전원/GND 리드(5)가 좌우방향으로 각각 시프트되어 있다.
본딩패드(1A)는 본딩 와이어(6)에 의해 신호 리드(4) 및 전원/GND 리드(5)와 전기적으로 접속되고, 그들 모두는 밀봉수지(7)로 밀봉된다.
패키지의 외부에 있어서, 좌우측의 리드의 위치는 측면 방향으로 버스 채널라인의 1/2 피치만큼 서로 시프트되어 있다. 따라서, 좌우측의 리드는 버스 채널라인(10)과 선택적으로 접속되어 있다. 또한, 전원/GND 리드(5) 및 신호 리드(4)는 프린트회로 보드(8) 상의 좌우측에 각각 탑재되어 있다. LOC 구조의 제조시, 금속막(2)은 열가소성 접착제를 가진 절연막(폴리이미드막)(3)과 반도체 칩(1) 사이에 배치되어 있다.
도 3에 나타낸 바와 같이, 프린트회로 보드(8)는 버스(9)를 구비한다. 리드 접합부(11)는 버스(9)의 버스 채널라인(10) 위에 형성되어 있다.
전송길이가 같은 버스 채널라인(10)은 경제적인 사항을 고려하여 설계된 최소값인 일정한 측면 피치로 프린트회로 보드(8) 위에 설치되어 있다. 설명의 편의상, 인접한 버스 채널라인들의 간격을 0.25mm이라고 가정한다.
신호버스 채널라인은 전원과 GND 버스 채널라인 사이에 위치되어 있다. 전원 및 GND 버스 채널라인의 피치는 0.25mm×2=0.5mm이고, 0.5mm은 1997년의 기술에 따른 리플로우 탑재방법을 적용할 수 있는 최소피치이다. 이 피치에서의 리플로우 탑재방법은 쿼드 플랫 패키지(Quad Flat Package)에서의 높은 실제의 결과를 나타낸다.
전술한 바와 같이, 패키지의 외부에서의 좌우측의 리드 위치는 서로 1/2 피치만큼 시프트되어 있기 때문에, 각 리드 접합부(11)는 그 주위의 영역에 용이하게 고정될 수 있고, 리드에 의해 점령된 영역이 감소될 수 있어, 반도체 장치가 소형화될 수 있다.
반도체 칩(1)을 그 내부에 포함하는 패키지는 프린트회로 보드(8) 위에서 버스(9) 상의 리드 접합부(11)와 전기적으로 접속된다. 이 리드 접합부(11)는 다음과 같이 형성된다. 소정의 직경을 갖는 홀은 포토리소그래피에 의해 버스 채널라인(10) 위에 형성된 열가소성 폴리이미드막과 같은 절연막(18㎛두께의 Cu막) 위에 형성되고, 또 이 버스 채널라인은 노출되어, 1-10㎛ 두께의 Sn 도금된 층이 그 위에 형성된다.
버스 채널라인과 전기적으로 접속되어야 할 반도체 칩(1)의 패키지의 리드(4, 5)의 폭은 버스 채널라인(10)의 폭과 거의 같게 된다. 버스 채널라인(10)의 피치가 0.25mm이고, 그것의 폭이 0.15mm인 경우에, 인접한 버스 채널라인들 사이의 클리어런스(clearance)는 0.1mm이므로, 리드의 폭은 약 0.1mm이어야 한다.
패키지의 리드(4, 5)를 형성하는 리드 프레임의 재료는 0.1mm보다 적은 두께를 갖는 금속판(42 합금 또는 Cu 합금)이다. 이 리드 프레임은 에칭 또는 프레싱에 의해 금속판으로부터 소정 형태로 형성된다. 반도체 칩(1)과 접합되어야 할 리드 프레임의 부분 위에는, 2-10㎛ 두께의 Ag 도금된 막이 형성된다.
열가소성 폴리이미드와 같은, 열저항 특성 및 낮은 유전율을 갖는 절연막은 소위 프리 테이프된(pre-taped) LOC 구조인 반도체 칩과 접합되어야 할 리드 프레임의 표면에 부착된다.
LOC 구조의 DRAM의 리드 프레임에 대한 전술한 절연재료는 폴리이미드막이고, 열가소성 폴리이미드는 폴리이미드막에 인가된다. 그러나, 높은 비트 속도 전송을 위해 사용된 전자장치에 있어서는, 동일한 퍼스널 컴퓨터 내의 반도체 칩 또는 다른 전자장치로부터 방사된 전자기 노이즈가 신호라인 또는 전원라인과 같은 버스 채널라인을 따라 전송되는 노이즈 전류를 유도하기 쉽다. 다음에, 리드 프레임에 부착된 전술한 폴리이미드막에 있어서는, 금속막(2)이 리드 프레임과 대향하는 폴리이미드막의 표면에 이전에 부착되어 있다. 이 구조에 의하면, 금속막(2)이 신호 및 전원 리드의 아래에 있기 때문에, 전자기파의 외부 방사가 억제될 수 있다.
이 반도체 칩(1)은 LOC 구조의 리드 프레임에 부착되고, 반도체 칩(1)은 본딩 와이어(Au 와이어)(6)에 의해 리드 프레임의 리드(4, 5)와 전기적으로 접속된다. 그 후, 패키지의 외형이 트랜스퍼 몰드 기술에 의해 형성된다. 다음에, 패키지의 외부에 나타나는 리드는 금형에 의해 걸윙(gull-wing), J 또는 S형 등의 열 응력을 감소시키는 형상으로 변형되고, 납땜에 의해 접합되어야 할 패키지의 리드가 완성된다. 이 리드(4, 5)는 버스(9)에서의 버스 채널라인(10) 상의 접합부(11)에 납땝된다.
전자기파의 효과는 트랜스퍼 몰드 기술 대신에 새로운 밀봉방법을 채용함으로써 더 감소된다. 이 새로운 밀봉방법은 다음과 같다. LOC 구조의 리드 프레임이 반도체 칩(1)에 부착되고 Au 와이어(6)에 의해 와이어 본딩이 종료된 후에, 액체 언더필(underfill) 물질을 캐리어 테이프에 인가함으로써 획득되는 부재(열가소성 폴리이미드 및 B 단계 에폭시 수지)가 금속막(2)에 부착된다. 이 방법에 의하면, 이 장치에 입사된 외부 전자기파의 효과는 보다 효율적으로 차단될 수 있다.
전술한 패키지를 탑재하는 가요성 프린트회로 보드를 이용하는 경우에, 적어도 2개의 메모리 장치가 0.25mm의 측면 피치와 서로 병렬로 배치된 버스 채널라인으로 구성되는 메모리 버스 위에 탑재된다. 도 4a(평면도) 및 도 4b(측면도)에 나타낸 바와 같이, 메모리 모듈의 경우에, 본 발명에 따른 8-9개의 메모리(40)는 프린트회로 보드의 한 개의 표면 위에 탑재되고, 16-18개의 메모리는 양쪽 표면 위에 탑재된다. 64M DRAM이 탑재된 경우에, 메모리 용량은 1개의 표면에 대하여 64MB 또는 72MB이고, 양쪽 표면에 대하여 128MB 또는 1.42MB이다.
가요성 프린트회로 보드를 이용하는 경우에, 가요성 프린트회로 보드(8)의 한 개의 표면 위에는 최대 18개의 메모리(40)가 탑재되고, 도 5b에 나타낸 바와 같이, 가요성 프린트회로 보드는 (원으로 둘러싸인)그것의 중심부(8A)에서 180°로 굴곡되어 있다.
이 방법에 의하면, 스루홀의 개수가 감소될 수 있기 때문에, 가요성 테이프가 용이하게 제작될 수 있다.
LSI 패키지를 그 위에 탑재한 프린트회로 보드(8)의 입출력부는 커넥터 단자(20)에 의해 접합된다. 이 경우에, 플러그인(plug in) 커넥터 대신에 가요성 프린트회로 보드에 대한 좁은 피치의 커넥터(8A)를 사용하고, 커넥터 단자(20)의 접속부의 배선길이를 짧게 하는 것이 좋다. 가요성 프린트회로 보드 위의 버스 채널라인의 측면 피치는 도 5a에 나타낸 바와 같이 0.25mm이다.
노이즈를 억제하기 위해서는 메모리 장치뿐만 아니라 메모리 제어장치 IC 및 MPU 장치를 메모리 버스 위에 직접 탑재하는 것이 보다 효과적이다.
도 6에 나타낸 바와 같이, 화살표로 표시된 자기회로는 리드(4)(신호라인)에 대한 전기전류에 의해 발생되고, 금속막(2)을 포함하는 매체의 투자율에 대응하는 자속이 발생된다. 그 주변에 강자성체 물질이 없는 경우에는, 특정 투자율을 1이라고 간주한다. 도 7에 나타낸 바와 같이, 와전류(eddy current)가 자속을 감소시키는 방향으로 금속막(2)의 표면 위에 발생하고, 그것에 의해 자속 밀도가 감소된다. 수학식 1에 의해 주어진 다음의 관계는 리드(4)에 대한 신호전류, 주위의 자속 및 금속막(2) 내의 와전류 Is의 관계를 유지한다.
수학식 1에 있어서, Is는 와전류, σ는 금속막(2)의 전기 도전율,는 자속(=∬B·ndS=μo∬H·ndS), B는 자속 밀도, n은 수직방향의 단위 벡터, H는 자장(∫cH·ds=I), I는 신호라인에 대한 신호전류이다.
수학식 1에 의하면, 다음의 특성 (A) 내지 (D)가 분명해진다.
(A) 리드에 대하여, 특정한 값으로 금속판(2)의 전위를 설정할 필요가 없어, 와전류 효과는 리드에 가깝게 금속막(2)을 배치하는 것에 의해서만 획득될 수 있다. 도 8은 와전류에 의해 발생된 자기 인덕턴스의 감소를 나타낸다. 도 7은 컴퓨터 시뮬레이션에 의해 획득된 금속막(2)에 대한 와전류의 분포를 나타낸다.
종래의 방법에 있어서는, 리드(신호선)의 전류에 관한 반환 전류를, 금속막(2)을 통해서 흐르게 하기 위해 접지전위 또는 전원전압 등의 소정의 값으로 금속막(2)의 전위를 설정할 필요가 있었다.
반환 전류가 리드 프레임에 대한 전류의 반환 전류와 반대방향으로 흘렀기 때문에, 종래의 방법은 상호 인덕턴스를 고려하여 도출되었던 효과적인 인덕턴스를 감소시키는데 이용되었다. 즉, 종래의 기술은 반환 전류에 의해 발생된 효과적인 인덕턴스의 감소를 기대했지만, 본 발명은 와전류에 의해 발생된 자기 인덕턴스의 감소를 기대한다. 따라서, 본 발명에 있어서, 금속막(2)의 전위는 마음대로 선택될 수 있고, 그것의 전위를 특정한 값으로 설정할 필요가 없다.
(B) 인덕턴스의 감소는 금속막(2)이 리드(4)에 접근할 때 두드러진다(제 9도). 도 9는 금속막(2)이 존재하는 경우와 존재하지 않는 경우에 100MHz에서 측정된 인덕턴스를 나타낸다.
(C) 자기 인덕턴스는 주파수가 증가함에 따라 감소한다(도 8).
(D) 자기 인덕턴스는 금속막(2)의 도전율이 증가함에 따라 감소한다(도 10). 도 10은 자기 인덕턴스의 주파수 특성을 나타내고, 금속막(2)의 도전율은 파라미터로 표시된다.
와전류는 도 6에서 화살표로 표시된 자속 밀도를 감소시키고, 자속 밀도는 인덕턴스를 감소시킨다. 같은 이유로, 화살표 방향의 성분을 갖는 자속밀도의 유도성 노이즈도 감소된다.
만족스러운 결과를 산출하기 위해서는, 설계의 기본 데이터가 다음과 같이 제한된다.
(a) 금속막(2)의 재료는 Cu, Al, Au, Ag 또는 Cr과 같은 도전율이 높은 금속 또는 합금이고, 그것의 주성분은 상기 언급한 금속이다. 금속의 특정한 저항은 30μΩcm보다 낮아야 한다.
(b) 리드와 금속막(2) 사이의 거리는 150㎛보다 적다. 자속 감소 효과를 이루기 위해서는, 전술한 거리에 대하여 일부 제한이 있어야 하지만, 최대 거리는 그것을 위해 사용되어야 할 TAB 테이프 캐리어의 유전층의 두께를 고려하여 150㎛보다 적게 설정된다.
(c) 제안된 주파수는 디지탈회로의 높은 비트 속도 전송선에 사용되는 주파수에 대응한다. ASIC(Application Specific Internal Circuit)와 DRAM 반도체 칩을 접속하는 프린트회로 보드에 대한 MPU, MPU와 반도체 칩 세트를 접속하는 프린트회로 보드 및 패키지 내의 반도체 칩의 외부단자를 리드단자와 접속시키는 데이터 버스의 내부회로에 적합한 클럭신호와 디지탈 신호를 전송해야 한다.
표 2 및 표 3은 신호라인과 전원라인에 대한 리드의 길이와, 금속막이 존재하지 않는 경우와 금속막이 존재하는 경우에 근사치 계산에 의해 도출된 자기 인덕턴스를 나타낸다. 표 4 및 표 5는 각 칼럼들과 전송신호의 대응하는 지연시간에 나타난 리드의 길이를 나타낸다. 표 2 및 표 3에서의 자기 인덕턴스의 단위는 nH/mm이고, 표 4 및 표 5에서의 신호지연 시간의 단위는 p sec(10-13sec)이다. 표 2 및 표 3에 나타낸 바와 같이, 금속막이 존재하지 않는 경우에 리드의 길이는 1-2mm이고, 대응하는 자기 인덕턴스는 1-2 nH/mm이지만, 이 값은 금속막이 존재하는 경에 1/2로 감소된다. 표 4 및 도 5에 나타낸 바와 같이, 패키지와 접속된 리드의 지연신간의 편차는 1-20 p sec이고, 제어 리드의 지연시간은 그것과 함께 접속되는 땜납 볼에 의해 제어되기 때문에, 지연시간의 편차가 3 p sec 내로 유지된다는 것은 명백하다 (최소 지연시간으로부터 제 1 또는 제 2 칼럼의 편차를 참조).
최근에, 100MHz-1GHz의 클럭신호를 갖는 데이터 전송은 중요한 것으로 간주되고 있다. 사인곡선의 신호에 있어서는, 10MHz-15GHz의 주파수를 고려해야 한다. 10MH보다 작은 주파수 영역에 있어서, 와전류 Is에 의한 자속 감소 효과는 실제로 중요하지 않기 때문에, 전술한 저주파수는 본 발명의 범위를 넘는다.
클럭과 사인곡선 신호 사이에는 후에 언급한 관계가 있고, 또 클럭신호의 상승부 또는 하강부는 노이즈 발생과 밀접한 관계가 있다. 이 부분의 파형은 푸리에 전개식에 의해 사인곡선의 신호성분으로 분석되고, 최대 진폭을 갖는 사인곡선 성분은 기본적인 성분으로 간주된다. 전술한 주파수 범위는 그것의 열번째의 고조파를 고려함으로써 최대로 설정된다.
다음에, 고주파수 영역에서의 노이즈의 발생에 대하여 도 11을 참조하면서 설명한다. 후에 언급한 4종류의 노이즈 발생에 대하여 열거할 수 있다. 도 11에 있어서, 100은 반도체 칩 내의 트랜지스터회로의 예이다.
1) 전원전위의 변동 및 접지전위의 변동
접지전위의 변동은 접지 바운싱(ground bouncing)이라고 불려지고, 전원의 변동과는 분리된다. 이것은 접지전위의 변동에 대한 허용이 전원의 변동보다 더 엄격하다는 것에서 유래되었지만, 이들 현상은 같은 이유로 인해 발생된다(도 12). 도 12는 전원전압이 5V에서 3V로 변경된 경우에, 트랜지스터의 동작에 대한 전원 및 접지전위의 마진의 변동을 나타낸다.
도 13에 나타낸 회로에 있어서, 몇몇 라인에 대한 전류는 동일한 전원 및 동일한 회로 내로 흐르고, 반도체 칩(1)의 단자의 전위는 고유의 전원 및 접지전위가 아니라, 라인의 인덕턴스 및 라인을 통해서 흐르는 전류에 의해 결정된 전위이다.
(1) 다수의 전원 및 접지회로는 라인을 통해서 흐르는 전류를 분배하고, 특정회로로 전류가 집중되는 경우를 피하기 위해 제공된다. 상기 언급한 이유로 인해, 바람직한 제 1 실시예에 있어서는, 1개 또는 2개의 신호선이 접지선 및 전원선을 구비한다.
(2) 전원선 및 접지선의 인덕턴스는 감소되어야 한다. 이것은 이들 인덕턴스를 감소시켜서 이들 신호선을 짧게 하는 하나의 방법이다. 또한, 또 다른 방법은 바람직한 제 1 실시예에 나타낸 바와 같이 금속막(전자기 차폐막)(2)을 이들 리드에 가깝게 설정하고, 와전류의 효과를 이용하는 것이다.
2) 크로스 토크 노이즈(cross-talk noise)(전화선에서의 크로스 토크와 비슷한 현상)
2종류의 크로스 토크 노이즈가 있는데, 하나는 유도 노이즈이고, 다른 하나는 수동 노이즈이다.
2종류의 노이즈는 어떤 경우에는 동시에 발생되어, 서로 그들을 분리하는 것이 어렵다.
(1) 유도 크로스 토크 노이즈
라인을 통해서 흐르는 전류에 의해 발생된 자속은 인접한 라인과 연결되고, 카운터 e.m.f. V는 라인을 따라 발생된다. 이 현상에서, 라인 사이의 상호 인덕턴스 M은 주요한 역할을 수행한다. 리드에 가깝게 배치된 금속막(2)에서 발생된 와전류 Is는 유도선에 의해 발생된 자속을 감소시키기 때문에, 상호 인덕턴스 M은 현저하게 감소된다. 바람직한 제 1 실시예에 있어서, 금속막(2)이 리드에 가깝게 배치될 때, 측정된 상호 인덕턴스 M은 보통의 경우와 비교하여 0.1의 순서에 있다. 금속막(2)에서 발생된 와전류 Is는 외부 노이즈의 침입을 억제할 뿐만 아니라, 내부회로에 발생된 내부 노이즈의 리이크를 억제한다(도 14). 도 14에 나타낸 바와 같이, 전류 I가 (도 1에서의 신호 리드(4)에 대응하는)신호선 1' 내에 흐르는 경우에, 카운터 e.m.f. V=jwMI는 (도 1에서의 신호 리드(4)에 대응하는)신호선 2'에서 발생한다.
(2) 용량성 크로스 토크 노이즈
라인들 사이의 일부분의 콘덴서 C1, C2및 C3으로 인해, 노이즈 전압은 용량성 전압 분할에 의해 인접한 라인 상에서 발생한다. 노이즈 전압은 접지 콘덴서 Cg와 라인들 사이의 일부분의 콘덴서 C1, C2, C3로부터 도출되는 용량성 전압 분할비에 의해 결정된다. 일부분의 콘덴서 C1, C2, C3이 접지 콘덴서 Cg와 비교하여 매우 작으면, 용량성 크로스 토크는 심각한 문제가 되지 않는다(도 15). 도 15에 나타낸 바와 같이, 펄스 전류가 신호선 1'에 흐르는 경우에, 수학식 2에 의해 주어진 용량적으로 분리된 전압이 신호선 2' 상에서 발생한다.
C1≪Cg, V2P인 경우에, 용량성 크로스 토크 노이즈는 심각한 문제가 되지 않는다.
전술한 바와 같이, 리드(4)에 대한 전류 I에 의해 발생된 자속이 감소되는 방향으로 흐르는 와전류 Is가 리드(4)에 가깝게 배치된 금속막(2) 위에서 발생하기 때문에, 라인들의 인덕턴스(라인들의 자기 인덕턴스 및 라인들 사이의 상호 인덕턴스) 및 라인 사이의 유도성 크로스 토크가 감소될 수 있다. 따라서, 신호 및 데이터의 전송속도가 증가될 수 있다.
3) 반사 노이즈
반사 노이즈는 라인의 특성 임피던스가 변경되는 점에서 발생하는 신호의 반사에 의해 발생된다. 반사파는 발송 단부로 되돌아가기 때문에, 신호는 노이즈가 그 위에 중첩되는 경우와 비슷하게 왜곡된다. 또한, 반사된 신호성분이 수신 단부에 도달하지 않기 때문에, 전송된 신호도 왜곡된다. 주파수가 높고, 라인이 분배된 성분 라인으로서 취급되어야 하는 경우에, 반사 노이즈는 문제가 된다. 본 발명에서 중요한 것으로서 간주되는 주파수 범위 10MHz-15GHz에 있어서, 이 현상은 라인 길이가 수십 mm로 되는 경우에는 문제가 된다. 매우 짧은 배선길이를 갖는 반도체 칩(1)에 있어서는, 반사 노이즈를 고려할 필요가 없다.
반사 노이즈는 프린트회로 보드 위의 전송선에서는 문제가 된다. 이 프린트회로 보드의 구조는 라인의 특성 임피던스가 일정하게 유지되도록 설계된다. 패키지에서의 배선에서 대응책을 고안하는 것은 어렵고, 이 배선의 길이는 수십 mm이다. 이 현상은 일체로 된 성분회로를 고려함으로써 어느 정도까지는 질적으로 이해할 수 있지만, 이 문제를 양적으로 분석하기 위해서는, 분배된 성분라인에 근거한 분석이 필요하다.
신호의 전송시간 및 전파속도를 아는 것은 매우 중요하다. 실시예 1에 있어서, 라인의 절연재료는 폴리이미드이기 때문에, 폴리이미드의 유전체 상수는 신호의 전파속도를 결정한다. 표 6은 신호의 전송거리 및 전파속도를 나타낸다. 광속도가 (2,998 E+11) mm/sec라고 가정하여 데이터를 계산한다.
서로 다른 라인을 통해서 동시에 시작하고 송신하는 신호가 서로 다른 시간에 반도체 칩의 입력단자에 도달하면, 반도체 칩 내의 트랜지스터의 동작 타이밍은 서로 달라서, 미스 동작이 발행하게 되므로, 이 현상은 일종의 노이즈로 취급된다. 이 현상은 주파수가 증가함에 따라 엄격하게 제어되어야 한다. 신호라인과 제어회로에는 특별한 주의가 있어야 한다.
(제 2 실시예)
도 16은 본 발명의 바람직한 제 2 실시예에 따른 LOC 구조의 DRAM 메모리의 구조를 나타낸다.
도 16에 나타낸 바와 같이, 본 발명의 바람직한 제 2 실시예에 따른 LOC 구조의 DRAM은 바람직한 제 1 실시예에 따른 LOC 구조의 DRAM을 개량한 것이고, 여기서, 금속막(전자기 차폐막)(2b)은 폴리이미드층(21)을 통해서 전술한 리드(4, 5) 위에 직접 더 설치된다. 즉, 리드(4, 5)는 금속막(2a, 2b) 사이에 삽입되고, 전자기파의 효과는 더 감소될 수 있다. 도 16에 있어서는, 본딩 와이어를 생략한다.
(제 3 실시예)
도 17은 본 발명의 바람직한 제 3 실시예에 따른 LOC 구조의 DRAM 메모리의 구조의 아웃라인을 나타낸 단면도이다.
도 17에 나타낸 바와 같이, 바람직한 제 3 실시예에 따른 LOC 구조의 DRAM은 전자기파를 억제하는 장치의 관점에서 보면 바람직한 제 1 실시예에 따른 LOC 구조의 DRAM을 개량한 것이다. 리드(4, 5)의 총 길이는 거의 반도체 칩(1)의 길이와 동일하고, 전자기파의 효과는 반도체 칩(1) 및 금속막(2)(전자기 차폐층)에 의해 감소된다. 도 17에 나타낸 구조는 전자기파로부터 보호하는 관점에서 도 16에 나타낸 구조보다 못하지만, LOC 구조를 소형화하는데는 적합하다.
(제 4 실시예)
도 18은 본 발명의 바람직한 제 4 실시예에 따른 BGA 및 LOC 구조의 CSP형 DRAM의 평면도이다.
도 19는 도 18의 주요한 부분을 나타낸 확대도이고, 도 20은 도 19의 B-B'의 단면도이며, 도 21은 도 20에 나타낸 전자기파 차단장치를 나타내는 분해 단면도이다. 도 18 내지 도 21에 있어서, 31은 땜납 볼, 32는 BGA 구조의 CSP형 DRAM 패키지에서의 리드, 33은 땜납 볼 탑재용 홀이 그 위에 형성되는 폴리이미드막(절연막), 34는 에폭시 시리즈의 수지로 형성된 접착제, 35는 땜납 볼 탑재용 홀, 36은 열가소성 폴리머 또는 B 단계의 에폭시 수지로 형성된 열가소성 접착제이다.
도 18 내지 도 21에 나타낸 바와 같이, BGA 구조의 CSP형 DRAM은 고속 메모리에 사용된 마이크로 BGA 패키지로 형성되고, 반도체 칩의 외부단자는 반도체 칩의 한 개의 표면 위에 형성된다. 반도체 칩의 본딩 패드(1A)는 그것의 주표면의 중심부에 위치되어 있다. 도 20 및 도 21에 나타낸 바와 같이, 반도체 칩(1)의 주표면은 본딩패드(1)의 영역을 제외하고 열가소성 접착제(36)를 통해서 금속막(전자기 차폐막)(2)으로 덮여 있고, 금속막(2)은 절연막(폴리이미드막)(3)으로 덮여 있다. 신호 및 전원/GND에 대한 리드(32)는 에폭시 수지로 형성된 접착제(34)를 통해서 절연막(3) 위에 형성되고, 리드(32)의 단자부는 반도체 칩(1)의 주표면 위의 본딩패드(1A)와 전기적으로 접속된다.
땜납 볼을 탑재하는 홀이 그 위에 형성된 폴리이미드막(절연막)(33)은 접착제(34)에 의해 전술한 리드(32)에 부착되고, 땜납 볼(31)은 땜납 볼 탑재용 홀(35) 위에 설정된다. 신호 리드(32)와 전기적으로 접속되는 땜납 볼(31)은 좌측에 위치되고, 전원/GND 리드(32)와 접속된 전원/GND 땜납 볼(31)은 우측에 위치된다. 신호 땜납 볼의 위치와 전원/GND 볼의 위치는 1/2 피치만큼 길이방향으로 서로 시프트되어 있다.
전술한 바와 같이, 도 18에 나타낸 땜납 볼(31)의 배치에 있어서, 반도체 장치의 본딩패드로부터 시작되는 리드(32)는 용이하게 설치될 수 있고, 패키지 내의 배선길이는 바람직한 제 1 실시예의 경우와 비슷하게 짧아질 수 있다.
또한, 금속막(2)은 절연막을 통해서 리드(32)와 반도체 칩(1) 사이에 설치되기 때문에, 전송선 상의 구동전압 및 클럭신호 등의 신호에 노이즈가 중첩되어 있는 상태를 피할 수 있다. 또한, 신호선의 인덕턴스가 신호선과 가깝게 금속막(2)을 배치함으로써 감소될 수 있기 때문에, 신호 또는 데이터의 전송속도가 증가될 수 있다.
표 7a 및 표 7b는 CSP형 BGA 패키지 내의 땜납 볼 단자의 배치의 예를 나타낸 것이다.
CSP형 BGA 패키지의 볼 단자의 배치의 예
칩단자의 접합부의 컬럼수 신호/제어선의 볼단자 전원/GND선의 볼단자
칼럼 1 칼럼 2 칼럼 3 칼럼 4
1 SCK
2 VDD
3 DQ8
4 DQ7
5 CMD
6 GND
7 DQ6
8 DQ5
9 GND
10 VDD
11 DQ4
12 DQ3
13 VDD
14 GND
15 DQ2
16 DQ1
17 Vterm
18 GND
19 DQ0
20 CTMN
21 Vref
22 CFMN
23 CTM
24 RQ3
25 CFM
CSP형 BGA 패키지의 볼 단자의 배치의 예
칩단자의 접합부의 컬럼수 신호/제어선의 볼단자 전원/GND선의 볼단자
칼럼 1 칼럼 2 칼럼 3 칼럼 4
26 VDDa
27 RQ1
28 RQ2
29 GNDa
30 VDD
31 RQ0
32 DQ1
33 VDD
34 GND
35 DQ0
36 DQ3
37 GND
38 VDD
39 DQ2
40 DQ5
41 VDD
42 GND
43 DQ4
44 DQ7
45 GND
46 Sin
47 DQ6
48 DQ8
49 VDD
50 Sout
표 7a 및 표 7b에서, 볼 단자 DQ0-DQ8은 데이터 단자이고, 동일한 RQ1-RQ3는 칼럼 제어단자이다.
다음에, 바람직한 제 4 실시예에 따른 CSP형 BGA 패키지의 경우의 컴퓨터 시뮬레이션에 의한 노이즈의 분석에 대하여 설명한다. 도 22a 및 도 22b는 패키지 내의 라인 위에 펄스가 전송되는 경우의 컴퓨터 시뮬레이션의 상태를 나타낸다. 도 22a는 패키지 내의 신호 전송선을 나타내고, 도 22b는 전송된 펄스의 파형을 나타낸다. 도 23a 및 도 23b는 CSP형의 BGA 패키지의 경우의 컴퓨터 시뮬레이션의 결과를 나타내고, 도 23a는 램버스 채널로부터 반도체 칩으로 펄스가 전송되는 경우의 펄스의 파형을 나타내며, 도 23b는 반도체 칩으로부터 램버스 채널로 펄스가 전송되는 경우의 펄스의 파형을 나타낸다.
도 22a 및 도 22b에서, DRAM은 반도체 칩(1)으로서 사용되고, 실제적인 경우에 대해서는 패키지 상의 리드(4, 5)가 적합하도록 MDS(Micro Design System) 소프트웨어가 변형된다. 37은 펄스 발생기, R은 저항(25Ω), 38은 DC전원이다. Vct1i, Vct2i, Vpi는 패키지 상의 리드에 대한 입력전압이다. Vct20, Vdd, Vct10, Vpo및 Vg는 반도체 칩(DRAM)(1)의 입력전압이다.
도 23a 및 도 23b에 있어서, Vg는 접지전위이고, Vct10, Vct1i, Vct20, Vct2i는 펄스가 그 위에 전송되는 한 개의 신호선에 인접한 신호선들에 대한 크로스 토크 노이즈이다. Vpo, Vpi는 각각 반사 및 신호지연에 의해 발생된 파형 왜곡이다. Vdd는 전원전압이다. 도 23a는 램버스 채널로부터 칩으로 신호 펄스가 전송되는 경우의 파형을 나타내고, 도 23b는 칩으로부터 램버스 채널로 신호 펄스가 전송되는 경우의 파형을 나타낸다. 패키지에서의 리드의 길이는 양쪽의 경우에 4mm라고 가정한다.
(제 5 실시예)
도 24는 본 발명의 바람직한 제 5 실시예에 따른 BGA 및 LOC 구조의 CPS형 DRAM 을 나타내는 평면도이다.
도 24에 나타낸 바와 같이, 본 발명의 바람직한 제 5 실시예에 따른 BGA 및 LOC 구조의 CPS형 DRAM은 바람직한 제 4 실시예에서의 제 1 및 제 4 칼럼의 땜납 볼을, 길이방향으로 1/2 피치만큼 제 2 및 제 3 칼럼의 땜납 볼로부터 시프트시킴으로써 획득될 수 있다. 도 24에 나타낸 구성에 의하면, 배선이 간소화될 수 있고, 비록 그 효과가 작더라도, 제 1 및 제 4 칼럼 내의 땜납 볼에 대한 리드의 길이가 짧아질 수 있다.
(제 6 실시예)
도 25 및 도 26은 BGA 및 LOC 구조의 CSP형 DRAM을 그 위에 탑재하는 전자장치의 구조의 아웃라인을 설명하는 평면도를 나타낸다. 40은 본 발명에 따른 메모리이다. 41은 복수개의 버스 채널라인(41A)이 설치된 프린트회로 보드, 42는 마이크로프로세서(MPU), 43은 메모리 제어장치, 44는 땜납 볼이다.
도 25에 나타낸 바와 같이, 본 발명의 바람직한 제 6 실시예에 따른 전자장치에 있어서, MPU(42), 메모리 제어장치(43) 및 복수개의 메모리(40)는 서로 병렬로 배치된 복수개의 선형 버스 채널라인(41A)이 설치된 프린트회로 보드(41) 위에 탑재된다.
도 26에 나타낸 바와 같이, 버스 채널라인의 피치는 0.25mm 또는 0.375mm이고, 전술한 메모리(40)의 리드와 전기적으로 접속된 땜납 볼(44)의 피치는 0.5mm 또는 0.75mm이다.
전술한 메모리(40)의 땜납 볼(44)은 버스 채널라인(같은 길이의 라인)(41A)과 선택적으로 접속되고, 좌우측의 리드들은 1/2 피치만큼 시프트되어 버스 채널라인(41A) 위에 위치되어 있다.
MPU(42) 및 메모리 제어장치(43) 상의 볼 어레이의 땜납 볼(44)은 메모리(40)의 경우와 비슷하게 버스 채널라인(41A)과 선택적으로 접속되고, 좌우측의 리드들은 1/2 피치만큼 서로 시프트되어 버스 채널라인(41A) 위에 위치되어 있다.
전술한 바와 같이, MPU(42), 메모리 제어장치(43), 복수개의 메모리(40)가 서로 병렬로 배치된 복수개의 버스 채널라인으로 구성되는 프린트회로 보드(41) 및 절연성 프린트회로 보드 위에 탑재되기 때문에, 반도체 장치들 사이에 설치된 전송선에서의 신호선의 전송 지연시간은 균등하게 될 수 있다.
만족스러운 결과들은 버스 채널라인의 피치가 0.25mm 또는 0.375mm이고, 외부 리드들의 피치 및 리드와 전기적으로 접속된 BGA의 땜납 볼이 0.5mm 및 0.75mm인 반도체 메모리장치의 전기적, 기계적 특성의 관점으로부터 실험적으로 확인된다.
특히, 전자장치의 구동전압 또는 전송에 대한 클럭신호에 중첩된 노이즈가 감소되고, 데이터 프로세싱의 효율이 향상될 수 있다.
바람직한 제 1 내지 제 6 실시예에서의 반도체 메모리장치의 경우에 대하여 설명했지만, 본 발명의 적용분야가 결코 반도체 메모리장치에 제한되지 않는다는 것은 당연한 것이다.
본 발명의 결과들은 다음과 같이 요약할 수 있다.
(1) LOC 구조의 반도체 장치에 있어서, 좌측의 리드와 우측의 리드는 1/2 피치만큼 서로 시프트되기 때문에, 반도체 장치의 외부에 리드를 용이하게 제공할 수 있고, 또 반도체 장치의 패키지 내의 리드 길이를 짧게 할 수 있다.
(2) 반도체 장치에 대한 전자기파의 효과는 전자기 차폐막을 제공함으로써 감소될 수 있기 때문에, 전송선 상의 클럭신호 및 구동전압에 중첩된 노이즈가 감소될 수 있다. 또한, 신호 리드의 인덕턴스가 신호 리드에 가깝게 전자기 차폐막을 배치함으로써 감소될 수 있기 때문에, 신호의 전송속도가 증가될 수 있고, 또 데이터 프로세싱의 효율이 향상될 수 있다.
(3) 반도체 메모리 장치의 버스 채널라인 표면과 프린트회로 보드의 버스 채널라인 표면이 서로 반대방향로 향하게 함으로써, 프린트회로 보드가 홀을 관통하지 않고 용이하게 제작될 수 있다.
(4) 각각이 균등한 전송 길이를 갖는 복수개의 직렬 및 병렬 버스 채널라인이 설치된 프린트회로 보드 위에 복수개의 반도체 장치(특히, 반도체 메모리장치)를 탑재함으로써, 반도체 장치들 사이에 설치된 버스 채널라인에서의 신호라인의 길이가 균등하게 될 수 있다.
만족스러운 결과들은 전기적, 기계적 특성의 관점으로부터 버스 채널라인의 피치가 0.25mm 또는 0.375mm이고, 외부 리드의 피치 및 리드와 전기적으로 접속된 BGA의 땜납 볼의 피치가 0.5mm 또는 0.75mm인 반도체 장치에 의해 획득된다.
본 발명에 의하면, 전자장치의 구동전압 또는 전송선 상의 클럭신호에 중첩된 노이즈가 감소될 수 있고, 또 전자장치의 데이터 프로세싱의 속도가 증가될 수 있다.
본 발명은 완전하고 분명한 개시를 위해 특정한 실시예에 대하여 설명했지만, 첨부된 특허청구범위는 이와 같이 제한되는 것이 아니라, 기본원리 내에 속하는 본 발명의 기술분야의 당업자에게 발생되는 모든 변형 및 택일적인 구성을 이용함으로써 해석될 것이다.

Claims (13)

  1. 반도체 칩과,
    상기 반도체 칩의 패드와 접속되어야 할 상기 반도체 칩 위에 설치된 리드를 구비하고,
    상기 리드는 좌우측 리드로 구성되고, 상기 좌측 리드는 상기 좌우측 리드의 1/2 피치만큼 상기 우측 리드에 대하여 스태거되도록 배치된 것을 특징으로 하는 반도체 장치.
  2. 제 1 항에 있어서,
    절연막을 통해서 상기 리드와 반도체 칩 사이에 설치된 금속막을 더 구비한 것을 특징으로 하는 반도체 장치.
  3. 제 1 항에 있어서,
    상기 우측 리드는 신호 리드로서 사용되고, 상기 좌측 리드는 전원 또는 접지 리드로서 사용되는 것을 특징으로 하는 반도체 장치.
  4. 제 1 항에 있어서,
    상기 좌측 리드는 신호 리드로서 사용되고, 상기 우측 리드는 전원 또는 접지 리드로서 사용되는 것을 특징으로 하는 반도체 장치.
  5. 제 3 항 또는 제 4 항에 있어서,
    절연막을 통해서 상기 리드와 상기 반도체 칩 사이에 설치된 금속막을 더 구비한 것을 특징으로 하는 반도체 장치.
  6. 제 1 항에 있어서,
    상기 리드의 각각은 땜납 볼 그리드 어레이로 땜납 볼과 접속되는 것을 특징으로 하는 반도체 장치.
  7. 제 1 항에 있어서,
    상기 반도체 장치는 반도체 메모리장치인 것을 특징으로 하는 반도체 장치.
  8. 제 1 항에 있어서,
    상기 반도체 장치에 대한 상기 리드의 각각은 버스 채널라인 보드 상의 버스 채널라인과 대향하는 것을 특징으로 하는 반도체 장치.
  9. 각각이 같은 길이를 갖는 복수개의 병렬 및 직렬 버스 채널라인을 갖는 버스 채널라인 보드와,
    상기 버스 채널라인 보드 위에 설치된 반도체 장치를 구비하고,
    상기 반도체 장치의 각각은 상기 병렬 및 직렬 버스채널 라인과 접속된 리드를 갖고, 상기 리드는 상기 리드의 1/2 피치만큼 스태거된 패턴으로 반대방향으로 연장되는 것을 특징으로 하는 반도체 장치.
  10. 제 9 항에 있어서,
    상기 반도체 장치는 복수개의 메모리로 구성되는 것을 특징으로 하는 반도체 장치.
  11. 제 9 항에 있어서,
    상기 반도체 장치는 마이크로프로세서 유니트, 반도체 장치, 메모리 제어장치, 및 복수개의 메모리로 구성되는 것을 특징으로 하는 반도체 장치.
  12. 제 9 항에 있어서,
    상기 인접한 버스 채널라인들 사이의 간격은 0.25mm 또는 0.375mm이고, 상기 반도체 장치의 외부 리드의 피치 또는 각각이 상기 반도체 장치 상의 상기 리드와 접속되는 땜납 볼 그리드 어레이의 땜납 볼의 피치는 0.5mm 또는 0.75mm인 것을 특징으로 하는 반도체 장치.
  13. 제 12 항에 있어서,
    상기 외부 리드 또는 상기 땜납 볼 그리드 어레이의 상기 땜납 볼은, 상기 외부 리드 또는 상기 땜납 볼이 상기 버스 채널라인과 선택적으로 접속되도록 배치되는 것을 특징으로 하는 반도체 장치.
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100639183B1 (ko) * 2004-11-15 2006-10-30 매그나칩 반도체 유한회사 고주파용 반도체 패키지

Families Citing this family (28)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6285558B1 (en) * 1998-09-25 2001-09-04 Intelect Communications, Inc. Microprocessor subsystem module for PCB bottom-side BGA installation
JP3424581B2 (ja) * 1999-01-26 2003-07-07 日立電線株式会社 Ｂｇａ用テープキャリアおよびそれを用いた半導体装置
US6950891B1 (en) * 1999-12-14 2005-09-27 Intel Corporation Signal routing between a memory control unit and a memory device
US6348728B1 (en) 2000-01-28 2002-02-19 Fujitsu Limited Semiconductor device having a plurality of semiconductor elements interconnected by a redistribution layer
JP2001290696A (ja) * 2000-04-07 2001-10-19 Minolta Co Ltd メモリ基板
KR100408391B1 (ko) * 2000-06-09 2003-12-06 삼성전자주식회사 전원 배선을 개선한 볼그리드 어레이 패키지 반도체 장치
US6445603B1 (en) 2000-08-21 2002-09-03 Micron Technology, Inc. Architecture, package orientation and assembly of memory devices
US6275446B1 (en) 2000-08-25 2001-08-14 Micron Technology, Inc. Clock generation circuits and methods
US6541849B1 (en) * 2000-08-25 2003-04-01 Micron Technology, Inc. Memory device power distribution
US6563299B1 (en) * 2000-08-30 2003-05-13 Micron Technology, Inc. Apparatus for measuring parasitic capacitance and inductance of I/O leads on an electrical component using a network analyzer
US6627999B2 (en) 2000-08-31 2003-09-30 Micron Technology, Inc. Flip-chip with matched signal lines, ground plane and ground bumps adjacent signal bumps
US6462423B1 (en) * 2000-08-31 2002-10-08 Micron Technology, Inc. Flip-chip with matched lines and ground plane
US6349050B1 (en) 2000-10-10 2002-02-19 Rambus, Inc. Methods and systems for reducing heat flux in memory systems
US6912290B1 (en) 2000-11-16 2005-06-28 Alpine Electronics, Inc. Speaker unit for low frequency reproduction
DE10121241B4 (de) * 2001-04-30 2005-07-07 Infineon Technologies Ag Integrierte Schaltung
DE10146307A1 (de) * 2001-09-19 2003-05-08 Infineon Technologies Ag Verfahren zur optischen Kontrolle von Halbleiterbauelementgehäusen, Verfahren zur Herstellung des Halbleiterbauelements sowie entsprechendes Halbleiterbauelement
DE10203151C1 (de) 2002-01-28 2003-10-09 Infineon Technologies Ag Vorrichtung zum Anschließen von Halbleitermodulen, insbesondere Speicherbänken
JP3923368B2 (ja) * 2002-05-22 2007-05-30 シャープ株式会社 半導体素子の製造方法
JP4754201B2 (ja) * 2004-10-13 2011-08-24 エルピーダメモリ株式会社 半導体装置
US20070018292A1 (en) 2005-07-22 2007-01-25 Sehat Sutardja Packaging for high speed integrated circuits
EP1746648A3 (en) * 2005-07-22 2008-09-03 Marvell World Trade Ltd. Packaging for high speed integrated circuits
JP2007128339A (ja) * 2005-11-04 2007-05-24 Matsushita Electric Ind Co Ltd 半導体装置のパッケージ設計方法、これを実施するためのレイアウト設計ツール及びこれを用いた半導体訴追の製造方法
US7829997B2 (en) * 2007-04-04 2010-11-09 Freescale Semiconductor, Inc. Interconnect for chip level power distribution
WO2008139273A1 (en) * 2007-05-10 2008-11-20 Freescale Semiconductor, Inc. Power lead-on-chip ball grid array package
US9318403B2 (en) 2007-06-25 2016-04-19 Stats Chippac Ltd. Integrated circuit packaging system with magnetic film and method of manufacture thereof
US20080315374A1 (en) * 2007-06-25 2008-12-25 Sung Soo Kim Integrated circuit package-in-package system with magnetic film
US8791582B2 (en) 2010-07-28 2014-07-29 Freescale Semiconductor, Inc. Integrated circuit package with voltage distributor
US8288871B1 (en) 2011-04-27 2012-10-16 Taiwan Semiconductor Manufacturing Company, Ltd. Reduced-stress bump-on-trace (BOT) structures

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2856642B2 (ja) * 1993-07-16 1999-02-10 株式会社東芝 半導体装置及びその製造方法
JPH07235564A (ja) * 1993-12-27 1995-09-05 Toshiba Corp 半導体装置
US6271582B1 (en) * 1997-04-07 2001-08-07 Micron Technology, Inc. Interdigitated leads-over-chip lead frame, device, and method for supporting an integrated circuit die

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100639183B1 (ko) * 2004-11-15 2006-10-30 매그나칩 반도체 유한회사 고주파용 반도체 패키지

Also Published As

Publication number Publication date
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JPH11204717A (ja) 1999-07-30

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