KR100895816B1 - 반도체 패키지 - Google Patents

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KR100895816B1
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Abstract

반도체 패키지가 개시되어 있다. 반도체 패키지는 반도체 패키지는 제1 면 및 상기 제1 면과 대향 하는 제2 면 및 측면들을 갖는 기판 몸체, 상기 제1면 상에 배치된 접속 패드 및 상기 제1 면 및 상기 제2 면 중 적어도 하나의 에지에 배치된 접지 단자를 갖는 기판; 상기 접속 패드와 전기적으로 연결된 반도체 칩; 및 상기 접지 단자와 전기적으로 연결된 제1 전자파 차폐부 및 상기 제1 전자파 차폐부로부터 상기 측면들과 마주하도록 연장된 제2 전자파 차폐부를 갖는 전자파 차폐 부재를 포함한다.

Description

반도체 패키지{SEMICONDUCTOR PACKAGE}
본 발명은 반도체 패키지에 관한 것이다.
일반적인 반도체 소자는 순도 높은 실리콘으로 이루어진 실리콘 웨이퍼(silicon wafer)에 반도체 칩(semiconductor chip)을 제조하는 반도체 칩 제조 공정(semiconductor chip manufactruing process), 반도체 칩을 전기적으로 검사하는 다이 소팅 공정(die sorting process) 및 양품 반도체 칩을 패키징하는 패키징 공정(packaging process) 등을 통해 제조된다.
여기서, 양품 반도체 칩을 패키징하는 반도체 패키징 공정은 일반적으로, 베이스 기판의 상부면에 접착제를 개재하여 반도체 칩을 부착하는 다이 어테치(die attach) 공정, 반도체 칩의 상부면에 배열된 본딩 패드들과 기판의 상부면에 배열된 접속 패드들을 연결시키는 공정 및 기판의 상부면을 몰딩 수지로 덮어 반도체 칩을 외부 환경으로부터 보호하는 밀봉부를 형성하는 몰딩(molding)공정을 포함한다.
상술한 과정을 통해 완성된 반도체 패키지를 동작시킬 경우 반도체 패키지의 동작과정에서 불가피하게 전자파가 발생된다. 전자파는 보통 기판의 상부면과 하부 면에 배치되고 외부의 전기적 신호 및 반도체 칩의 전기적 신호를 전달하는 회로부, 전원선 및 접지 단자에서 발생된다. 전원선 및 접지 단자는 기판을 중심으로 서로 수직으로 마주보도록 배치되는데, 전원선 및 접지 단자가 수직으로 마주볼 경우 공진에 의해 전자파가 발생된다. 공진에 의해 발생된 전자파는 보통 기판의 에지쪽으로 방사되어 반도체 패키지의 외부로 방출된다.
이러한 반도체 패키지가 전자기기에 실장 된 경우, 반도체 패키지에서 발생된 전자파가 방출되어 전자기기에 실장 된 다른 전자부품에 전자파 장해(Electromagnetic Interference; EMI)를 준다. 이로 인해 반도체 패키지가 실장된 전자기기에 전자파 잡음 또는 오동작 등과 같은 장해가 발생 되어 제품의 신뢰성을 저하 시킨다. 최근에 개발된 반도체 패키지, 즉 빠른 응답속도 및 고 용량을 갖는 반도체 패키지의 경우 전자파 방출로 인한 전자파 장해의 문제는 더욱 심각해지고 있다.
본 발명의 목적은 수직 방향으로 마주보는 전원선 및 접지 단자의 공진 및 회로부에서 발생 되는 전자파를 차폐한 후 접지 단자를 통해 바이패스 시켜 전자파의 방출을 억제한 반도체 패키지를 제공함에 있다.
이와 같은 본 발명의 목적을 구현하기 위한 반도체 패키지는 제1 면 및 상기 제1 면과 대향 하는 제2 면 및 측면들을 갖는 기판 몸체, 상기 제1면 상에 배치된 접속 패드 및 상기 제1 면 및 상기 제2 면 중 적어도 하나의 에지에 배치된 접지 단자를 갖는 기판; 상기 접속 패드와 전기적으로 연결된 반도체 칩; 및 상기 접지 단자와 전기적으로 연결된 제1 전자파 차폐부 및 상기 제1 전자파 차폐부로부터 상기 측면들과 마주하도록 연장된 제2 전자파 차폐부를 갖는 전자파 차폐 부재를 포함한다.
본 발명에 의하면, 기판의 에지 쪽으로 방사되는 전자파 및 회로부에서 발생 된 전자파를 기판의 에지에 배치된 접지 단자와 접속된 전자파 차폐 부재에서 차폐 및 차폐된 전자파를 전자파 차폐 부재 및 접속 단자를 통해 바이패스 시켜 반도체 패키지의 외부로 전자파가 방출되는 것을 억제하여 반도체 패키지의 전기적 특성 및 제품의 신뢰성을 향상시킨다.
이하, 첨부된 도면들을 참조하여 본 발명의 실시예들에 따른 반도체 패키지에 대하여 상세하게 설명하지만, 본 발명이 하기의 실시예들에 제한되는 것은 아니며, 해당 분야에서 통상의 지식을 가진 자라면 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 본 발명을 다양한 다른 형태로 구현할 수 있을 것이다.
도 1은 본 발명의 일실시예에 의한 반도체 패키지의 단면도이다. 도 4는 본 발명의 다른 실시예에 의한 반도체 패키지의 단면도이다.
도 1 및 도 4를 참조하면, 본 발명에 의한 반도체 패키지(300)는 기판(100), 반도체 칩(200), 전자파 차폐 부재(220) 및 몰딩 부재(230)를 포함한다.
도 2a는 본 발명의 일실시예에 의한 기판의 평면도이고, 도 2b는 도 2a를 Ｉ－Ｉ´선을 따라 절단한 기판의 단면도이다.
일실시예에 따른 기판(100)은 도 1 내지 도 2b에 도시된 바와 같이 제1 면 및 상기 제1 면과 대향 하는 제2 면 및 측면들을 갖는 기판 몸체(110), 상기 제1면 및 제2 면에 패터닝된 회로부(120), 접지 단자(130), 전원선(140) 및 기판(100)의 제1 면과 제2 면에 도포되어 회로부(120), 접지 단자(130), 및 전원선(140)을 외부환경으로부터 보호하는 솔더 레지스트 필름(150)을 포함한다.
기판 몸체(110)는 절연물질, 예를 들어, 합성 수지로 형성되며, 회로부(120)는 기판 몸체(110)의 상부면 및 하부면에 일정두께의 금속층을 형성하고, 금속층을 패터닝하여 형성한다.
여기서, 기판 몸체(110)의 상부면, 즉 기판(100)의 제1 면에 형성된 회로부(120)는 반도체 칩(200)과 전기적으로 연결되는 접속 패드(122)들 및 연결배선(124)들을 포함한다. 도 2a를 참조하면, 접속 패드(122)들은 기판(100)의 제1 면 중 반도체 칩(200)이 부착되는 영역의 외측에 서로 일정 간격 이격되어 배열된다.
그리고, 기판 몸체(110)의 하부면, 즉 기판(100)의 제2 면에 형성된 회로부(120)는 외부 접속 단자로 사용되는 솔더 볼(160)이 접속되는 볼 랜드(126)들 및 연결배선(124)들을 포함한다. 볼 랜드(126)들은 비아 홀(128) 및 연결배선(124)에 의해 기판(100)의 제1 면에 형성된 접속 패드(122)들과 전기적으로 연결된다.
접지 단자(130)는 기판(100)의 제1 면 에지에 배치되거나, 또는 기판(100)의 제2 면 에지에 배치될 수 있다. 기판(100)의 제1 면 또는, 제2 면에 배치된 접지 단자(130)는 기판(100)의 측면과 접하는 부분에서부터 기판(100)의 에지 일정부분까지 형성된다.
전원선(140)은 기판 몸체(110)를 사이에 두고 접지 단자(130)와 수직 방향으로 마주보도록 형성되는 것으로, 도 1에 도시된 바와 같이 기판(100)의 제1 면에 접지 단자(130)가 형성될 경우, 전원선(140)은 기판(100)의 제2 면 에지에 배치된다. 도시되지는 않았지만, 기판(100)의 제2 면에 접지 단자(130)가 형성될 경우 전원선(140)은 기판(100)의 제1 면 에지에 배치된다. 기판(100)의 제1 면 또는, 제2 면에 배치된 전원선(140)은 기판(100)의 측면과 접하는 부분에서 기판(100)의 중앙쪽으로 일정부분 들어간 지점에서부터 접지 단자(130)와 대응되는 부분까지 형성된다. 따라서, 전원선(140)의 폭은 접지 단자(130)의 폭에 비해 좁다. 전원선(140)을 기판(100)의 측면과 접하는 부분에는 형성하지 않는 이유는 전자파 차폐 부재(220)에 의해 전원선(140)과 수직 방향으로 마주보는 접지 단자(140)이 전기적으로 쇼트되는 것을 방지하기 위해서이다.
도 1 및 도 2b를 참조하면, 솔더 레지스트 필름(150)은 기판(100)의 제1 면 및 제 2면에 도포되는데, 제1 면에 형성된 접속 패드(122)들, 제2 면에 형성된 볼 랜드(126)들, 기판(100)의 측면과 접하는 접지 단자(130)의 에지 및 전원부(140)를 제외한 기판(100)의 제1 면과 제2 면 전체면에 솔더 레지스트 필름(150)이 도포된다.
도 1을 참조하면, 일실시예에 의한 기판(100)에 부착되는 반도체 칩(200)은 순도 높은 실리콘 웨이퍼 상에 형성되며, 반도체 칩(200)의 내부에는 데이터를 저 장하고 처리하기 위한 회로부(circuit portion; 미도시)들이 형성된다. 그리고, 반도체 칩(200)의 상부면에는 회로부들과 전기적으로 연결된 본딩 패드(202)들이 배열되는데, 본딩 패드(202)들은 접속 패드(122)들이 배열된 방향으로 배열된다.
이와 같이 형성된 반도체 칩(200)은 기판(100)의 제1 면 중 반도체 칩(200)이 부착되는 영역, 즉 기판(100)의 제1 면 중앙부분에 접착부재(205)를 개재하여 부착되며, 반도체 칩(200)의 본딩 패드(202)들은 도전성 와이어(210)에 의해 접속 패드(122)들과 전기적으로 연결된다. 즉, 도전성 와이어(210)의 일측단부는 본딩 패드(202)에 접속되고, 도전성 와이어(210)의 타측단부는 접속 패드(122)에 접속된다.
도 4를 참조하면, 다른 실시예에 의한 기판(100)도 제1 면 및 제1 면과 대향 하는 제2 면 및 측면들을 갖는 기판 몸체(110), 제1면 및 제2 면에 패터닝된 회로부(120), 접지 단자(130), 전원선(140) 및 기판(100)의 제1 면과 제2 면에 도포되어 회로부(120), 접지 단자(130), 및 전원선(140)을 외부환경으로부터 보호하는 솔더 레지스트 필름(150)을 포함한다.
하지만, 기판 몸체(110)의 상부면, 즉 기판(100)의 제1 면에 형성된 회로부(120) 중 접속 패드(122a)들의 배열이 앞에서 설명한 일실시예와 다르다. 다른 실시예에 의한 접속 패드(122a)들은 반도체 칩(200)이 부착되는 영역 내에 복수개 배열된다. 접속 패드(122a)들이 배열되는 위치를 제외한 나머지 구성 요소들은 일실시에에서 설명한 기판(100)과 동일하다. 따라서, 상세한 설명은 생략하기로 한다.
또한, 다른 실시예에 의한 기판(100)에 부착되는 반도체 칩(200)은 순도 높은 실리콘 웨이퍼 상에 형성되며, 반도체 칩(200)의 내부에는 데이터를 저장하고 처리하기 위한 회로부(circuit portion; 미도시)들이 형성된다. 그리고, 회로부들이 형성된 반도체 칩(200)의 일면에는 본딩 패드(미도시)들, 재배선 패턴(204)들 및 도전 볼(206)들이 배치된다.
본딩 패드들은 회로부(120)들과 전기적으로 연결되고, 재배선 패턴(204)들은 본딩 패드와 연결되어 각각의 본딩 패드들이 전기적으로 접속될 접속 패드(122a)들과 대응되는 부분까지 연장된다. 그리고, 도전 볼(206)은 재배선 패턴(204) 중 접속 패드(122a)들과 대응되는 부분에 배치되어 접속 패드(122a)와 전기적으로 접속된다.
이와 같이 형성된 반도체 칩(200)은 기판(100)의 제1 면 중 반도체 칩(200)이 부착되는 영역에 플립 칩 본딩 방식에 의해 실장 된다. 즉, 도전 볼(206)이 형성된 반도체 칩(200)의 일면이 기판(100)의 제1 면과 마주보도록 위치시키는데, 이때, 반도체 칩(200)의 도전 볼(206)들은 기판(100)의 제1 면에 형성된 접속 패드(122a)들과 대응되는 부분에 위치한다. 이후, 고온에서 반도체 칩(200)을 가압하여 도전 볼(206)을 접속 패드(122a)에 접속시킨다.
도 4의 미설명 부호 202는 기판(100) 및 반도체 칩(200) 사이의 빈 공간을 채워 몰딩 부재(240)가 형성되는 공정이 진행될 때까지 반도체 칩(200)을 기판(100)에 고정 시키는 언더필 부재이다.
도 3은 본 발명에 의한 전자파 차폐 부재를 나타낸 사시도이다.
다시 도 1, 도 3 및 도 4를 참조하여 전자파 차폐 부재(220)를 설명하면, 전자파 차폐 부재(220)는 기판 몸체(110)를 사이에 두고 서로 마주보는 접지 단자(130) 및 전원선(140)의 공진에 의해 발생 되며 기판(100)의 에지 쪽으로 방사되는 전자파를 차폐한 후 접지 단자(130)로 전자파를 바이패스(bypass)시키는 것으로, 제1 전자파 차폐부(222) 및 제2 전자파 차폐부(224)를 포함한다.
제1 전자파 차폐부(222)는 기판(100)과 대응되는 사각형상의 패널로, 솔더 레지스트 필름(150)의 외부로 노출된 접지 단자(130)와 대응되는 부분을 제외한 나머지 부분은 개구된다. 따라서, 제1 전자파 차폐부(222)는 기판(100)의 제1 면 에지를 따라 배치되며 접지 단자(130)와 전기적으로 연결된다.
한편, 기판(100)의 제2 면 에지에 접지 단자가 형성된 경우에, 제1 전자파 차폐부(222)는 기판(100)의 제2 면 에지를 따라 배치되어 접지 단자와 전기적으로 연결된다.
제2 전자파 차폐부(224)는 기판(100)의 측면을 감싸 제1 전자파 차폐 부(222)를 기판(100)에 고정시키는 것으로, 제2 전자파 차폐부(224)는 제1 전자파 차폐부(222)로부터 기판(100)의 측면들과 마주하도록 연장된다. 그리고, 전자파 차폐 부재(220)를 기판(100)에 고정시키기 위해서 기판(100)의 측면과 마주보는 제2 전자파 차폐부(224)의 내측면으로부터 고정 돌기(미도시)가 연장되어 형성될 수 있다.
전자파 차폐 부재(220)를 기판(110)의 에지 및 측면에 고정 시킴과 아울러 전자파 차폐 부재(220)를 접지 단자(130)에 전기적으로 연결 시키기 위해서 전자파 차폐 부재(220) 및 기판(100)의 사이에는 도전성 접착제(230)가 개재된다.
이와 같이 구성된 전자파 차폐 부재(220)가 기판(100)의 에지에 배치된 접지단자(130)에 접속될 경우, 기판 몸체(110)를 중심으로 수직 방향으로 서로 마주보는 접지 단자(130) 및 전원선(140)의 공진에 의해 발생 된다. 기판(100)의 에지 쪽으로 방사된 전자파 및 회로부(120)에서 발생된 전자파는 전자파 차폐 부재(220)에 의해 차폐한다. 그리고, 차폐된 전자파는 전자파 차폐 부재(220)와 접속된 접지 단자(130)로 바이패스됨으로써 소멸 된다.
따라서, 전자파 차폐 부재(220)를 접지 단자(130)와 접속시키면, 반도체 패키지(300)의 외부로 전자파가 방출되는 것을 억제할 수 있어 반도체 패키지의 전기적 특성 및 제품의 신뢰성을 향상시킬 수 있다.
도 1 및 도 4를 다시 참조하면, 몰딩 부재(240)는 제1 전자파 차폐부(222), 반도체 칩(200) 및 도전성 와이어(210)를 포함한 기판(100)의 제1 면 전체를 덮도록 기판(100)의 제1 면에 배치되어 반도체 칩(200) 및 도전성 와이어(210)를 외부 환경으로부터 보호한다.
이상에서 상세하게 설명한 바에 의하면, 기판의 에지 쪽으로 방사되는 전자파 및 회로부에서 발생 된 전자파를 기판의 에지에 배치된 접지 단자와 접속된 전자파 차폐 부재에서 차폐 및 차폐된 전자파를 전자파 차폐 부재 및 접속 단자를 통해 바이패스 시켜 반도체 패키지의 외부로 전자파가 방출되는 것을 억제하여 반도체 패키지의 전기적 특성 및 제품의 신뢰성을 향상시킨다.
앞서 설명한 본 발명의 상세한 설명에서는 본 발명의 실시예들을 참조하여 설명하였지만, 해당 기술분야의 숙련된 당업자 또는 해당 기술분야에 통상의 지식을 갖는 자라면 후술 될 특허청구범위에 기재된 본 발명의 사상 및 기술 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
도 1은 본 발명의 일실시예에 의한 반도체 패키지의 단면도이다.
도 2a는 본 발명의 일실시예에 의한 기판의 평면도이다.
도 2b는 도 2a를 Ｉ－Ｉ´선을 따라 절단한 기판의 단면도이다.
도 3은 본 발명에 의한 전자파 차폐 부재를 나타낸 사시도이다.
도 4는 본 발명의 다른 실시예에 의한 반도체 패키지의 단면도이다.

Claims (11)

  1. 제1 면 및 상기 제1 면과 대향 하는 제2 면 및 측면들을 갖는 기판 몸체, 상기 제1면 상에 배치된 접속 패드 및 상기 제1 면 및 상기 제2 면 중 적어도 하나의 에지에 배치된 접지 단자를 갖는 기판;
    상기 접속 패드와 전기적으로 연결된 반도체 칩; 및
    상기 접지 단자와 전기적으로 연결된 제1 전자파 차폐부 및 상기 제1 전자파 차폐부로부터 상기 측면들과 마주하도록 연장된 제2 전자파 차폐부를 갖는 전자파 차폐 부재를 포함하는 반도체 패키지.
  2. 제1항에 있어서,
    상기 반도체 칩은 본딩 패드를 포함하고, 상기 본딩 패드 및 상기 접속 패드는 도전성 와이어에 의하여 전기적으로 연결된 것을 특징으로 하는 반도체 패키지.
  3. 제2항에 있어서,
    상기 반도체 칩은 상기 본딩 패드와 연결된 재배선 패턴 및 상기 재배선 패턴과 접속된 도전 볼을 포함하고, 상기 도전 볼 및 상기 접속 패드는 전기적으로 접속된 것을 특징으로 하는 반도체 패키지.
  4. 제1항에 있어서,
    상기 제1 전자파 차폐부 및 상기 제2 전자파 차폐부는 금속을 포함하는 것을 특징으로 하는 반도체 패키지.
  5. 제1항에 있어서,
    상기 접지 단자는 상기 제1 면 상에 배치된 것을 특징으로 하는 반도체 패키지.
  6. 제5항에 있어서,
    상기 제1 전자파 차폐부는 상기 제1 면의 에지를 따라 배치되는 것을 특징으로 하는 반도체 패키지.
  7. 제1항에 있어서,
    상기 접지 단자는 상기 제2 면 상에 배치된 것을 특징으로 하는 반도체 패키지.
  8. 제7항에 있어서,
    상기 제1 전자파 차폐부는 상기 제2 면의 에지를 따라 배치되는 것을 특징으로 하는 반도체 패키지.
  9. 제1항에 있어서, 상기 전자파 차폐 부재 및 상기 기판의 사이에 개재된 도전 성 접착제를 포함하는 것을 특징으로 하는 반도체 패키지.
  10. 제1항에 있어서,
    상기 전자파 차폐 부재는 상기 기판에 상기 전자파 차폐 부재를 고정하기 위해 상기 제2 전자파 차폐부로부터 연장된 고정 돌기를 포함하는 것을 특징으로 하는 반도체 패키지.
  11. 제1항에 있어서,
    상기 반도체 칩 및 상기 제1 전자파 차폐부를 덮는 몰딩 부재를 더 포함하는 것을 특징으로 하는 반도체 패키지.
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8921993B2 (en) 2013-05-02 2014-12-30 Samsung Electronics Co., Ltd. Semiconductor package having EMI shielding function and heat dissipation function
US11804427B2 (en) 2020-06-22 2023-10-31 Samsung Electronics Co., Ltd. Semiconductor package

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101046254B1 (ko) * 2010-02-05 2011-07-04 앰코 테크놀로지 코리아 주식회사 전자파 차폐 수단을 갖는 반도체 패키지 및 그 제조 방법
KR20140023112A (ko) 2012-08-17 2014-02-26 삼성전자주식회사 반도체 패키지를 포함하는 전자 장치 및 그 제조 방법
US10510667B2 (en) 2016-12-21 2019-12-17 Intel Corporation Conductive coating for a microelectronics package

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2001015793A (ja) 1999-06-30 2001-01-19 Toshiba Electronic Engineering Corp 光送受信モジュール
KR20040052145A (ko) * 2002-12-13 2004-06-19 엘지이노텍 주식회사 세라믹 패키지
JP2004241518A (ja) 2003-02-05 2004-08-26 Daishinku Corp 電子部品用パッケージおよび圧電発振器
US20070096293A1 (en) 2005-11-03 2007-05-03 Cyntec Co., Ltd Package device with electromagnetic interference shield

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2001015793A (ja) 1999-06-30 2001-01-19 Toshiba Electronic Engineering Corp 光送受信モジュール
KR20040052145A (ko) * 2002-12-13 2004-06-19 엘지이노텍 주식회사 세라믹 패키지
JP2004241518A (ja) 2003-02-05 2004-08-26 Daishinku Corp 電子部品用パッケージおよび圧電発振器
US20070096293A1 (en) 2005-11-03 2007-05-03 Cyntec Co., Ltd Package device with electromagnetic interference shield

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8921993B2 (en) 2013-05-02 2014-12-30 Samsung Electronics Co., Ltd. Semiconductor package having EMI shielding function and heat dissipation function
US11804427B2 (en) 2020-06-22 2023-10-31 Samsung Electronics Co., Ltd. Semiconductor package

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