CN1294651C - 半导体器件 - Google Patents

半导体器件 Download PDF

Info

Publication number
CN1294651C
CN1294651C CNB021233454A CN02123345A CN1294651C CN 1294651 C CN1294651 C CN 1294651C CN B021233454 A CNB021233454 A CN B021233454A CN 02123345 A CN02123345 A CN 02123345A CN 1294651 C CN1294651 C CN 1294651C
Authority
CN
China
Prior art keywords
solder joint
wiring
power supply
signal
hole
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
CNB021233454A
Other languages
English (en)
Other versions
CN1492498A (zh
Inventor
山村英穗
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Renesas Electronics Corp
Original Assignee
Hitachi Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Hitachi Ltd filed Critical Hitachi Ltd
Publication of CN1492498A publication Critical patent/CN1492498A/zh
Application granted granted Critical
Publication of CN1294651C publication Critical patent/CN1294651C/zh
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/50—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor for integrated circuit devices, e.g. power bus, number of leads
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49838—Geometry or layout
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/48235—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a via metallisation of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/00014—Technical content checked by a classifier the subject-matter covered by the group, the symbol of which is combined with the symbol of this group, being disclosed without further technical details
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/1517—Multilayer substrate
    • H01L2924/15172—Fan-out arrangement of the internal vias
    • H01L2924/15173—Fan-out arrangement of the internal vias in a single layer of the multilayer substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/19—Details of hybrid assemblies other than the semiconductor or other solid state devices to be connected
    • H01L2924/1901—Structure
    • H01L2924/1904—Component type
    • H01L2924/19041—Component type being a capacitor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30—Technical effects
    • H01L2924/301—Electrical effects
    • H01L2924/30107—Inductance
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30—Technical effects
    • H01L2924/301—Electrical effects
    • H01L2924/3011—Impedance

Landscapes

  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Geometry (AREA)
  • Wire Bonding (AREA)
  • Semiconductor Integrated Circuits (AREA)

Abstract

本发明涉及BGA型半导体器件，由于电源或接地布线短，减少了电感，可能实现高速化和高集成化的半导体器件。总之，本发明涉及BGA型半导体器件，把电源或者接地的布线设置在BGA基板中央附近，可能使其实现高速化和高集成化。而且，利用该半导体器件，可使电子电路和电子装置实现高速化和功能复杂化。

Description

半导体器件
技术领域
本发明涉及半导体器件及利用其的电子装置，特别是涉及超高速工作或者超高集成度的半导体器件及利用其的电子装置。
背景技术
电子电路和电子装置的进步是惊人的，特别是最近几年，其工作速度和集成化不断地显著提高。一旦电子装置高速化，则能简便廉价的实现各种处理。此外，由于提高了集成度，可能实现复杂的功能。这种倾向对于半导体器件特别显著。这样，由于电子电路、电子装置和半导体器件工作速度的提高和高集成化，促进了电子工业的进步和发展。
半导体元件高集成化，内含电路数增加，由于要和其半导体元件等相连，所以增加必要的管脚数。解决这问题的一种方法，由美国专利5216278的说明书公开，采用BGA封装方法。把半导体元件封装在BGA封装内，制成BGA型半导体器件。
下面结合附图，说明现有的BGA型半导体器件。
图9是BGA型半导体器件使用的BGA基板的上面图。BGA基板1是由有机材料的印刷板和陶瓷印刷基板组成的布线板。BGA基板1的中央部分是装载半导体元件的位置5，在这里设置半导体元件。焊点4是设置在BGA基板1上的用来焊接的焊点。焊点4和半导体元件上的电极通过焊接引线相互电连接。从焊点4布线图形大致放射状地延伸，在布线图形3的端部和通孔2相连接。在BGA基板的中央部分、布线图形3的密度高，为了避免高密度，在BGA基板1的外围设置通孔2。
图10是BGA基板1的背面图。通孔2连接正反面的布线。在BGA基板1的背面，来自通孔2的布线6延伸，和焊点7相连。焊点7按二维排列。即，如图10所示的例子，三排焊点沿四周排列、不是排成1排，而是保持等宽的二维排列。
图11是把半导体元件8放置在BGA基板1上时，BGA基板1的主要部分剖视图。半导体元件8上的电极和BGA基板上的焊点4通过焊接引线9相互连接。从焊点4来的布线，经过布线图形3到通孔2。再到布线图形6，最后到焊点7。在焊点7与焊球10等连接。图中虽没有表示，但该BGA型半导体器件通过该焊球10等安装连接在印刷电路板等上，使与其他半导体等电连接。
上述BGA半导体器件的特征是，和诸如DIP(双列直插式封装)和QFP(四面封装)等的封装相比，对于相同的外形尺寸，包括的管脚数可能多。这样，如图10所示由于焊点7按二维结构设置，其他封装不具有特征。多亏半导体元件高密度化，增加内部包含的电路数，即使增加管脚数，也能制造外形尺寸不大的半导体器件，为电子工业的进步和发展作出贡献。
但是，由于半导体器件工作速度进一步提高，或者集成度进一步增加，对于现有的BGA型半导体器件，有时不能再适应。
对于使用半导体器件的重要事项是电源的噪声。一旦半导体器件工作则消耗电功率，但是消耗的电流因内部电路的工作而变动，所以按照电源系统布线具有的阻抗，产生电源噪声。如果电源噪声为ΔV，电源系统阻抗为Z，消耗电流变化为ΔI，则三者的关系由ΔV＝Z×ΔI式来表示。
在半导体器件的情况，电源系统的阻抗由半导体器件内的布线电感L产生，如果半导体器件的工作频率为f，则该电源系统的阻抗Z由公式Z＝2πfL确定。
在放置半导体器件的印刷电路板等中，通过分流电容器和平面状的电源和接地布线等，由于电源系统的阻抗被控制得低，所以电源系统整体阻抗的主要成分往往是半导体器件内布线的电感L。
因此，电源噪声ΔV，用公式ΔV＝2πfL×ΔI表示，由工作频率f，半导体器件内布线电感L，消耗电流变动成分ΔI决定。
如果该电源噪声过大，则半导体器件误动作。这是由于，电源电压超出半导体器件中电路的正常工作范围，电源噪声重叠在信号线上，使其电路产生误动作的缘故。这样，如果电源噪声不能抑制在规定值以内，则使半导体器件误动作，使其不能使用。
如果半导体器件的工作频率提高，按照以前表示式ΔV＝2πfL×ΔI，则电源噪声增大，半导体器件产生误动作，有时不能使用半导体器件。
并且，半导体器件高集成化，内含电路数增加，结果消耗电流增大，消耗电流变化ΔI增大，所以按照以前表达式ΔV＝2πfL×ΔI，电源噪声增大，半导体器件发生误动作，有时不能使用半导体器件。
还有，半导体器件工作频率f提高，特别是CMOS型半导体器件，消耗电流与频率成比例的增大结果消耗电流变动ΔI增大，按照前述表达式ΔV＝2πfL×ΔI，则电源噪声增大，半导体器件产生误动作，有时不能使用半导体器件。
用图9到图11所示的现有技术中的实施例来说明这些情况。
如图9到图11所示，布线图形3和布线图形6的线宽度为0.15mm，两种线的长度都为5mm。通孔2的直径0.3mm，长度(深度)为0.8mm。此外，焊接引线9的直径为0.04mm，长度为2mm。
对于这种构造，BGA基板部的布线电感，即，由布线图形3与布线图形6和通孔2构成的布线电感为5.1nH，焊接引线部的电感为1.7nH，两者合计为6.8nH。对于现有的BGA型半导体器件，电源用的布线5条，地线用的布线5条，所以总的电感Lo＝(6.8nH/5)+(6.8nH/5)＝2.72nH。象这样，已有的BGA型半导体器件内电源系统布线电感Lo是2.72nH。
如上所述的现有BGA型半导体器件，如果工作频率为110MHz，消耗电流变化ΔI为0.5A，则正常工作。因为这时，BGA型半导体器件的电源噪声ΔV，由表达式ΔV＝2π110MHz×2.72nH×0.5A＝0.94V表示，在许可的电源噪声1V之内。因此，在上所述的现有BGA型半导体器件，上述条件，即界限是工作频率110MHz，消耗电流变化ΔI为0.5A。
而且，如图9到图11所示的现有的BGA型半导体器件，工作频率进一步提高，或者，消耗电流变化进一步增大，则电源噪声超过许可值，产生误动作，其不能被使用。
这样一来，如半导体器件工作速度进一步提高，或者集成度进一步增大，现有的BGA型半导体器件。有时不能适应。
发明内容
因此，本发明要解决的技术问题是克服上述现有技术中存在的问题，其目的在于获得具有超高速度，或者超高集成度的BGA型半导体器件或者电子装置。
按照本发明的BGA型半导体器件，为了解决上述问题，达到上述目的，具有基板，和在作为该基板的上面的第1面上安装的半导体元件，其特征在于：该半导体元件具有信号用电极，电源用电极和接地用电极；该基板在第1面上具有与该信号用电极通过焊接引线连接的第1信号用焊点，与该第1信号用焊点连接的第1信号用布线，通过焊接引线与该电源用电极连接的第1电源用焊点，和通过焊接引线与该接地用电极连接的第1接地用焊点；而且，在该基板的外围部分，具有与该第1信号用布线连接的信号用贯通孔，在该基板的中央部分，具有与该第1接地用焊点连接的接地用贯通孔，在靠近所述接地贯通孔的外侧，具有与该第1电源用焊点连接的电源用贯通孔，该信号用贯通孔在该电源用贯通孔及该接地用贯通孔的外侧；在作为该基板的背面的第2面上，具有与该信号用贯通孔连接的第2信号用布线和与该第2信号用布线连接的第2信号用焊点，与该电源用贯通孔连接的电源用布线及与该电源用布线连接的第2电源用焊点，和与该接地用贯通孔连接的接地用布线及与该接地用布线连接的第2接地用焊点；从该半导体元件的信号电极到该第2信号用焊点的布线距离，长于从该半导体元件的电源电极到该第2电源用焊点的布线距离及从该半导体元件的接地电极到该第2接地用焊点的布线距离；并且，该基板在第1面和第2面之间，具有与该半导体元件的接地电极电连接的地线的内层。
因此，电源系统布线的长度比信号用布线短，或增加电源系统的个数，其作用是降低电感。
这样，在前述基板上，设置第1焊点，通过引线焊接来连接前述半导体芯片的信号用端子和前述信号用布线，设置第2焊点，通过引线焊接点来连接前述半导体芯片的电源或地线端和前述的电源或地线用的布线，前述的第二焊点可以设置在前述第1焊接点和前述半导体芯片之间。如果这样地设置焊点、则不影响布线图形、可以形成电源或者地线用的第2通孔，可以高密度地进行封装。
这里，所谓基板的外围部分，在图1中用100表示，所谓装载半导体芯片位置周边，在图1用200表示。以后详细叙述图1。
在前述基板的1边长为a，前述半导体芯片1边长为b的情况，前述基板的外围部分是离前述基板外围为(a-b)/8的部分，前述装载半导体芯片位置的周边，最好是离前述半导体芯片装载位置的外周为(a-b)/8的部分。如果在其范围形成各自的通孔，电源系统布线的长度和信号用布线长度相比，可能是在其四分之一以内，则可以降低电感。
另外，本发明的BGA型半导体器件，具有基板，和在作为该基板的上面的第1面上安装的半导体元件，其特征在于：该半导体元件具有信号用电极，电源用电极和接地用电极；该基板在第1面上具有与该信号用电极通过焊接引线连接的第1信号用焊点，与该第1信号用焊点连接的第1信号用布线，通过焊接引线与该电源用电极连接的第1电源用焊点，和通过焊接引线与该接地用电极连接的第1接地用焊点；而且，在该基板的周边部分，具有与该第1信号用布线连接的信号用贯通孔，在该基板的中央附近，具有与该第1电源用焊点连接的电源用贯通孔及与该第1接地用焊点连接的接地用贯通孔，该信号用贯通孔在该电源用贯通孔及该接地用贯通孔的外侧；在作为该基板的背面的第2面上，具有与该信号用贯通孔连接的第2信号用布线和与该第2信号用布线连接的第2信号用焊点，与该电源用贯通孔连接的电源用布线及与该电源用布线连接的第2电源用焊点，和与该接地用贯通孔连接的接地用布线及与该接地用布线连接的第2接地用焊点；从该半导体元件的信号电极到该第2信号用焊点的布线距离，长于从该半导体元件的电源电极到该第2电源用焊点的布线距离及从该半导体元件的接地电极到该第2接地用焊点的布线距离；并且，该基板在第1面和第2面之间，具有与该半导体元件的电源电极电连接的电源线的内层。
总之，本发明的半导体器件，由于把电源系统的布线设置在BGA基板的中央部分，电源系统布线长度比信号用布线短，或者增加电源系统的个数，其作用是减少电感。
此外，如果把按照本发明的半导体器件用于电子装置，则能使电子装置本身高速化。
附图说明
图1是按照本发明的实施例的BGA半导体器件用的BGA基板上面图。
图2是按照本发明实施例的BGA半导体器件用的BGA基板的背面图。图3是按照本发明实施例的装载半导体元件的BGA基板的要部剖视图。
图4是按照本发明的BGA半导体器件用的BGA基板的上面图。
图5是按照本发明的BGA半导体器件用的BGA基板的背面图。
图6是按照本发明实施例的装载半导体元件的BGA基板的要部剖视图。
图7是装载按照本发明的BGA半导体器件的电子装置的说明图。
图8是装载本发明的BGA半导体器件的电子装置的说明图。
图9是现有技术的BGA半导体器件用的BGA基板的上面图。
图10是现有技术的BGA半导体器件用的BGA基板的背面图。
图11是按照现有技术的装载半导体元件的BGA基板的要部剖视图。
具体实施方式
下面，参照附图说明本发明。
图1至图3是说明本发明第1实施例的BGA半导体器件的图，图1是BGA基板的上面图，图2是BGA基板的背面图，图3是在BGA基板上装载半导体元件的BGA基板的要部剖视图。
在图1到图3中，标号1表示基板、2表示通孔、3表示布线图形，4表示焊点，5表示在BGA基板1中央部分装载半导体元件的位置，6表示布线图形，7表示焊点，8表示半导体元件，10表示焊球，11表示电源焊点，12表示通孔，13表示焊点，14表示布线图形，15和16表示焊接引线。
如图1所示，在BGA基板1上面，与焊点4一起，设置0.15mm宽的布线图形3，在通孔2连接布线图形3。这些用于连接信号的布线(对于本发明所说的信号是指除电源，地线以外的全部信号，例如，包括测试所用的信号等)。在装载半导体元件位置5的附近，设置电源焊点11。这些焊点用来连接电源或者接地的布线。电源焊点11与通孔12相连。
如图2所示，在BGA基板1的背面，配置连接通孔2的布线图形6和连接布线图形6的焊点7，这些用于信号布线连接。在BGA基板1的背面中央部分，与连接上述通孔12的0.3mm宽的布线图形14一起，设置连接布线图形14的焊点13，这些用于连接电源或者接地的布线。电源系统的布线图形14，为了降低电感，要扩大线的宽度，并且，通孔12和焊点13，不是1对1的连结，而是由多条布线进行连接。
如图3所示，设在BGA基板1上的半导体元件8的电极(信号电极)，通过焊接引线15和布线图形3连接，通过布线图形3→通孔2→布线图形6，连接焊点7。在焊点7连接焊球10等。这些用于连接信号的布线。在BGA基板1的中央部分，半导体元件8的电极(电源电极和接地电极)和电源焊点11，通过焊接引线16相互连接，通过电源焊点11→通孔12→布线图形14，和焊点13相连。在焊点13，和焊球10等相连。这些焊球用于连接电源或者接地的布线。
对于本实施例的构造，把电源或接地的布线各分成8组，这样通过把放射状的信号用布线在内侧，不减少信号线的条数，也可以不把放射状布线用于电源或者接地，而通过增加信号用布线来实现。
按照第1实施例，电源或地的布线，通过来自半导体元件8的焊接引线16，在半导体元件8的最近和电源焊点11相连，从电源焊点11，经过通孔12，宽0.3mm长约2mm的布线14和电源及接地用的焊点13相连。由于布线长度短，电感小，在本第1实施例，电感为1.5nH。此外，焊接引线16，直径为0.4mm，长1.7mm，电感为1.4nH。因此，从半导体元件8到焊点13的1条布线的电感，总计为2.9n H。电源布线的焊接引线，通孔及布线由8组构成，接地焊接引线和通孔及布线也有8组，按照理论，总电感Lo＝(2.9nH/8)+(2.9nH/8)＝0.73nH，利用多条布线的结果，实际上电感为0.6nH。
这样构成的本第1实施例，可能在工作频率500MHz，消耗电流变化ΔI为0.5A的情况下工作。即，电源噪声ΔV＝2π500MHz×0.6nH×0.5A＝0.94V，允许电源噪声在1V以下。
此外，本发明第1实施例，可能在工作频率110MHz消耗电流变动Δ2.3A条件下工作。即，电源噪声ΔV＝2π×110MHz×0.60nH×2.3A＝0.95V，许可电源噪声在1V以内。
本实施例，设定许可电源噪声在1V以下，工作频率在110MHz，500MHz，消耗电流变动为0.5A，2.3A，但是不限于这种条件。
总之，和现有的BGA型半导体器件相比，由于降低了电感，即使对于各种各样的设定值，更高速的工作，也能保证正确的运作。
换言之，减缓了在高速工作条件下许可的范围，对包含BGA型半导体器件的设计，可能容易地进行。
作为允许电源的噪声，通常设定为电源值的20-30％，消耗电流变动(一般认为与LSI消耗电流值等效)为1A以内，即使在此条件下，和现有技术相比，可能在高速下正常工作。
就此而言，在以下实施例是相同的。
图4到图6是说明按照本发明第二实施例的BGA半导体器件的附图，图4是BGA基板的上面图，图5是BGA基本的背面图，图6是在BGA基板上设置了半导体元件的BGA基板要部图。图4到图6中，对于与用图1至图3表示的第1实施例相同的组成部分用相同的标号表示，为了避免重复而省略其说明。
在图4到图6中，17表示半导体元件的电极，18表示通孔，19表示焊点，20表示平面状图形，21表示内层图形。
如图4所示，在BGA基板1上面，和焊点4一起设置0.15mm宽的布线图形3，布线图形3与通孔2相互连接。这些通孔用于连接信号的布线。
把半导体元件8，设置在位于BGA基板中央部分的半导体元件的电极17上，半导体电极17，在半导体元件8的背面和地电极相连。半导体元件电极17和通孔18连接。这些通孔用于连接地线。
在半导体元件电极17的附近，设置电源焊点11，电源焊点11与通孔12连接。这些通孔用于连接电源的布线。
如图5所示，在BGA基板1的背面，设置连接通孔2的布线图形6，和连接布线图形6的焊点7，这些用于连接信号布线。
在BGA基板1背面的中央部分，设有连接上述通孔18的平面图形20，在该平面图形20上面，利用焊锡抗蚀剂掩模，形成焊点19，这些焊点用于连接地线。
在上述平面图形20的附近周围部分，在BGA基板1的靠近中央部分，与连接上述通孔12的0.3mm的布线图形14一起，设置连接布线14的焊点13，这些焊点用于连接电源的布线。对于电源系统的布线图形14，为了降低电感增加线宽，并且，不是1对1地连接通孔12和焊点13，在该处，用多条布线和两者相连。
如图6所示，设置在BGA基板上的半导体元件8的电极(信号电极)，通过焊接引线15和布线图形3相连，通过布线图形3→通孔2→布线6，和焊点7相连。焊点7和焊球10等相连。这些用于连接信号布线。
此外，在BGA基板1的中央部分，半导体元件8背面的地电极，和半导体元件的电极17相连，通过半导体元件电极17→通孔18→平面图形20，和焊点19相连。焊点19再和焊球10相连。这些焊球用于连接地线。
在BGA基板1靠近中央部分，半导体元件8的电极(电源电极)和电源焊点11，通过焊接引线16相连，通过电源焊点11→通孔12→布线图形14，连接焊点13。该焊点13和焊球10等相连。这些用于连接电源的布线。
关于本第2实施例，通过控制信号布线的特性阻抗来降低交调失真，在BGA基板1内设置内层图形21。该内层图形21，在本例和地线系列通孔18相连，与其它通孔2和12绝缘。
对于本第2实施例的构造，半导体元件的地线，无线状布线，而通过16个通孔18和焊点19相连。对于电源的布线，有16组焊接引线，通孔和布线，这样，由于把放射状配置的信号布线设置在内侧，不减少信号线的条数，对于电源线或地线也可以不使用放射状布线，通过增加信号布线的条数来实现上述目的。
对于本第2实施例，对地线布线电感起作用的，主要是通孔18电感小，通孔18直径为0.3mm，长度(深)为0.8mm，每个孔的电感为0.25nH。
电源布线，通过由半导体元件8引出的焊接引线16，在半导体元件8附近连接电源焊点11、再从电源焊点11，经由通孔12，经过宽为0.3mm长约为2mm的布线图形14，连接焊点13。该布线通路，由于短而使电感小，对于本第2实施例，其电感为1.5nH。焊接引线16，直径为0.04mm，长度为1.7mm，其电感为1.4nH。因此，从半导体元件8到焊点13的1条布线的电感，总计为2.9nH的电感。
由于电源布线和接地布线各为16条，按理论计算，总的电感Lo＝(2.9nH/16)+(0.25nH/16)＝0.20nH，但是电源布线利用多条布线也有效果，实际上Lo＝0.19nH。
这样构成的第二实施例，由于工作频率为1600MHz，消耗电流变化Δ为0.5A，则可能工作。即，电源噪声ΔV＝2π×1600MHz×0.19nH×0.5A＝0.96V，许可电源噪声在1V以内。
此外，本第2实施例，由于工作频率为110MHz，消耗电流变化Δ为7.3A，则可能工作。即，电源噪声ΔV＝2π×110MHz×0.19nH×7.3A＝0.96V，许可电源噪声在1V以内。
图1，图2，图4，图5是表示BGA基板1的图。这用来表示本发明第3实施例。BGA基板1的单体结构已经商品化了。
这些BGA基板1，象已经说明那样，把电源或者地线的焊点设置在BGA基板的中央部分，其布线电感，如图1、图2所示的结构，约为0.60nH、如图4，图5所示结构的，约为0.19nH。
在第3实施例，如果是图1和图2所示的结构，可能在工作频率为500MHz和消耗电流变化Δ为0.5A条件下工作，或可能在工作频率为110MHz消耗电流变化为Δ2.3A条件下工作，此外，如果是图4、图5所示的构造，可能在工作频率为1600MHz，消耗电流变化Δ为0.5A条件下工作，或者，在工作频率为110MHz，消耗电流变化Δ为7.3A条件下工作。
图7是表示按照本发明第4实施例的电子装置。
在图7中，在印刷电路板52上，装置第1实施例的BGA型半导体器件51，或者第2实施例的BGA型半导体器件51，印刷电路板52，通过连接器53和54连接背面连接板55，背面连接板通过与电源装置57相连的电源布线56供给电源。在该图中，壳体，开关类及装置其它部分的布线等被省略。
在本第4实施例中，由于装载了本发明的BGA半导体器件，使半导体器件可能高速化和高集成化。
图8是表示本发明第5实施例的电子装置，特别是电子计算机的附图。
在图8中，标号60表示计算机本体，68表示显示器，69表示键盘。在计算机本体60中有硬盘62，软盘63，电源装置64及印刷电路板61。在印刷电路板61上面，设有作为中央处理器(中央处理器：CPU)65的BGA型半导体器件，其他半导体器件66，存储器67。
在图8所示的实施例中，中央处理器65，由于是BGA型半导体器件，所以可在600MHz速度下工作，整个计算机可以高速处理。
利用相同的结构，在中央处理器65中，采用高集成度的半导体器件，采用BGA型半导体器件，这样可能进行工作，可以提高计算机的处理功能。
第4和第5实施例，通过利用BGA型半导体器件，使电子装置实现了高速化和高性能，为电子工业的进步和发展作出了贡献。
在实施例中，把电源布线或地线的全部集中地设置在BGA基板的中央附近，因设计上的原因，虽然把一部分这样作了，也不影响本发明的效果。
此外，可以混合利用第1实施例的结构和第2实施例的结构。
在第2实施例中，从半导体元件背面引出地电极，这是设计上的考虑，即使从半导体元件背面引出电源的电极，本发明的效果是相同的。
在第2实施例中，虽然把地线的内层设置在BGA基板内，即使这是电源线内层，多层的内层，也可包括所含信号线，这也不损害本发明的效果。
本实施例，虽然用焊接引线进行连接半导体元件和BGA基板，但是用其它方法，例如TAB(带式自动键合)和焊球方法，进行上述连接。也不影本发明的效果。
在实施例中，虽然把半导体元件和焊点设置在BGA基板的不同面上，即使把其设置在同一面，也不影响本发明的效果。这种情况，在实施例中，也可能不利用通孔技术。
另外，因本发明技术以外的理由，即使改变焊点和焊接引线的设置，本发明也是有效的。
不用说，本发明不限于BGA型半导体器件，PGA型半导体器件也能适于本发明。
如上所述，根据本发明BGA半导体器件，可能使BGA型半导体器件更进一步的高速化，其集成度进一步提高。例如，工作频率可能升高到500MHz至1600MHz，这是现有技术工作频率110MHz的4.5倍至14.5倍。消耗电流变化可以增加到2.3A至7.3A，这是现有技术消耗电流变化0.5A的4.6倍至14.6倍，消耗电流直接影响集成度，即使半导体器件内电路数可能增加到4.6倍至14.6倍。因此，可能实现电子电路和电子装置的高速化和其功能复杂化，可能为电子工业的进步和发展作出贡献。
以上的效果是由于电源或者地线缩短，而降低了电感。对于现有的实施例，BGA基板上的电源线长度合计为10mm，本发明的第2和第3实施例，分别为2mm和1.7mm，是现有技术中的5分之一以下。结果，使电感从6.8nH变到0.60nH或者0.19nH，可能达到现有技术中的10分之一以下。
如上所述，本发明，通过电源或者地的布线集中地设置在中央部分，可能缩短布线长度，实现BGA型半导体器件的正常高速工作。

Claims (5)

1.一种BGA型半导体器件，具有基板，和在作为该基板的上面的第1面上安装的半导体元件，其特征在于：
该半导体元件具有信号用电极，电源用电极和接地用电极；
该基板在第1面上具有与该信号用电极通过焊接引线连接的第1信号用焊点，与该第1信号用焊点连接的第1信号用布线，通过焊接引线与该电源用电极连接的第1电源用焊点，和通过焊接引线与该接地用电极连接的第1接地用焊点；
而且，在该基板的外围部分，具有与该第1信号用布线连接的信号用贯通孔，在该基板的中央部分，具有与该第1接地用焊点连接的接地用贯通孔，在靠近所述接地贯通孔的外侧，具有与该第1电源用焊点连接的电源用贯通孔，该信号用贯通孔在该电源用贯通孔及该接地用贯通孔的外侧；
在作为该基板的背面的第2面上，具有与该信号用贯通孔连接的第2信号用布线和与该第2信号用布线连接的第2信号用焊点，与该电源用贯通孔连接的电源用布线及与该电源用布线连接的第2电源用焊点，和与该接地用贯通孔连接的接地用布线及与该接地用布线连接的第2接地用焊点；
从该半导体元件的信号电极到该第2信号用焊点的布线距离，长于从该半导体元件的电源电极到该第2电源用焊点的布线距离及从该半导体元件的接地电极到该第2接地用焊点的布线距离；
并且，该基板在第1面和第2面之间，具有与该半导体元件的接地电极电连接的地线的内层。
2.根据权利要求1中所述的BGA型半导体器件，其特征在于：
上述第2信号用焊点位于上述信号用贯通孔与上述电源用贯通孔、上述接地用贯通孔之间。
3.根据权利要求1中所述的BGA型半导体器件，其特征在于：
上述接地用贯通孔位于由上述电源用贯通孔所围绕的区域内。
4.根据权利要求1至3中任一项所述的BGA型半导体器件，其特征在于：
上述第1信号用布线从配置于上述第1电源用焊点和上述第1接地用焊点的外侧的上述第1信号用焊点，向外侧成放射状地延伸而形成。
5.根据权利要求1至3中任一项所述的BGA型半导体器件，其特征在于：
上述第2信号用布线不通过上述第二电源用焊点和上述第二接地用焊点之间的区域。
CNB021233454A 1995-11-29 1996-11-29 半导体器件 Expired - Fee Related CN1294651C (zh)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
JP310861/1995 1995-11-29
JP31086195A JP3294490B2 (ja) 1995-11-29 1995-11-29 Ｂｇａ型半導体装置
JP310861/95 1995-11-29

Related Parent Applications (1)

Application Number Title Priority Date Filing Date
CN96123495A Division CN1089491C (zh) 1995-11-29 1996-11-29 半导体器件

Publications (2)

Publication Number Publication Date
CN1492498A CN1492498A (zh) 2004-04-28
CN1294651C true CN1294651C (zh) 2007-01-10

Family

ID=18010279

Family Applications (2)

Application Number Title Priority Date Filing Date
CN96123495A Expired - Fee Related CN1089491C (zh) 1995-11-29 1996-11-29 半导体器件
CNB021233454A Expired - Fee Related CN1294651C (zh) 1995-11-29 1996-11-29 半导体器件

Family Applications Before (1)

Application Number Title Priority Date Filing Date
CN96123495A Expired - Fee Related CN1089491C (zh) 1995-11-29 1996-11-29 半导体器件

Country Status (7)

Country Link
US (1) US6163071A (zh)
JP (1) JP3294490B2 (zh)
KR (1) KR100240525B1 (zh)
CN (2) CN1089491C (zh)
MY (1) MY124454A (zh)
SG (1) SG47197A1 (zh)
TW (1) TW309640B (zh)

Families Citing this family (35)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6734545B1 (en) * 1995-11-29 2004-05-11 Hitachi, Ltd. BGA type semiconductor device and electronic equipment using the same
MY123146A (en) * 1996-03-28 2006-05-31 Intel Corp Perimeter matrix ball grid array circuit package with a populated center
JP3797797B2 (ja) * 1997-08-13 2006-07-19 三菱化学株式会社 半導体発光素子の製造方法
JP3447961B2 (ja) * 1998-08-26 2003-09-16 富士通株式会社 半導体装置の製造方法及び半導体製造装置
DE69922177T2 (de) * 1999-01-19 2005-12-01 Koninklijke Philips Electronics N.V. Röntgenstrahldetektor
JP2001203470A (ja) * 2000-01-21 2001-07-27 Toshiba Corp 配線基板、半導体パッケージ、および半導体装置
US6403896B1 (en) * 2000-09-27 2002-06-11 Advanced Semiconductor Engineering, Inc. Substrate having specific pad distribution
US7434305B2 (en) 2000-11-28 2008-10-14 Knowles Electronics, Llc. Method of manufacturing a microphone
US8617934B1 (en) 2000-11-28 2013-12-31 Knowles Electronics, Llc Methods of manufacture of top port multi-part surface mount silicon condenser microphone packages
DE10121241B4 (de) * 2001-04-30 2005-07-07 Infineon Technologies Ag Integrierte Schaltung
CA2390627C (en) * 2001-06-18 2007-01-30 Research In Motion Limited Ic chip packaging for reducing bond wire length
EP1434264A3 (en) * 2002-12-27 2017-01-18 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method using the transfer technique
WO2005013359A1 (ja) * 2003-07-31 2005-02-10 Matsushita Electric Industrial Co., Ltd. 半導体装置
US7074049B2 (en) * 2004-03-22 2006-07-11 Johnstech International Corporation Kelvin contact module for a microcircuit test system
CN100447966C (zh) * 2004-05-12 2008-12-31 库利克和索夫工业公司 集成球与过孔的封装和形成工艺
JP4591886B2 (ja) * 2004-07-21 2010-12-01 ローム株式会社 半導体装置を用いた電源回路装置
DE102005008512B4 (de) 2005-02-24 2016-06-23 Epcos Ag Elektrisches Modul mit einem MEMS-Mikrofon
DE102005008511B4 (de) 2005-02-24 2019-09-12 Tdk Corporation MEMS-Mikrofon
DE102005053765B4 (de) 2005-11-10 2016-04-14 Epcos Ag MEMS-Package und Verfahren zur Herstellung
DE102005053767B4 (de) 2005-11-10 2014-10-30 Epcos Ag MEMS-Mikrofon, Verfahren zur Herstellung und Verfahren zum Einbau
KR100681398B1 (ko) * 2005-12-29 2007-02-15 삼성전자주식회사 열방출형 반도체 칩과 테이프 배선기판 및 그를 이용한테이프 패키지
JP2007235004A (ja) * 2006-03-03 2007-09-13 Mitsubishi Electric Corp 半導体装置
US7616451B2 (en) * 2006-10-13 2009-11-10 Stmicroelectronics S.R.L. Semiconductor package substrate and method, in particular for MEMS devices
JP2009054993A (ja) * 2007-08-02 2009-03-12 Tokyo Electron Ltd 位置検出用治具
JP5255929B2 (ja) * 2008-07-04 2013-08-07 ルネサスエレクトロニクス株式会社 半導体装置
US9374643B2 (en) 2011-11-04 2016-06-21 Knowles Electronics, Llc Embedded dielectric as a barrier in an acoustic device and method of manufacture
US8767982B2 (en) 2011-11-17 2014-07-01 Invensense, Inc. Microphone module with sound pipe
JP2013236039A (ja) * 2012-05-11 2013-11-21 Renesas Electronics Corp 半導体装置
US9738515B2 (en) 2012-06-27 2017-08-22 Invensense, Inc. Transducer with enlarged back volume
US9078063B2 (en) 2012-08-10 2015-07-07 Knowles Electronics, Llc Microphone assembly with barrier to prevent contaminant infiltration
DE102013106353B4 (de) * 2013-06-18 2018-06-28 Tdk Corporation Verfahren zum Aufbringen einer strukturierten Beschichtung auf ein Bauelement
US9794661B2 (en) 2015-08-07 2017-10-17 Knowles Electronics, Llc Ingress protection for reducing particle infiltration into acoustic chamber of a MEMS microphone package
WO2020097767A1 (zh) * 2018-11-12 2020-05-22 北京比特大陆科技有限公司 电路板及超算设备
JP7238481B2 (ja) * 2019-03-05 2023-03-14 株式会社アイシン 半導体モジュール及び半導体装置
CN113008353B (zh) * 2021-02-10 2022-07-01 西北工业大学 集成式多阵元的小型换能器基阵设计方法及小型换能器基阵

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5216278A (en) * 1990-12-04 1993-06-01 Motorola, Inc. Semiconductor device having a pad array carrier package
JPH06302757A (ja) * 1993-04-15 1994-10-28 Ibiden Co Ltd 電子部品搭載装置及びその実装方法
JPH0738008A (ja) * 1993-06-25 1995-02-07 Matsushita Electric Works Ltd チップキャリア

Family Cites Families (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4437141A (en) * 1981-09-14 1984-03-13 Texas Instruments Incorporated High terminal count integrated circuit device package
US4614194A (en) * 1984-01-20 1986-09-30 Cordis Corporation Implantable pulse generator having a single printed circuit board for carrying integrated circuit chips thereon with chip carrier means
JPH0324753A (ja) * 1989-06-22 1991-02-01 Nec Corp 半導体装置用パッケージ
JPH04352436A (ja) * 1991-05-30 1992-12-07 Fujitsu Ltd 半導体装置
JP3228583B2 (ja) * 1992-03-31 2001-11-12 株式会社東芝 半導体集積回路装置
US5285352A (en) * 1992-07-15 1994-02-08 Motorola, Inc. Pad array semiconductor device with thermal conductor and process for making the same
US5592025A (en) * 1992-08-06 1997-01-07 Motorola, Inc. Pad array semiconductor device
US5283717A (en) * 1992-12-04 1994-02-01 Sgs-Thomson Microelectronics, Inc. Circuit assembly having interposer lead frame
US5457340A (en) * 1992-12-07 1995-10-10 Integrated Device Technology, Inc. Leadframe with power and ground planes
US5490324A (en) * 1993-09-15 1996-02-13 Lsi Logic Corporation Method of making integrated circuit package having multiple bonding tiers
US5545923A (en) * 1993-10-22 1996-08-13 Lsi Logic Corporation Semiconductor device assembly with minimized bond finger connections
US5380681A (en) * 1994-03-21 1995-01-10 United Microelectronics Corporation Three-dimensional multichip package and methods of fabricating
JPH07297313A (ja) * 1994-04-20 1995-11-10 Fujitsu Ltd 半導体装置及びその製造方法
US5583378A (en) * 1994-05-16 1996-12-10 Amkor Electronics, Inc. Ball grid array integrated circuit package with thermal conductor
US5444303A (en) * 1994-08-10 1995-08-22 Motorola, Inc. Wire bond pad arrangement having improved pad density
US5442230A (en) * 1994-09-16 1995-08-15 National Semiconductor Corporation High density integrated circuit assembly combining leadframe leads with conductive traces
US5801440A (en) * 1995-10-10 1998-09-01 Acc Microelectronics Corporation Chip package board having utility rings
US5672911A (en) * 1996-05-30 1997-09-30 Lsi Logic Corporation Apparatus to decouple core circuits power supply from input-output circuits power supply in a semiconductor device package
US5691568A (en) * 1996-05-31 1997-11-25 Lsi Logic Corporation Wire bondable package design with maxium electrical performance and minimum number of layers

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5216278A (en) * 1990-12-04 1993-06-01 Motorola, Inc. Semiconductor device having a pad array carrier package
JPH06302757A (ja) * 1993-04-15 1994-10-28 Ibiden Co Ltd 電子部品搭載装置及びその実装方法
JPH0738008A (ja) * 1993-06-25 1995-02-07 Matsushita Electric Works Ltd チップキャリア

Also Published As

Publication number Publication date
MY124454A (en) 2006-06-30
JP3294490B2 (ja) 2002-06-24
SG47197A1 (en) 1998-03-20
KR970030750A (ko) 1997-06-26
CN1089491C (zh) 2002-08-21
CN1169593A (zh) 1998-01-07
KR100240525B1 (ko) 2000-01-15
CN1492498A (zh) 2004-04-28
TW309640B (zh) 1997-07-01
JPH09148476A (ja) 1997-06-06
US6163071A (en) 2000-12-19

Similar Documents

Publication Publication Date Title
CN1294651C (zh) 半导体器件
US6921972B1 (en) Leadless chip carrier design and structure
US6376917B1 (en) Semiconductor device
US6291898B1 (en) Ball grid array package
US6448639B1 (en) Substrate having specific pad distribution
US7875965B2 (en) Semiconductor chip package
CN107180826B (zh) 半导体封装组件
CN101064294A (zh) 电路装置及电路装置的制造方法
CN1934704A (zh) 芯片层叠型半导体装置
CN1218386C (zh) 芯片大小插件、印刷电路板、和设计印刷电路板的方法
CN1890802A (zh) 电源装置的倒转j型引线封装
CN1705099A (zh) 半导体器件
CN2636411Y (zh) 多芯片封装结构
CN1601736A (zh) 半导体集成电路装置及电子设备
CN1274020C (zh) 半导体集成电路装置
US6320249B1 (en) Multiple line grids incorporating therein circuit elements
CN1822357A (zh) 半导体器件封装及其制造方法和半导体器件
US6403896B1 (en) Substrate having specific pad distribution
US7291909B2 (en) BGA type semiconductor device and electronic equipment using the same
KR100623867B1 (ko) 반도체 회로기판의 레이아웃 방법
CN213150769U (zh) 大功率集成电路芯片封装装置
CN1808711A (zh) 封装体及封装体模块
CN2570979Y (zh) 芯片封装结构
CN1574307A (zh) 半导体器件
US20030111709A1 (en) Packing device for embedding a capacitor on chip

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C14 Grant of patent or utility model
GR01 Patent grant
ASS Succession or assignment of patent right

Owner name: RENESAS ELECTRONICS CORPORATION

Free format text: FORMER OWNER: HITACHI, LTD.

Effective date: 20121116

C41 Transfer of patent application or patent right or utility model
TR01 Transfer of patent right

Effective date of registration: 20121116

Address after: Kawasaki, Kanagawa, Japan

Patentee after: Renesas Electronics Corporation

Address before: Tokyo, Japan, Japan

Patentee before: Hitachi Ltd.

C17 Cessation of patent right
CF01 Termination of patent right due to non-payment of annual fee

Granted publication date: 20070110

Termination date: 20131129