CN213150769U - 大功率集成电路芯片封装装置 - Google Patents

大功率集成电路芯片封装装置 Download PDF

Info

Publication number
CN213150769U
CN213150769U CN202021881723.4U CN202021881723U CN213150769U CN 213150769 U CN213150769 U CN 213150769U CN 202021881723 U CN202021881723 U CN 202021881723U CN 213150769 U CN213150769 U CN 213150769U
Authority
CN
China
Prior art keywords
integrated circuit
circuit chip
power integrated
pins
widened
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN202021881723.4U
Other languages
English (en)
Inventor
张学豪
李军
赵时峰
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
On Bright Electronics Shanghai Co Ltd
Original Assignee
On Bright Electronics Shanghai Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by On Bright Electronics Shanghai Co Ltd filed Critical On Bright Electronics Shanghai Co Ltd
Priority to CN202021881723.4U priority Critical patent/CN213150769U/zh
Priority to TW109213563U priority patent/TWM606602U/zh
Application granted granted Critical
Publication of CN213150769U publication Critical patent/CN213150769U/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48135—Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/48145—Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48245—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H01L2224/48247—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H01L2224/491—Disposition
    • H01L2224/4912—Layout
    • H01L2224/49171—Fan-out arrangements

Landscapes

  • Lead Frames For Integrated Circuits (AREA)

Abstract

本实用新型提供了一种大功率集成电路芯片封装装置。该大功率集成电路芯片封装装置包括大功率集成电路芯片、引线框架、和封装体。引线框架包括载片台和至少十个引脚；载片台具有相对于至少十个引脚所在平面打凹下沉的平面，用于承载大功率集成电路芯片，并且载片台的下沉部的至少一部分暴露于封装体的外部；至少十个引脚中的至少四个相邻引脚被连接在一起并被加宽以形成加宽引脚，并且加宽引脚与载片台相连接，形成大功率集成电路芯片与外界环境的散热通道。根据本实用新型实施例的集成电路芯片封装装置与同类结构相比，具有更好的散热性能、同时制造成本较低，因此可以用于大功率集成电路芯片的设计封装、规模化制造和应用。

Description

大功率集成电路芯片封装装置
技术领域
本实用新型涉及半导体领域，更具体地涉及一种大功率集成电路芯片封装装置。
背景技术
集成电路芯片的制造过程主要包括以下几个阶段：集成电路芯片的设计阶段、集成电路芯片的制作阶段、集成电路芯片的封装阶段、以及集成电路芯片的测试阶段。当集成电路芯片制作完成后，集成电路芯片上通常有多个焊垫。在集成电路芯片的封装阶段，通常会把集成电路芯片上的这些焊垫与对应的引线框架互相电连接。集成电路芯片通常是通过焊线、或者以植球结合的方式连接到引线框架上，使得集成电路芯片的这些焊垫与引线框架的接点电连接，从而实现集成电路芯片的封装结构内部的电气连接。
随着功率类集成电路芯片越来越多地被使用，如何实现大功率集成电路芯片的高散热性能的封装成为半导体行业普遍关心的问题。
发明内容
本实用新型提供了一种新颖的大功率集成电路芯片封装装置以及应用于该封装装置中的引线框架。
根据本实用新型的实施例，提供了一种集成电路芯片封装装置，包括大功率集成电路芯片、引线框架、以及封装体。其中，引线框架包括载片台和至少十个引脚；载片台具有相对于至少十个引脚所在平面打凹下沉的平面，用于承载大功率集成电路芯片，并且载片台的下沉部的至少一部分暴露于所述封装体的外部；并且至少十个引脚中的至少四个相邻引脚被连接在一起并被加宽以形成加宽引脚，并且加宽引脚与载片台相连接，形成大功率集成电路芯片与外界环境的散热通道。
在一个实施例中，至少十个引脚中的部分相邻引脚、或者全部相邻引脚之间的间距大于1.0mm。
在一个实施例中，载片台的下沉部暴露在封装体的表面的面积占封装体的同侧表面积的30％以上。
在一个实施例中，大功率集成电路芯片封装装置为贴片式结构或双列直插式结构。
在一个实施例中，大功率集成电路芯片为开关电源芯片。
根据本实用新型的实施例，还提供了一种引线框架，包括载片台和至少十个引脚。其中，载片台具有相对于至少十个引脚所在平面打凹下沉的平面，用于承载大功率集成电路芯片；并且至少十个引脚中的至少四个相邻引脚被连接在一起并被加宽以形成加宽引脚，并且加宽引脚与载片台相连接，形成大功率集成电路芯片与外界环境的散热通道。
根据本实用新型实施例的集成电路芯片封装装置与同类结构相比，具有更好的散热性能、同时制造成本较低，因此可以用于大功率集成电路芯片的设计封装、规模化制造和应用。
附图说明
从下面结合附图对本实用新型的具体实施方式的描述中可以更好地理解本实用新型，其中：
图1A示出了根据本实用新型实施例的大功率集成电路芯片封装装置的俯视图；
图1B示出了图1A所示的大功率集成电路芯片封装装置沿A-A的截面图；
图2A示出了根据本实用新型实施例的大功率集成电路芯片封装装置中的引线框架的俯视图；
图2B示出了图2A所示的引线框架沿B-B的截面图；
图3A示出了根据本实用新型的另一实施例的大功率集成电路芯片封装装置的俯视图；
图3B示出了图3A所示的大功率集成电路芯片封装装置沿C-C的截面图；
图4示出了根据本实用新型实施例的大功率集成电路芯片封装装置的内部封装结构的俯视图；
图5示出了根据本实用新型实施例的一种示例性开关电源芯片封装装置的引脚示意图。
图6示出了应用如图5所示的示例性开关电源芯片封装装置的反激式功率变换器的示意性电路连接图。
具体实施方式
下面将详细描述本实用新型的各个方面的特征和示例性实施例。在下面的详细描述中，提出了许多具体细节，以便提供对本实用新型的全面理解。但是，对于本领域技术人员来说很明显的是，本实用新型可以在不需要这些具体细节中的一些细节的情况下实施。下面对实施例的描述仅仅是为了通过示出本实用新型的示例来提供对本实用新型的更好的理解。本实用新型决不限于下面所提出的任何具体配置和算法，而是在不脱离本实用新型的精神的前提下覆盖了元素、部件和算法的任何修改、替换和改进。在附图和下面的描述中，没有示出公知的结构和技术，以便避免对本实用新型造成不必要的模糊。
随着功率类集成电路芯片越来越多地被使用，如何实现大功率集成电路芯片的高散热性能的封装成为半导体行业普遍关心的问题。鉴于该问题，本实用新型提供了一种新颖的大功率集成电路芯片封装装置。
下面结合附图，详细描述根据本实用新型实施例的大功率集成电路芯片封装装置以及应用于该封装装置中的引线框架。
图1A示出了根据本实用新型实施例的大功率集成电路芯片封装装置的俯视图。图1B示出了图1A所示的大功率集成电路芯片封装装置沿A-A的截面图。该大功率集成电路芯片封装装置可以应用如图2A和2B所示的引线框架。该大功率集成电路芯片封装装置例如为贴片式结构，可以包括大功率集成电路芯片、引线框架和封装体，其中引线框架包括引脚1、引脚2、…、引脚10共10个引脚、以及用于承载大功率集成电路芯片的载片台。如图1A所示，引脚6、引脚7、引脚8、引脚9连接在一起并被加宽以形成一个整体的加宽引脚。
结合图1A和1B可以看出，载片台具有相对于引脚1至引脚10所在平面打凹下沉的平面。该打凹下沉的平面在封装体以内，并且用于承载所述大功率集成电路芯片，而载片台的下沉部的至少一部分(例如，与载片台的打凹下沉的平面相对的面)可以被暴露在大功率集成电路芯片封装装置的封装体的外部以形成大功率集成电路芯片与外界环境的散热通道。此外，引脚6、引脚7、引脚8、引脚9连接在一起形成的加宽引脚可以与载片台相连接，进一步扩展大功率集成电路芯片与外界环境的散热通道。该表面贴装结构既能适用于PCBA组装类工厂的传统回流焊工艺，又能适用于被传统用于插件结构的波峰焊工艺，可在大中小各类组装加工工厂应用组装贴片，大大降低组装成本。
注意，虽然图1A和1B均未示出包括在集成电路芯片封装装置中的集成电路芯片本身和用于封装集成电路芯片和引线框架的封装体，但是本领域技术人员应该明白集成电路芯片封装装置必然包括至少一个集成电路芯片和封装体。
下面结合图2A和图2B更详细地描述应用于根据本实用新型实施例的大功率集成电路芯片封装装置中的引线框架的结构。如图2A所示，引线框架2A包括引脚1、引脚2、…、引脚10共10个引脚、以及载片台2A-1；载片台2A-1与引脚6、引脚7、引脚8、引脚9连接在一起；引脚6、引脚7、引脚8、引脚9本身也连接在一起并被加宽形成一个整体的加宽引脚。
图2B示出了图2A所示的引线框架沿B-B的截面图。结合图2A和2B可以看出，载片台2A-1具有相对于引脚1至引脚10所在平面打凹下沉的平面，并且与引脚6、引脚7、引脚8、引脚9连接在一起，而没有与其他引脚连接在一起。
当引线框架2A被应用到大功率集成电路芯片封装装置中时，由于载片台2A-1与引脚6、引脚7、引脚8、引脚9连接在一起，所以承载在载片台2A-1上的大功率集成电路芯片与外界环境的散热通道包括四个引脚。进一步地，由于引脚6、引脚7、引脚8、引脚9本身连接在一起并被加宽，所以进一步扩大了承载在载片台2A-1上的大功率集成电路芯片与外界环境的散热通道。
此外，在引线框架2A被应用到大功率集成电路芯片封装装置中时，可以通过把载片台2A-1的下沉部的至少一部分暴露在集成电路芯片封装装置的外部，来进一步扩大承载在载片台2A-1上的大功率集成电路芯片与外部环境的散热通道。为了使载片台2A-1的下沉部暴露在集成电路芯片封装装置的外部，可以将集成电路芯片封装装置的厚度减小。
在一些实施例中，引线框架2A的部分相邻引脚或者全部相邻引脚之间的间距可以被调整为更大的间距。例如，可以将该间距设计为大于1.0mm(例如在1.0-3.6mm的范围内)，以预防某些应用条件尤其是潮湿环境下相邻引脚(特别是高压与低压引脚)间的打火问题，从而保证应用引线框架2A的集成电路芯片封装装置的可靠性、和安全性。此外，在一些实施例中，可以将载片台2A-1的尺寸做得更大，例如，其面积占集成电路芯片封装装置的封装体的总面积的10％-90％，从而承载更大尺寸的大功率集成电路芯片，同时可以有更大的暴露在集成电路芯片封装装置外部的散热面积。例如，载片台2A-1的下沉部暴露在封装体的表面的面积可以占封装体的同侧表面积的30％以上。
图3A示出了根据本实用新型另一实施例的集成电路芯片封装装置的俯视图。图3B示出了图3A所示的集成电路芯片封装装置沿C-C的截面图。图3A和3B所示的集成电路芯片封装装置为双列直插式结构，此结构可方便应用于单面PCBA设计的插件组装，对组装工厂的设计和工艺要求及限制较小，生产和制造过程简单。其他方面与结合图1A和1B描述的集成电路芯片封装装置类似，这里不再赘述。
图4示出了根据本实用新型实施例的大功率集成电路芯片封装装置的内部封装结构的俯视图。如图4所示，载片台4-3被实现为具有更大的尺寸(可根据实际需求放大)，以承载更大的大功率集成电路芯片4-1，该大功率集成电路芯片4-1上可以粘贴尺寸较小的控制类集成电路芯片4-2；载片台4-3与引脚6、引脚7、引脚8、引脚9连接在一起，使得大功率集成电路芯片4-1与外界环境的散热通道包括四个引脚；引脚6、引脚7、引脚8、引脚9本身连接在一起，进一步扩大了大功率集成电路芯片4-1与外界环境的散热通道。
如上所述，根据本实用新型实施例的大功率集成电路芯片封装装置适用于功率较大的功率类集成电路芯片的封装。例如，大功率集成电路芯片可以是开关电源芯片。图5示出了根据本实用新型实施例的一种示例性开关电源芯片封装装置的引脚示意图。
如图5所示，该开关电源芯片封装装置具有10个引脚，其中引脚1、引脚2、引脚3、引脚4、引脚5和引脚10为六个独立引脚，而引脚6、引脚7、引脚8和引脚9连接在一起形成一个整体的加宽引脚。
图6示出了应用如图5所示的示例性开关电源芯片封装装置的反激式功率变换器的示意性电路连接图。如图5和图6所示，引脚1被设置为VDD引脚，即原边供电引脚；引脚2被设置为PRT引脚，即过温检测和保护引脚；引脚3被设置为FB引脚，即环路补偿引脚；引脚4被设置为GND引脚，即芯片接地引脚；引脚5被设置为CS引脚，即功率开关管电流检测引脚；引脚10被设置为HV引脚，即高压启动引脚；并且引脚6、引脚7、引脚8和引脚9形成的整体的加宽引脚被设置为DRAIN引脚，即连接开关电源芯片中的功率开关管漏极的引脚。
以上以开关电源芯片为示例对根据本实用新型实施例的集成电路芯片封装装置的引脚设置进行了描述。但是应理解，根据本实用新型实施例的集成电路芯片封装装置可以用于各种大功率集成电路芯片的封装。
此外，虽然以上是以十个引脚的封装结构为示例来描述根据本实用新型实施例的集成电路芯片封装装置的引脚设置，但是应理解，根据本实用新型实施例的集成电路芯片封装装置不限于仅包括十个引脚，而是可以包括更多的引脚。
此外，所描述的特征、结构或特性可以以任何合适的方式结合在一个或更多实施例中。在以上的描述中，提供了许多具体细节从而给出对本实用新型的实施例的充分理解。然而，本领域技术人员将意识到，可以实践本实用新型的技术方案而没有所述特定细节中的一个或更多，或者可以采用其它的方法、组元、材料等。在其它情况下，不详细示出或描述公知结构、材料或者操作以避免模糊本实用新型的主要技术创意。
本领域技术人员应能理解，上述实施例均是示例性而非限制性的。在不同实施例中出现的不同技术特征可以进行组合，以取得有益效果。本领域技术人员在研究附图、说明书及权利要求书的基础上，应能理解并实现所揭示的实施例的其他变化的实施例。某些技术特征出现在不同的从属权利要求中并不意味着不能将这些技术特征进行组合以取得有益效果。

Claims (9)

1.一种大功率集成电路芯片封装装置，包括大功率集成电路芯片、引线框架、以及封装体，其中：
所述引线框架包括载片台和至少十个引脚；
所述载片台具有相对于所述至少十个引脚所在平面打凹下沉的平面，用于承载所述大功率集成电路芯片，并且所述载片台的下沉部的至少一部分暴露于所述封装体的外部；并且
所述至少十个引脚中的至少四个相邻引脚被连接在一起并被加宽以形成加宽引脚，并且所述加宽引脚与所述载片台相连接，形成所述大功率集成电路芯片与外界环境的散热通道。
2.如权利要求1所述的大功率集成电路芯片封装装置，其中，所述至少十个引脚中的部分相邻引脚、或者全部相邻引脚之间的间距大于1.0mm。
3.如权利要求1所述的大功率集成电路芯片封装装置，其中，所述载片台的下沉部暴露在所述封装体的表面的面积占所述封装体的同侧表面积的30％以上。
4.如权利要求1所述的大功率集成电路芯片封装装置，其中，所述大功率集成电路芯片封装装置被配置为贴片式结构。
5.如权利要求1所述的大功率集成电路芯片封装装置，其中，所述大功率集成电路芯片封装装置被配置为双列直插式结构。
6.如权利要求1所述的大功率集成电路芯片封装装置，其中，所述大功率集成电路芯片为开关电源芯片。
7.一种引线框架，包括载片台和至少十个引脚，其中：
所述载片台具有相对于所述至少十个引脚所在平面打凹下沉的平面，用于承载大功率集成电路芯片；并且
所述至少十个引脚中的至少四个相邻引脚被连接在一起并被加宽以形成加宽引脚，并且所述加宽引脚与所述载片台相连接，形成所述大功率集成电路芯片与外界环境的散热通道。
8.如权利要求7所述的引线框架，其中，所述至少十个引脚中的部分相邻引脚、或者全部相邻引脚之间的间距大于1.0mm。
9.如权利要求7所述的引线框架，其中，所述大功率集成电路芯片为开关电源芯片。
CN202021881723.4U 2020-09-02 2020-09-02 大功率集成电路芯片封装装置 Active CN213150769U (zh)

Priority Applications (2)

Application Number Priority Date Filing Date Title
CN202021881723.4U CN213150769U (zh) 2020-09-02 2020-09-02 大功率集成电路芯片封装装置
TW109213563U TWM606602U (zh) 2020-09-02 2020-10-15 大功率積體電路晶片封裝裝置

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN202021881723.4U CN213150769U (zh) 2020-09-02 2020-09-02 大功率集成电路芯片封装装置

Publications (1)

Publication Number Publication Date
CN213150769U true CN213150769U (zh) 2021-05-07

Family

ID=75238836

Family Applications (1)

Application Number Title Priority Date Filing Date
CN202021881723.4U Active CN213150769U (zh) 2020-09-02 2020-09-02 大功率集成电路芯片封装装置

Country Status (2)

Country Link
CN (1) CN213150769U (zh)
TW (1) TWM606602U (zh)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN116127903B (zh) * 2023-02-14 2023-11-14 电子科技大学 一种大功率pa芯片版图布局及风洞式自散热封装设计方法

Also Published As

Publication number Publication date
TWM606602U (zh) 2021-01-11

Similar Documents

Publication Publication Date Title
US7714428B2 (en) High power semiconductor package and method of making the same
KR101166575B1 (ko) 적층형 패키지들 간 도선연결에 의한 상호연결을 이용한반도체 멀티-패키지 모듈 및 그 제작 방법
KR20080087161A (ko) 오픈 프레임 패키지를 가지는 하이 파워 모듈
US20120241934A1 (en) Semiconductor apparatus and method for manufacturing the same
JPH04212444A (ja) カプセル封じされた電子装置をパッケージした集積回路
US20120306064A1 (en) Chip package
CN213150769U (zh) 大功率集成电路芯片封装装置
US6417576B1 (en) Method and apparatus for attaching multiple metal components to integrated circuit modules
TWI744562B (zh) 晶片封裝組件及其製造方法
US20060274497A1 (en) Electronic apparatus with thermal module
US9601419B1 (en) Stacked leadframe packages
CN215933584U (zh) 大功率集成电路芯片封装装置及引线框架
US20040159929A1 (en) Semiconductor die package having two die paddles
US9318423B2 (en) Leadless package type power semiconductor module
US20050012226A1 (en) Chip package structure
CN218039185U (zh) 用于芯片封装的引线框架和芯片封装结构装置
US20030123239A1 (en) Lower profile package with power supply in package
CN217426736U (zh) 用于芯片封装的引线框架和芯片封装结构装置
US20130285197A1 (en) Semiconductor Devices and Methods of Manufacturing and Using Thereof
CN218939662U (zh) 用于芯片封装的引线框架和芯片封装结构装置
US20230027138A1 (en) Power module
US11652029B2 (en) 3-D package structure for isolated power module and the method thereof
KR100570512B1 (ko) 칩 스케일형 반도체 패키지
US20230326837A1 (en) Small outline tvs package structure
KR100507131B1 (ko) 엠씨엠 볼 그리드 어레이 패키지 형성 방법

Legal Events

Date Code Title Description
GR01 Patent grant
GR01 Patent grant