CN218039185U - 用于芯片封装的引线框架和芯片封装结构装置 - Google Patents
用于芯片封装的引线框架和芯片封装结构装置 Download PDFInfo
- Publication number
- CN218039185U CN218039185U CN202220616501.2U CN202220616501U CN218039185U CN 218039185 U CN218039185 U CN 218039185U CN 202220616501 U CN202220616501 U CN 202220616501U CN 218039185 U CN218039185 U CN 218039185U
- Authority
- CN
- China
- Prior art keywords
- lead frame
- pins
- chip
- stages
- stage
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Active
Links
- 238000004806 packaging method and process Methods 0.000 title claims abstract description 27
- 239000003292 glue Substances 0.000 claims description 6
- BQCADISMDOOEFD-UHFFFAOYSA-N Silver Chemical compound [Ag] BQCADISMDOOEFD-UHFFFAOYSA-N 0.000 claims description 5
- 229910052709 silver Inorganic materials 0.000 claims description 5
- 239000004332 silver Substances 0.000 claims description 5
- 238000010586 diagram Methods 0.000 description 8
- 239000000463 material Substances 0.000 description 6
- 238000004519 manufacturing process Methods 0.000 description 5
- 238000000034 method Methods 0.000 description 5
- 230000017525 heat dissipation Effects 0.000 description 3
- 230000010354 integration Effects 0.000 description 3
- 239000004065 semiconductor Substances 0.000 description 3
- 150000001875 compounds Chemical class 0.000 description 2
- 239000006185 dispersion Substances 0.000 description 2
- 238000000465 moulding Methods 0.000 description 2
- 238000000926 separation method Methods 0.000 description 2
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 description 1
- 239000003990 capacitor Substances 0.000 description 1
- 229910052802 copper Inorganic materials 0.000 description 1
- 239000010949 copper Substances 0.000 description 1
- 238000011031 large-scale manufacturing process Methods 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 239000005022 packaging material Substances 0.000 description 1
- 238000007747 plating Methods 0.000 description 1
- 238000012545 processing Methods 0.000 description 1
- 230000002035 prolonged effect Effects 0.000 description 1
- 238000004080 punching Methods 0.000 description 1
- 230000000717 retained effect Effects 0.000 description 1
- 239000000758 substrate Substances 0.000 description 1
- 238000012360 testing method Methods 0.000 description 1
- 238000003466 welding Methods 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/481—Disposition
- H01L2224/48135—Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
- H01L2224/48137—Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being arranged next to each other, e.g. on a common substrate
Landscapes
- Lead Frames For Integrated Circuits (AREA)
Abstract
提供了用于芯片封装的引线框架和芯片封装结构装置。该用于芯片封装的引线框架包括至少两个载片台和多个引脚，其中，该至少两个载片台中的一个载片台同时连接该多个引脚中的至少三个引脚。
Description
技术领域
本实用新型涉及集成电路领域，尤其涉及一种用于芯片封装的引线框架和芯片封装结构装置。
背景技术
集成电路芯片(简称芯片)是把一定数量的常用电子元件(例如，电阻、电容、晶体管等)以及这些元件之间的连线通过半导体工艺集成在半导体晶片或介质基片上，然后封装在一个管壳内形成的微型结构。集成电路芯片具有体积小、重量轻、引出线和焊接点少、寿命长、可靠性高、性能好等优点，同时成本低、便于大规模生产。
集成电路芯片不仅在民用电子设备(例如，收录机、电视机、计算机等)方面得到广泛的应用，同时在军事、通讯、遥控等方面也得到广泛的应用。用集成电路芯片来装配电子设备，其装配密度比晶体管可提高几十倍至几千倍，电子设备的稳定工作时间也可大大提高。
实用新型内容
根据本实用新型实施例的用于芯片封装的引线框架，包括至少两个载片台和多个引脚，其中，该至少两个载片台中的一个载片台同时连接该多个引脚中的至少三个引脚。
根据本实用新型实施例的芯片封装结构装置，包括上述用于芯片封装的引线框架。
附图说明
从下面结合附图对本实用新型的具体实施方式的描述中可以更好地理解本实用新型，其中：
图1A和1B分别示出了根据本实用新型实施例的用于芯片封装的引线框架的俯视图和侧面图。
图2示出了图1A和1B所示的引线框架的镀银区域图。
图3示出了图1A和1B所示的引线框架中的载片台背面的半蚀刻圆形锁胶孔布置的示意图。
图4示出了图1A和1B所示的引线框架上装贴功率芯片和主控芯片后的结构示意图。
图5示出了采用图1A和1B所示的引线框架的芯片封装结构装置的示例功能脚位配置的示意图。
图6示出了采用图5所示的芯片封装结构装置的示例应用电路的结构示意图。
具体实施方式
下面将详细描述本实用新型的各个方面的特征和示例性实施例。在下面的详细描述中，提出了许多具体细节，以便提供对本实用新型的全面理解。但是，对于本领域技术人员来说很明显的是，本实用新型可以在不需要这些具体细节中的一些细节的情况下实施。下面对实施例的描述仅仅是为了通过示出本实用新型的示例来提供对本实用新型的更好的理解。本实用新型决不限于下面所提出的任何具体配置，而是在不脱离本实用新型的精神的前提下覆盖了元素和部件的任何修改、替换和改进。在附图和下面的描述中，没有示出公知的结构和技术，以便避免对本实用新型造成不必要的模糊。另外，需要说明的是，这里使用的用语“A与B连接”可以表示“A与B直接连接”也可以表示“A与B经由一个或多个其他元件间接连接”。
一般，集成电路芯片的制造过程主要包括以下几个阶段：集成电路芯片的设计阶段、集成电路芯片的制作阶段、集成电路芯片的封装阶段、以及集成电路芯片的测试阶段。当集成电路芯片制作完成后，集成电路芯片上通常有多个焊垫。在集成电路芯片的封装阶段，通常会把集成电路芯片上的这些焊垫与对应的引线框架互相电连接。集成电路芯片通常是通过焊线或者以植球结合的方式连接到引线框架上，使得集成电路芯片的这些焊垫与引线框架的接点电连接，从而实现集成电路芯片的封装结构内部的电气连接。
随着高集成度的多芯片合封类集成电路芯片越来越多地被使用，如何实现多个芯片的高集成度且高散热性能的可靠封装成为半导体行业普遍关心的问题。因此，提出了根据本实用新型实施例的用于芯片封装的引线框架和芯片封装结构装置。
图1A和1B分别示出了根据本实用新型实施例的用于芯片封装的引线框架100的俯视图和侧面图。如图1A和1B所示，在一些实施例中，引线框架100包括至少两个载片台(例如，主载片台102和次载片台104)以及多个引脚(例如，引脚106-1至引脚106-7)，其中，该至少两个载片台中的一个载片台同时连接该多个引脚中的至少三个引脚。
在根据本实用新型实施例的用于芯片封装的引线框架100中，由于存在至少两个载片台，所以可以集成封装至少两个芯片；由于一个载片台同时连接至少三个引脚，所以可以增加芯片散热通道(至少三个引脚同时散热)并提高芯片工作电性能(至少三个引脚同时传导工作)，可适配各种规格的功率芯片(包括超高功率芯片)。
如图1A和1B所示，在一些实施例中，至少两个载片台中不同于同时连接至少三个引脚的载片台的每个载片台连接一个引脚。这样，可兼顾引脚功能及载片台固定作用，节约引脚占用空间、提升载片台装片面积，可适配单芯片及多芯片装片；同时可辅助提升引线框架的散热能力，提高芯片的使用寿命。
如图1A和1B所示，在一些实施例中，至少两个载片台与多个引脚位于同一平面上。这样，可使每个载片台与引脚之间的焊线连接简单顺畅，从而可明显提升芯片封装的良品率。
如图1A和1B所示，在一些实施例中，至少两个载片台所在的平面相对于多个引脚所在的平面是下沉平面。这样，可降低连接每个载片台上装贴的芯片与引脚之间的线弧长度，从而可明显提升芯片封装的良品率。
如图1A和1B所示，在一些实施例中，至少两个载片台中的相邻载片台之间的间距，例如，主载片台102和次载片台104之间的间距D(102- 104)，大于等于0.2mm。这样，可在满足引线框架的制作工艺要求的同时最大化载片台的面积，拓展芯片选型范围及装片数量。同时，在芯片封装完成后，可适应安全距离耐压能力在1KV以上。
如图1A和1B所示，在一些实施例中，多个引脚包括位于至少两个载片台同一侧的至少一个高压引脚(例如，引脚106-7)和至少一个低压引脚(例如，引脚106-5和106-6)，并且至少一个高压引脚中的每个高压引脚与至少一个低压引脚中与该高压引脚相邻的低压引脚之间的间距大于至少一个低压引脚中的任意两个相邻的低压引脚之间的间距。这样，可预防某些应用条件尤其是潮湿环境下高压与低压引脚间的打火问题，从而保证芯片封装结构装置的可靠性和安全性。
如图1A和1B所示，在一些实施例中，多个引脚还包括位于至少两个载片台同一侧的多个高压引脚(例如，引脚106-1至106-4)。这样，可满足特殊脚位需求设置。
如图1A和1B所示，在一些实施例中，至少两个载片台中的一个或多个载片台(例如，次载片台104)上设置有锁胶孔(例如，椭圆形锁胶孔 104-R)。这样，可有效增强引线框架与塑封料间的互锁，从而大大提高芯片封装的可靠性。例如，次载片台104上的椭圆形锁胶孔104-R的两端为R≥0.125mm的圆弧，整体长度L≥0.5mm，该设计可在不牺牲装片面积的前提下最大化载片台与塑封料间的互锁，提升芯片封装的可靠性。
如图1A和1B所示，在一些实施例种，至少两个载片台中的每个载片台的左上角、左下角、右上角、以及右下角中的至少一个角部做了切角处理。这样，可有效控制内部焊线连接时和加工过程中的塑封料充填导致的塌丝、冲丝等失效，从而大大提高芯片封装的良品率。
如图1A和1B所示，在一些实施例中，引线框架的每个引脚均配置有锁胶孔(例如，每个引脚的尾端设置有圆形锁胶孔106-R)。这样，可有效增强引线框架与塑封料间的互锁，提升芯片封装抵抗内部应力及外部潮气干扰的能力。例如，每个引脚上的圆形锁胶孔106-R可采用R＝0.125mm 的尺寸，该尺寸可使塑封料顺畅流过的同时满足引线框架的工艺制造要求。
如图1A和1B所示，在一些实施例中，至少两个载片台中的每个载片台和与其相邻的引脚之间的间隙为0.2mm。这样，可在满足引线框架的制作工艺要求的同时最大化载片台的面积，拓展芯片选型范围及装片数量。
图2示出了图1A和1B所示的引线框架100的镀银区域图。如图2所示，在一些实施例中，引线框架100的镀银区域采用局部选择性镀银，从而在不需要实施打线的区域保留引线框架100原本的裸铜材质与塑封料的可靠结合，可大大提升芯片封装的可靠性。例如，主载片台局部镀银(例如，主载片台局部镀银区域102-2所示的区域镀银)，以满足接地线打线空间需求；主载片台外连的四个引脚区域不镀银(例如，主载片台未镀银区域102-4所示的区域不镀银)，以增强塑封料与载片台间的结合，同时最大化降低外部潮气通过引脚向器件内部渗透的可能；次载片台环镀银 (例如，次载片台环形镀银区域104-2所示的区域镀银)，载片台四周均预留接地线空间，兼顾芯片封装拓展的需求；次载片台的中央区域大面积不镀银，以增强塑封料与载片台间的结合；不与任何载片台连接的独立引脚全镀银，以最大化引脚打线区。
图3示出了图1A和1B所示的引线框架100的载片台背面的半蚀刻圆形锁胶孔布置的示意图。如图3所示，在一些实施例中，引线框架100的载片台背面100-1可以配置有圆形半蚀刻锁胶孔，这样可有效增强引线框架与塑封料间的互锁，从而大大提高芯片封装的可靠性。
图4示出了图1A和1B所示的引线框架上装贴功率芯片和主控芯片后的结构示意图。如图4所示，位于次载片台上的主制芯片通过焊接线分别与同载片台及位于主载片台上的功率芯片和引脚互连，内部电路连接后形成对应的功能电路。
图5示出了采用图1A和1B所示的引线框架的芯片封装结构装置的示例功能脚位配置的示意图。图6示出了采用图5所示的芯片封装结构装置的示例应用电路的结构示意图。经过验证，采用根据本实用新型实施例的引线框架100的芯片封装结构装置具有超越同类产品的良好电气性能和散热性能，可提升电子产品的可靠性和应用寿命，同时可明显降低电子产品的应用成本。
本领域技术人员应该明白的是，引线框架100可根据实际需要包括例如，3个、4个或更多个载片台，并且可根据实际需要包括例如，8个、9 个、10个或更多个引脚或包括例如，4个、5个、6个或更少数目的引脚。
综上所述，根据本实用新型实施例的用于芯片封装的引线框架和芯片封装结构装置具有低成本、高集成度、多芯片结构、以及高散热性能等优点。另外，在根据本实用新型实施例的用于芯片封装的引线框架和芯片封装结构装置中，可同时封入多颗控制芯片及功率芯片，形成高效、低成本、高可靠性封装结构；高压引脚和低压引脚之间的间距较大，可以预防某些应用条件尤其是潮湿环境下相邻引脚(特别是高压与低压引脚)间的打火问题，从而可以保证芯片封装结构装置的可靠性和安全性。
本实用新型可以以其他的具体形式实现，而不脱离其精神和本质特征。当前的实施例在所有方面都被看作是示例性的而非限定性的，本实用新型的范围由所附权利要求而非上述描述定义，并且落入权利要求的含义和等同物的范围内的全部改变都被包括在本实用新型的范围中。
Claims (15)
1.一种用于芯片封装的引线框架，其特征在于，包括至少两个载片台和多个引脚，其中，所述至少两个载片台中的一个载片台同时连接所述多个引脚中的至少三个引脚。
2.根据权利要求1所述的引线框架，其特征在于，所述至少两个载片台中不同于同时连接所述至少三个引脚的载片台的每个载片台连接所述多个引脚中的一个引脚。
3.根据权利要求1所述的引线框架，其特征在于，所述至少两个载片台与所述多个引脚位于同一平面上。
4.根据权利要求1所述的引线框架，其特征在于，所述至少两个载片台所在的平面相对于所述多个引脚所在的平面是下沉平面。
5.根据权利要求1所述的引线框架，其特征在于，所述至少两个载片台中的相邻载片台之间的间距大于等于0.2mm。
6.根据权利要求1所述的引线框架，其特征在于，所述多个引脚包括位于所述至少两个载片台同一侧的至少一个高压引脚和至少一个低压引脚，并且所述至少一个高压引脚中的每个高压引脚与所述至少一个低压引脚中与该高压引脚相邻的低压引脚之间的间距大于所述至少一个低压引脚中的任意两个相邻的低压引脚之间的间距。
7.根据权利要求6所述的引线框架，其特征在于，所述多个引脚还包括位于所述至少两个载片台同一侧的多个高压引脚。
8.根据权利要求1所述的引线框架，其特征在于，所述至少两个载片台中的一个或多个载片台上设置有锁胶孔。
9.根据权利要求1所述的引线框架，其特征在于，所述至少两个载片台中的每个载片台的左上角、左下角、右上角、以及右下角中的至少一个角部做了切角处理。
10.根据权利要求1所述的引线框架，其特征在于，所述多个引脚中的每个引脚上设置有锁胶孔。
11.根据权利要求1所述的引线框架，其特征在于，所述引线框架的背面设置有半蚀刻锁胶孔。
12.根据权利要求1所述的引线框架，其特征在于，所述至少两个载片台中的每个载片台局部镀银。
13.根据权利要求1所述的引线框架，其特征在于，所述多个引脚中不与任何载片台连接的独立引脚全镀银。
14.根据权利要求1所述的引线框架，其特征在于，所述至少两个载片台中的每个载片台和与其相邻的引脚之间的间隙为0.2mm。
15.一种芯片封装结构装置，其特征在于，包括权利要求1至13中任一项所述的引线框架。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN202220616501.2U CN218039185U (zh) | 2022-03-21 | 2022-03-21 | 用于芯片封装的引线框架和芯片封装结构装置 |
| TW111206103U TWM634451U (zh) | 2022-03-21 | 2022-06-09 | 用於晶片封裝的引線框架和晶片封裝結構裝置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN202220616501.2U CN218039185U (zh) | 2022-03-21 | 2022-03-21 | 用于芯片封装的引线框架和芯片封装结构装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| CN218039185U true CN218039185U (zh) | 2022-12-13 |
Family
ID=84339378
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN202220616501.2U Active CN218039185U (zh) | 2022-03-21 | 2022-03-21 | 用于芯片封装的引线框架和芯片封装结构装置 |
Country Status (2)
| Country | Link |
|---|---|
| CN (1) | CN218039185U (zh) |
| TW (1) | TWM634451U (zh) |
-
2022
- 2022-03-21 CN CN202220616501.2U patent/CN218039185U/zh active Active
- 2022-06-09 TW TW111206103U patent/TWM634451U/zh unknown
Also Published As
| Publication number | Publication date |
|---|---|
| TWM634451U (zh) | 2022-11-21 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US10685895B2 (en) | Power module with lead component and manufacturing method thereof | |
| US6057601A (en) | Heat spreader with a placement recess and bottom saw-teeth for connection to ground planes on a thin two-sided single-core BGA substrate | |
| CN100382290C (zh) | 具有最优化的线接合配置的半导体封装 | |
| US5600178A (en) | Semiconductor package having interdigitated leads | |
| US20010006258A1 (en) | Stacked semiconductor package and fabricating method thereof | |
| CN103858228B (zh) | 半导体装置及其制造方法 | |
| US6091142A (en) | Assembly for dissipating heat from a stacked semiconductor package | |
| US11211373B1 (en) | Double-sided chip stack assembly | |
| CN218039185U (zh) | 用于芯片封装的引线框架和芯片封装结构装置 | |
| US6417576B1 (en) | Method and apparatus for attaching multiple metal components to integrated circuit modules | |
| US7166905B1 (en) | Stacked paddle micro leadframe package | |
| CN215933584U (zh) | 大功率集成电路芯片封装装置及引线框架 | |
| CN213150769U (zh) | 大功率集成电路芯片封装装置 | |
| CN215933594U (zh) | 一种用于pse电源控制器封装的多基岛引线框架结构 | |
| US20040159929A1 (en) | Semiconductor die package having two die paddles | |
| CN218939662U (zh) | 用于芯片封装的引线框架和芯片封装结构装置 | |
| EP0408904A2 (en) | Surface mounting semiconductor device and method | |
| JPH0855949A (ja) | フラットパッケージ | |
| CN217426736U (zh) | 用于芯片封装的引线框架和芯片封装结构装置 | |
| CN209785910U (zh) | 大电流半导体功率器件 | |
| CN217655869U (zh) | 半导体封装组件 | |
| US10199365B2 (en) | Semiconductor module | |
| US20230420317A1 (en) | Electronic devices including vent openings and associated methods | |
| CN219917161U (zh) | 扁平化插件整流桥 | |
| CN218647940U (zh) | 一种功率模块 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| GR01 | Patent grant | ||
| GR01 | Patent grant |