TWI704849B - 高速電路及產生低干擾差分跡線的方法 - Google Patents

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Abstract

提供一種高速電路及製造其之方法。高速電路具有一印刷電路板。一對的第一差分訊號跡線和第二差分訊號跡線係形成在印刷電路板的一第一表面上。第一差分訊號跡線和第二差分訊號跡線傳輸一電訊號。一部分迴路延伸通過印刷電路板。部分迴路包括位於第一差分訊號跡線和第二差分訊號跡線下方的第一端槽和第二端槽。部分迴路包括實質上平行於第一差分訊號跡線和第二差分訊號跡線的一對的側槽。一固定構件將印刷電路板連接至由第一端槽、第二端槽與側槽形成的一分隔區。固定構件在第一端槽和第二端槽中的一者或在側槽中形成一間隙。側槽的長度與間隙的長度係可選定以降低來自電訊號的一目標共同模態頻率。

Description

高速電路及產生低干擾差分跡線的方法
本揭露一般涉及高速跡線，且具體地涉及位在一電路板上的一部分迴路之結構，以抑制一高速差分訊號跡線的輻射。
高速差分訊號跡線係廣泛用於伺服器或儲存器的產品設計中。許多伺服器或儲存器的產品包括一底座(chassis)，底座係安裝在用於電子組件的不同印刷電路板。印刷電路板包括各種訊號跡線，以提供訊號至印刷電路板上的元件。訊號跡線一般設置在用於一特定訊號線的差分跡線對(differential trace pairs)中。印刷電路板上的此種差分跡線具有不同的模態，包括差分模態、共用模態和傳輸期間差分訊號之間的模態轉換。由於越來越多的產品應用包括不同電路板之間或電路板與電纜之間的差分訊號轉換，共用模態能量將藉此轉換而透過連接器輻射至底座中的孔。共用模態能量會在兩條差分跡線上均產生一訊號。因此，共用模態能量可由此產生雜訊而中斷跡線上的訊號傳輸並產 生干擾問題。因此，當差分訊號通過一偏斜通道(skewed channel)或依印刷電路板時會產生輻射。
第1圖係為先前技術中一印刷電路板12上的一返流電路跡線10的範例。印刷電路板12係附接於一接地平面層14。返流電路跡線10在印刷電路板12的一表面20上包括差分跡線22和差分跡線24。接地平面層14接觸印刷電路板12的一相對的表面。箭頭30示出差分跡線22中的一插入電流。箭頭32示出差分跡線24中的一感應電流。箭頭34示出在差分跡線22下方的接地平面層14中產生的一返回電流。在第1圖中，箭頭30示出的插入電流減去耦合項(coupling terms)係為共用模態能量。
在目前的電路設計中，共用模態過濾器(common mode filter)用於降低差分跡線上的訊號輻射。因此，共用模態過濾器之電路部件係實施於差分跡線的佈線上的印刷電路板上，以減少來自跡線的訊號輻射。共用模態過濾器的使用是有效的，但過濾器之電路需要佔用印刷電路板上的空間。考量到需要在印刷電路板上放置盡可能多的元件以使用所有物理表面空間，故此對電路板之佈局產生一空間問題。
因此，亟需一種在印刷電路板中的共用模態過濾器，其具有較小間隔的差分跡線和一有效帶寬(effective bandwidth)，以減少由共用模態能量引起的輻射。亟需將一部分的環形應用於印刷電路板上，以形成一共用模態過濾器。
所揭露的一範例係為一高速電路。高速電路具有一印刷電路板，印刷電路板具有一第一表面。一對的(a pair of)第一差分訊號跡線(differential trace)和第二差分訊號跡線位於印刷電路板的第一表面上。第一差分訊號跡線和第二差分訊號跡線傳輸一電訊號。一部分迴路(partial loop)延伸通過印刷電路板。部分迴路包括在第一差分訊號跡線和第二差分訊號跡線下方的第一端槽和第二端槽。部分迴路包括實質上平行於第一差分訊號跡線和第二差分機線的一對的側槽。一固定構件(anchor member)將印刷電路板連接至由第一端槽、第二端槽及側槽形成的一分隔區(island)。固定構件在第一端槽和第二端槽中的一者中或在側槽中形成一間隙。側槽的長度和間隙的長度係選定以從電訊號中減小目標模頻率。
所揭露的另一範例為一種產生一低干擾差分跡線的方法。一第一差分訊號跡線和一第二差分訊號跡線係形成在一印刷電路板的一第一表面上。印刷電路板上的一部分迴路的一路徑長度和一間隙長度係選定，以減少來自由第一差分訊號跡線和第二差分訊號跡線傳輸的一訊號的一目標頻率。一第一端槽和一第二端槽係形成在第一差分訊號跡線和第二差分訊號跡線下方。第一端槽和第二端槽係以選定出的路徑長度分離。連接第一端槽和第二端槽的一對的側槽係形成。一固定構件係形成以在第一端槽和第二端槽中的一者中或在二側槽中的一者中形成一間隙，間隙的長度係為選定出的間隙長度。
所揭露的另一範例為一種高速差分跡線結構，包括一第一差分訊號跡線、平行於第一差分訊號跡線的一第二差分訊號跡線、一印刷電路板、一接地平面層、一部分迴路以及一固定構件。印刷電路板具有一頂表面和一相對底表面。第一差分訊號跡線和第二差分訊號跡線形成在頂表面上。接地平面層具有一頂層，頂層與印刷電路板的相對底表面接觸。部分迴路延伸通過印刷電路板，部分迴路包含位在第一差分訊號跡線和第二差分訊號跡線下方的一第一端槽和一第二端槽及實質上平行於第一差分訊號跡線和第二差分訊號跡線的一對的側槽。固定構件將印刷電路板連接至由第一端槽、第二端槽及二側槽形成的一分隔區，固定構件在第一端槽與第二端槽中的一者中或在二側槽中形成一間隙。二側槽的長度和間隙的長度係根據透過第一差分訊號跡線和第二差分訊號跡線傳輸的一電訊號選定，以降低一共用模態頻率。
以上發明內容並不旨在代表本揭露的各實施例或各方面。反而，前述發明內容僅提供一些於此闡述的新穎層面和特徵的範例。當結合附圖和所附申請專利範圍時，本揭露的上述特徵和優點以及其他特徵和優點將顯見於如下對代表性實施例和用以實現本發明態樣的詳細說明中。
10:返流電路跡線
12、100、200:印刷電路板
14:接地平面層
20:表面
22、24:差分跡線
30、32、34:箭頭
40:第一接口
42:第二接口
44:第三接口
46:第四接口
110、112:差分訊號跡線
114:頂表面
130、230:部分迴路
132、232:分隔區
134、234:固定構件
140、142:端槽
144、146:側槽
150、152:槽部
240:大圓形槽
302:第一曲線
304:第二曲線
306:第三曲線
308:第四曲線
310:第五曲線
410、420:曲線
Lpath、Lgap:長度
Scc21:共用模態輸出
為了對本發明之上述及其他方面有更佳的瞭解，下文特舉實施例，並配合所附圖式詳細說明如下：第1圖係為先前技術中的具有一差分跡線的一印刷電路板自共用模態操作發出輻射之示意圖。
第2A圖係為具有一差分跡線和作為共用模態輻射的一過濾器的一部分迴路的印刷電路板之透視圖。
第2B圖係為第2A圖中的印刷電路板之一頂視圖。
第2C圖係為具有作為來自訊號跡線的共用模態輻射的一過濾器的一部分迴路的另一印刷電路板。
第3圖係為第2A、2B圖中的差分跡線於不同頻率的輸出水平之圖表，其示出部分迴路的影響。
第4圖係為部分迴路的不同的長度於不同頻率的輸出水平之圖表。
第5圖係為具有不同長度和間隙寬度的部分迴路的預測和測量頻率響應之表格。
本揭露易受各種修改和替代形式之影響。所附圖式中的範例已示出了一些代表性實施例，並將在本文中對其詳細描述說明。然而，應當理解的是，本發明並不限定於所揭露的特定形式。反而，本揭露將涵蓋落入由所附申請專利範圍界定之本揭露的精神和範圍內的所有修改形式、等效形式和替代形式之存在。
本揭露可以許多不同的形式實施。所附圖式係繪示代表性實施例，且將在本文中詳細描述。本揭露是本申請的原理之範例或說明，並不旨在將所揭露的廣義方面限制於所示的實施例。就此而言，例如在摘要，發明內容和實施方式的部分中揭露但未在申請專利範圍明確闡述的元件與限制應不意味或經推斷而單獨地或共同地併入申請專利範圍中。為了詳細說明描，除非特別聲明，否則單數(singular)包 括複數(plural)，反之亦然。並且「包括」一詞代表「包括但不限於此」。此外，近似的詞語，舉例如「大約(about)」、「幾乎(almost)」、「實質上(substantially)」、「近似(approximately)」等，在本文中可用於表示「於(at)」、「接近(near)」、「接近於(near at)」或「在3-5%內」、或「在可接受的製造公差範圍內」、或其上述任何合理之組合。
第2A圖係為根據本揭露之具有一差分跡線和一部分迴路的印刷電路板100之透視圖，部分迴路作為一共用模態過濾器(common mode filter)以降低輻射。第2B圖係為印刷電路板100的頂視圖。印刷電路板100係安裝在一接地層上。如第2A圖所示，印刷電路板100包括一對的差分訊號跡線110和差分訊號跡線112，此些差分訊號跡線110和差分訊號跡線112被製造形成於印刷電路板100的一頂表面114。差分訊號跡線110和差分訊號跡線112形成一通道，此通道允許訊號在一發射器組件和接收器組件之間傳輸。雖然在此範例中，差分訊號跡線110和差分訊號跡線112的形狀大致為矩形，但差分訊號跡線可以是任何形狀。此外，可以在印刷電路板100的與頂表面114的一相對側上形成額外的跡線。
為了減少干擾，印刷電路板100包括一部分迴路130之結構，用以減少共用模態能量。舉例來說，部分迴路130之結構可降低8GHz之一範例的目標頻率的共用模態能量。加入此種部分迴路130之結構抑制了由印刷電路板100上的跡線產生的電子雜訊。目標頻率取決於在差分訊號跡線110和差分訊號跡線112上傳輸的訊號的跡線資料速率(trace data rate)。目標頻率由印刷電路板100的干擾測試所確定。
部分迴路130係透過蝕刻掉印刷電路板100的一部分以形成。因此，印刷電路板之材料的分隔區(island)132形成在差分訊號 跡線110和差分訊號跡線112的下方。分隔區132經由一固定構件134附接至印刷電路板100的剩餘部分。如將說明的，部分迴路130所需的面積小於過濾器當前使用的面積，由此釋放印刷電路板100上的更多表面區域。部分迴路130包括一對的端槽(end slot)140和端槽142，端槽140和端槽142係蝕刻通過印刷電路板100。各端槽140和端槽142的一端係由一對的側槽144和側槽146所連接。側槽(side slot)144和側槽146亦蝕刻通過差分訊號跡線110和差分訊號跡線112附近的印刷電路板100。在此範例中，側槽144是連續的，而側槽146被固定構件134中斷。因此，側槽146被分成槽部(slot segment)150和槽部152。因此，各端槽140和端槽142的一第二端連接至相應的槽部150和槽部152的一端。各相應的槽部150和槽部152具有終止於固定構件134中的一相對端。如第2A圖及第2B圖所示，側槽144實質上平行於側槽146。因此，固定構件134構成一間隙以形成自端槽140、端槽142、側槽144和側槽146的部分迴路。此範例中的固定構件134之座落設置使得槽部150和槽部152的長度大致相等。然而，固定構件134的位置可以是側槽144或側槽146上的任何位置。除了差分訊號線110和差分訊號線112之間的端槽140和端槽142的部分以外的位置，固定構件134也可座落於端槽140和端槽142中的一者上。
在此範例中揭露的部分迴路130減少由差分訊號跡線110和差分訊號跡線112傳輸的訊號於一目標頻率的共用模態輻射。可調整迴路長度和間隙長度之部分迴路參數，以減少來自差分訊號跡線110和差分訊號跡線112上的共用模態能量以及目標頻率。部分迴路130仰賴於使用一四接口s參數(four port s-parameter)的一差分跡線電路的建模(modeling)。
對於一四接口(兩個訊號跡線)s參數，存在插入項(insertion term)S31和插入項S42以及感應項(induction term)S41和感應S32。舉例來說，在第1圖中，差分跡線22可基於第一接口40、第二接口42、第三接口44和第四接口46建模(modeling)。基於冷次定律(Lenz’s Law)，感應項具有相對於插入項的相反方向。基於一混合模態s參數公式(mixed mode s-parameter formula)，差分訊號的差分輸出(Sdd21)可表示為：
Figure 108114902-A0305-02-0011-2
基於混合模態s參數公式(mixed mode s-parameter formula)，差分訊號的共用模態輸出(Scc21)可表示為：
Figure 108114902-A0305-02-0011-3
經由第2A圖及第2B圖中的部分迴路130之結構以降低共用模態輸出能量的方法涉及使耦合項(coupling term)增加。如第1圖所示，在差分跡線22正下方的接地平面14中具有箭頭34所示的差分訊號的返回電流。箭頭34所示的返回電流沿箭頭30所示之電流的相反方向流動。因此，可以設計一返回電流路徑以致目標頻率的破壞性干擾(destructive interference)。在此情況下，一鄰近的跡線(例如是差分跡線24)將成為返回電流的一新路徑。此種新的返回電流路徑使耦合項增加。因此，共用模態能量將大幅降低。對於一跡線上的差分訊號，接地平面中的返回電流將沿著跡線下方的相反方向流動。因此，諸如部分迴路130的部分迴路之結構可被設計以過濾除在目標頻率的一返回電流。部分迴路130之結構提供額外的電感和電容且用作為一用於返回電流的LC過濾器。
在此情況下，鄰近的跡線將成為返回電流的一新路徑並 且使耦合項增加。因此，若差分訊號流動經過差分訊號跡線110，則返回電流路徑將由部分迴路130引導通過差分訊號跡線112。因此，共用模態能量將大幅降低。用以使共用模態能量降低之公式係表示為：
Figure 108114902-A0305-02-0012-4
其中，K 1＊L gap <
Figure 108114902-A0305-02-0012-5
在上述的代數式中，部分迴路的長度為Lpath，且迴路中二槽之間的間隙的長度為Lgap。TD係表示一差分訊號在差分跡線和中傳輸之每毫英寸(mil)長度的時間延遲(time delay)，f為目標頻率，K1及K2為取決於差分跡線對的物理結構(包括厚度和跡線的材料等因素)的比例係數(scaling coefficient)。在此範例中，比例係數係由模擬數值擬合(fitting)之常數。不同的印刷電路板(PCB)結構將具有不同的比例係數。藉由使用上述代數式，可確定部分迴路的最佳路徑長度及部分迴路中的間隙長度，以降低於目標頻率的輻射。接著，可將所確定的長度應用於電路板的槽之製造當中，此些槽(slot)構成差分跡線下方的部分迴路。部分迴路可具有其他不同的形狀。
第2C圖繪示不同形狀的部分迴路的頂視圖。第2C圖繪示一示例性的印刷電路板200以支撐類似於第2A圖中的差分訊號跡線110和差分訊號跡線112。印刷電路板200安裝在一接地層上。為了減少干擾，印刷電路板200包括減少共用模態能量的部分迴路230之結構。舉例來說，部分迴路230之結構可降低於一8GHz的示例性的目標頻率的共用模態能量。應用此種部分迴路230之結構降低印刷 電路板200上的跡線產生的電子雜訊。目標頻率取決於在印刷電路板200上的跡線(圖中未繪示)上傳輸之訊號的跡線資料速率。
透過蝕刻掉印刷電路板200的一部分以形成部分迴路230。因此，印刷電路板材料的一分隔區232形成在於印刷電路板200上形成的訊號跡線的下方。分隔區232經由固定構件234附接至印刷電路板200的剩餘部分。部分迴路230所需的面積小於過濾器當前使用的面積，從而釋放印刷電路板200上的更多表面區域。部分迴路230包括蝕刻通過印刷電路板200的一大圓形槽240。大圓形槽240的各端部終止於固定構件234中。然而，固定構件234的位置可以是大圓形槽240上的任何位置。在此範例中所揭露的部分迴路230降低來自跡線所傳輸的訊號於目標頻率的共用模態輻射。可調整如迴路的長度和間隙的長度之部分迴路參數，以降低來自軌道上的訊號共用模態能量和目標頻率。
第3圖繪示一圖表，其示出來自不同的部分迴圈參數之示例性輸出，其中係採用前述與第2A圖和第2B圖中所示之示例性的印刷電路板100相關的設計方法。第3圖中的曲線係為擬合(fitting)比例係數K1和K2的模擬結果。第3圖示出感應項數值的幅度對應頻率之曲線的各種比較。第3圖中所示之各感應項的曲線係由一恆定的迴路路徑長度(348毫英吋，mil)所形成但具有不同的間隙長度以中斷迴路。因此，第一曲線302表示4毫英吋(mil)的間隙長度，第二曲線304表示20毫英吋(mil)的間隙長度，第三曲線306表示40毫英吋(mil)的間隙長度，第四曲線308表示60毫英吋(mil)的間隙長度，第五曲線 310表示80毫英吋(mil)的間隙長度，而第六曲線312表示100毫英吋(mil)的間隙長度。
在此範例中，對於各條曲線，目標頻率係為8GHz且時間延遲(time delay，TD)係為1.4285*10-13秒。在此範例中，示例性的微帶跡線(micro-strip trace)，例如是第2圖中的差分訊號跡線110和差分訊號跡線112，係由介電常數為3.8且厚度為2.7毫英吋(mil)的介電材料所製成。對應此些參數，比例係數K1和K2相應地係為1.5和2/3之常數。在此種情況下，部分迴路之路長度(Lpath)係為348毫英吋(mil)，且間隙長度可根據期望的目標頻率而變化。在此範例中，第2A圖中的差分訊號跡線110和差分訊號跡線112之間的最小寬度可以是25毫英吋(mil)。平行於差分訊號跡線110和差分訊號跡線112的槽的最小長度是4毫英吋(mil)。
可透過在電子設計自動化工具(EDA tool)中創建一3D結構之模擬(simulation)來計算和驗證具有不同間隙長度(Lgap)的共用模態輸出(Scc21)，以模擬出一等效通道模型(equivalent channel model)。與其他形狀的蝕刻設計(例如是需要一更長的路徑長度(例如440毫英吋)的U形空隙)相比，第2圖中的部分迴路130之結構可在相同的目標頻率下具有一深降(deep drop)，但在印刷電路板100上卻需一較小的佈線面積(routing area)。
第4圖係為一圖表，其繪示出與不同的路徑長度以降低共用模態能量相關的一曲線比較。因此，第4圖繪示出一迴路結構(例如是第2圖中的部分迴路130之結構)的曲線410，具有一348毫英吋 的路徑長度和一4毫英吋的側槽的槽部之間的間隙長度。第二個曲線420顯示具有一428毫英吋的路徑長度和一80毫英吋的側槽的槽部之間的間隙長度。在曲線410中，振幅的最大下降發生在8GHz的目標頻率附近。在曲線420中，對應的振幅的最大下降發生在約8GHz。此顯示需要最小化第2圖中之形成部分迴路結構的槽之間的間隙。因此，第4圖顯示出前述說明之技術非取決於接地空洞長度(ground voiding length)。第一個曲線410具有344毫英吋(348毫英吋減去4毫英吋)的一接地空洞長度。第二個曲線420具有348毫英吋(428毫英吋減去80吋)的一接地空洞長度。因此，曲線410和曲線420具有相似的接地空洞長度，但在對於共用模能量之降低，係產生不同的結果。
第5圖係顯示不同的路徑長度和間隙長度以及最終計算得出的實際降低頻率和期望降低頻率的圖表。計算得出的實際降低頻率基於前述代數式所定。期望降低頻率係由模擬結果所定。第5圖的表格顯示4毫英吋的間隙和348毫英吋的路徑長度可實現最接近目標數值8GHz的降低頻率。對於較長的428毫英吋的路徑長度與80毫英吋的間隙長度，其期望降低頻率為8.8GHz，而實際降低頻率為8.91GHz。因此，最後的條目反映第4圖中的曲線420。
如在本揭露中所使用的術語如「組件(component)」、「模型(model)」、「系統(system)」等一般係指與電腦相關的實體物或硬體(例如是電路)、硬體和軟體之組合、軟體、或與具有一或多個特定功能的操作機器相關的實體物。舉例來說，組件可以但不限於是在處理器(例如是數位訊號處理器)上運作的一進程(process)、一處理器、 一物件，一可執行文件、一執行緒(thread of execution)，一程式和/或電腦。作為說明，在控制器上運行的應用程式及控制器都可以是組件。一或多個組件可駐留(reside)在進程和/或執行緒內，且組件可以位於一電腦上和/或分佈在二個或更多電腦之間。此外，「裝置」可以採用專門設計的硬體形式、透過在其上執行軟體使硬體能夠執行特定功能而專門製作的一硬體、儲存在電腦可讀媒體上的軟體、或其組合。
本揭露所使用的用語之目在僅在於描述特定實施例，而不旨在限制本發明。如本文所使用的，除非上下文中另外清楚地指出，否則單數形式的「一」和「該」之用語也包括複數形式。此外，在說明書及/或申請專利範圍中使用之用語「包含(include)」、「具有(have)」或其之類似的用語，旨在於涵蓋類似「包括(comprise)」之用語的意思。
除非另外定義，否則本文使用的所有用語(包含技術和科學的用語)具有與本發明所屬技術領域中的通常知識所理解之相同的含義。將進一步理解的是，諸如在那些常用的字典中定義之用語應被解釋為與其在相關領域中使用的內容及含義一致，且除非在此明確定義，否則不會被理解為一理想化的或過度形式化的意思。
雖然上文已描述說明本揭露的各種實施例，然應理解，其僅以示例性的方式呈現，而非作為限制。儘管已透過一或多個實施方式說明和描述本揭露，然在閱讀和理解本發明說明書和所附圖式後，本領域中的技術人員可思及或瞭解等效的改變及修訂。此外，儘管可能僅以數個實施方式中的一者揭露了本發明的特定特徵，若對於任何所預期和有利的給定或特定之應用，則此特徵可與其他實施方式的一 或多個的其他特徵組合。因此，本揭露的廣義度和範圍理應不受到上文所述任何實施例的限制。反而，本揭露的範圍應根據下文的申請專利範圍及其均等範圍來界定。
100:印刷電路板
110、112:差分訊號跡線
114:頂表面
130:部分迴路
132:分隔區
134:固定構件
140、142:端槽
144、146:側槽
150、152:槽部

Claims (10)

  1. 一種高速電路，包括：一印刷電路板，具有一第一表面；一對的第一差分訊號跡線和第二差分訊號跡線，位在該印刷電路板的該第一表面；該第一差分訊號跡線和該第二差分訊號跡線傳輸一電訊號；一部分迴路，延伸通過該印刷電路板，該部分迴路包含位在該第一差分訊號跡線和該第二差分訊號跡線下方的一第一端槽和一第二端槽及實質上平行於該第一差分訊號跡線和該第二差分訊號跡線的一對的側槽；一固定構件，將該印刷電路板連接至由該第一端槽、該第二端槽及該二側槽形成的一分隔區，該固定構件係位於該二側槽中的一者的中間且在該二側槽中的該者形成一間隙；其中，該二側槽的長度和該間隙的長度係選定以降低來自該電訊號的一目標頻率。
  2. 一種高速電路，包括：一印刷電路板，具有一第一表面；一對的第一差分訊號跡線和第二差分訊號跡線，位在該印刷電路板的該第一表面；該第一差分訊號跡線和該第二差分訊號跡線傳輸一電訊號；一部分迴路，延伸通過該印刷電路板，該部分迴路包含位在該第一差分訊號跡線和該第二差分訊號跡線下方的一第一端槽和一 第二端槽及實質上平行於該第一差分訊號跡線和該第二差分訊號跡線的一對的側槽；一固定構件，將該印刷電路板連接至由該第一端槽、該第二端槽及該二側槽形成的一分隔區，該固定構件在該第一端槽與該第二端槽中的一者中或在該二側槽中形成一間隙；其中，該二側槽的長度和該間隙的長度係選定以降低來自該電訊號的一目標頻率，且該目標頻率取決於該第一差分訊號跡線和該第二差分訊號跡線上傳輸的該電訊號的一跡線資料速率。
  3. 如申請專利範圍第1或2項所述之高速電路，其中該二側槽具有相同的形狀。
  4. 如申請專利範圍第1或2項所述之高速電路，其中該二側槽的長度和該間隙的長度係被決定於：
    Figure 108114902-A0305-02-0020-6
     其中，該二側槽的長度為L path ，該間隙的長度為L gap ，TD為一差分訊號在該第一差分訊號跡線和該第二差分訊號跡線中傳輸之每毫英寸(mil)長度的時間延遲，f為目標頻率，且K 1和K 2為比例係數。
  5. 如申請專利範圍第4項所述之高速電路，其中該間隙的長度和該二側槽的長度係被限制於：K 1＊L gap <
    Figure 108114902-A0305-02-0020-7
    。
  6. 一種產生一低干擾差分跡線的方法，該方法包括： 在一印刷電路板的一第一表面上形成一第一差分訊號跡線和一第二差分訊號跡線；選定該印刷電路板上的一部分迴路的一路徑長度和一間隙長度，以減少來自由該第一差分訊號跡線和該第二差分訊號跡線傳輸的一電訊號的一目標頻率；在該第一差分訊號跡線和該第二差分訊號跡線下方形成一第一端槽和一第二端槽，該第一端槽和該第二端槽以選定出的該路徑長度分離；形成連接該第一端槽和該第二端槽的一對的側槽；以及在該二側槽中的一者的中間形成一固定構件，以在該二側槽中的該者中形成一間隙，該間隙的長度係為選定出的該間隙長度。
  7. 一種產生一低干擾差分跡線的方法，該方法包括：在一印刷電路板的一第一表面上形成一第一差分訊號跡線和一第二差分訊號跡線；選定該印刷電路板上的一部分迴路的一路徑長度和一間隙長度，以減少來自由該第一差分訊號跡線和該第二差分訊號跡線傳輸的一電訊號的一目標頻率，其中該目標頻率取決於該第一差分訊號跡線和該第二差分訊號跡線上傳輸的該電訊號的一跡線資料速率；在該第一差分訊號跡線和該第二差分訊號跡線下方形成一第一端槽和一第二端槽，該第一端槽和該第二端槽以選定出的該路徑長度分離； 形成連接該第一端槽和該第二端槽的一對的側槽；以及形成一固定構件，以在該第一端槽和該第二端槽中的一者中或在該二側槽中的一者中形成一間隙，該間隙的長度係為選定出的該間隙長度。
  8. 如申請專利範圍第6或7項所述之方法，其中該二側槽具有相同的形狀。
  9. 如申請專利範圍第6或7項所述之方法，其中該二側槽的長度和該間隙的長度係被決定於：
    Figure 108114902-A0305-02-0022-8
     其中，該二側槽的長度為L path ，該間隙的長度為L gap ，TD為一差分訊號在該第一差分訊號跡線和該第二差分訊號跡線中傳輸之每毫英寸(mil)長度的時間延遲，f為目標頻率，且K 1和K 2為比例係數。
  10. 如申請專利範圍第9項所述之方法，其中該間隙的長度和該二側槽的長度係受限於：K 1＊L gap <
    Figure 108114902-A0305-02-0022-9
    。
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