TW201841144A - 一種積體電路、手機和顯示器 - Google Patents

Abstract

本申請公開了一種積體電路，包括：基板；分佈在基板上的解多工器和數據驅動器，其中解多工器的內部設有電源線走線間隙；與數據驅動器和解多工器連接的第一數據線；以及與數據驅動器連接並從電源線走線間隙穿過的第一電源線。本申請可以減少第一數據線與第一電源線的交叉長度，從而可以減小第一數據線的寄生電容，進而可以減少數據訊號的延遲。本申請還公開一種設有該積體電路的手機和顯示器。

Description

一種積體電路、手機和顯示器

本申請涉及電路技術領域，尤其涉及一種積體電路，還涉及一種設有該積體電路的手機和顯示器。

積體電路(Integrated Circuit)又稱為集成電路、微電路、微晶片或晶片，是一種微型電子元件或零件。積體電路是採用一定的製造方法，在一塊或幾塊基板上，把電路中所需的元件和線路互相連接在一起，成為具有所需電路功能的微型結構。

積體電路可以應用於軍事、通訊、遙控等領域的設備。以應用於手機的積體電路為例，圖1為現有技術的積體電路的結構示意圖，如圖1所示，基板1上設置有解多工器2（DEMUX，又稱為數據分配器或多路分配器）、數據驅動器3、與數據驅動器3連接的第一電源線4和第一數據線5。其中，第一數據線5用於傳輸數據訊號。解多工器2用於將第一數據線5傳輸的訊號分配成多路訊號，從而可以保證與數據驅動器3連接的數據線無需太多。第一電源線4用於傳輸電能，為數據驅動器3供電。

通常情況下，第一電源線4從數據驅動器3引出後，需要繞過解多工器2，從而延伸至基板1的其他區域，以能夠為其他區域的器件供電。但是，這樣會導致第一數據線5上的寄生電容較大，使得數據訊號的傳輸受阻，從而導致數據訊號的延遲。

本申請實施例提供一種積體電路，用於解決現有技術中，數據線上的寄生電容較大，導致數據訊號延遲的問題。

本申請實施例還提供一種手機和顯示器，用於解決現有技術中，數據線上的寄生電容較大，導致數據訊號延遲的問題。

本申請一實施例採用下述技術方案：

本申請的積體電路，包括：基板；分佈在基板上的解多工器和數據驅動器，其中解多工器的內部設有電源線走線間隙；與數據驅動器和解多工器連接的第一數據線；以及與數據驅動器連接並從電源線走線間隙穿過的第一電源線。

在本申請一實施例中，解多工器包括分佈在基板上並與第一數據線連接的多個功能單元，其中相鄰的兩個功能單元之間通過嵌設在基板的導線連接，且相鄰兩個功能單元之間設有電源線走線間隙。

在本申請一實施例中，相鄰的兩個功能單元之間設有間隙，間隙包括電源線走線間隙和未設置第一電源線的空置間隙，其中電源線走線間隙的寬度大於空置間隙的寬度。

在本申請一實施例中，與電源線走線間隙相鄰的第一空置間隙的寬度小於與電源線走線間隙間隔至少一個第一空置間隙的第二空置間隙的寬度；或者，各個空置間隙的寬度相等。

在本申請一實施例中，第一空置間隙的寬度小於第二空置間隙的寬度時，單個電源線走線間隙的寬度與單個第一空置間隙的寬度之和為單個第二空置間隙的寬度的兩倍。

在本申請一實施例中，第一電源線構造成從數據驅動器引出後，直線延伸並穿過解多工器。

在本申請一實施例中，第一電源線設有至少兩根，並構造成從解多工器穿過後匯集為一根第二電源線。

在本申請一實施例中，還包括與解多工器連接並與積體電路的掃描線交叉的多個第二數據線，其中各第二數據線包括直線延伸的第二數據線部分，且相鄰的兩個第二數據線部分之間的間隙相等。

本申請的手機，包括機殼和設置在機殼內的積體電路，其中積體電路為前述的積體電路。

本申請的顯示器，包括機殼和設置在機殼內的積體電路，其中積體電路為前述的積體電路。

本申請實施例採用的上述至少一個技術方案能夠達到以下有益效果：

本申請實施例採用的方案中，在基板上嵌設有解多工器、數據驅動器、第一數據線和第一電源線，其中第一電源線從解多工器內部的電源線走線間隙穿過，可以減少第一數據線與第一電源線的交叉長度。由於第一數據線與第一電源線的交叉區域有寄生電容，因此當第一數據線與第一電源線的交叉區域減少時，則累積到第一數據線的寄生電容也會相應減少，從而可以減小第一數據線的寄生電容對數據訊號的阻礙，進而可以減少數據訊號的延遲。由此，本申請提出了一種可以減小數據線的寄生電容，從而減少數據訊號的延遲的方案。

為使本申請的目的、技術方案和優點更加清楚，下面將結合本申請具體實施例及相應的附圖對本申請技術方案進行清楚、完整地描述。顯然，所描述的實施例僅是本申請一部分實施例，而不是全部的實施例。基於本申請中的實施例，本領域通常知識者在沒有做出進步性努力前提下所獲得的所有其他實施例，都屬本申請保護的範圍。

圖2為本申請第一實施例的積體電路的結構示意圖，圖3為本申請第一實施例的解多工器的結構示意圖。如圖2所示，本申請的積體電路包括基板1、分別分佈在基板1上的解多工器2、數據驅動器3、第一電源線4、複數個第一數據線5和複數個第二數據線6。其中，基板1可以設有複數層，第一數據線5和第二數據線6位於同一層，第一數據線5和第一電源線4位於不同的層，且設置第一數據線5的層和設置第一電源線4的層之間由絕緣層分隔，解多工器2和數據驅動器3分別貫穿設置第一數據線5的層和設置第一電源線4的層。

各個第一數據線5與數據驅動器3連接，數據驅動器3用於驅動第一數據線5，將數據訊號傳送給第一數據線5，並通過第一數據線5傳輸。解多工器2與第一數據線5和第二數據線6連接，用於將第一數據線5傳輸的數據訊號分流，並將分流後的數據訊號傳送給第二數據線6。其中第二數據線6與積體電路的複數條掃描線（圖中未示出）交叉設置。

請同時參閱圖2和圖3，解多工器2的內部設有電源線走線間隙81。第一電源線4從數據驅動器3引出後，從電源線走線間隙81中穿過。第一電源線4可以設置有至少兩根，各個第一電源線4位於不同的電源線走線間隙81，也就是說，一個電源線走線間隙81中設置一根第一電源線4。當各個第一電源線4穿過解多工器2後可以匯集為一根第二電源線7，這樣第二電源線7的延伸方向可以大致與數據驅動器3的延伸方向平行，以方便設置與第二電源線7連接的其他電源線（除第一電源線4外的其它電源線）。

第一電源線4從電源線走線間隙81穿過，無需繞過解多工器2。這樣不會影響第一電源線4的設計，不會對第一電源線4的電阻壓降造成影響，可以減少第一數據線5與第一電源線4的交叉長度，從而可以減小第一數據線5的寄生電容，進而可以減少數據訊號的延遲。

圖4為本申請第一實施例的去除電源線的積體電路的結構示意圖，如圖4所示，解多工器2包括分佈在基板1的複數個功能單元21，相鄰的兩個功能單元21之間通過嵌設在基板1的導線22連接。複數個功能單元21沿一排設置，且排列方向大致與數據驅動器3的延伸方向平行。每個功能單元21上連接有其中一部分第一數據線5和其中一部分第二數據線6。各個功能單元21的功能可以根據需求具體設定。

相鄰的兩個功能單元21之間留有一定的間隙8。該間隙8包括電源線走線間隙81，也就是相鄰的兩個功能單元21之間設置有電源線走線間隙81。設置電源線走線間隙81時，可以使第一電源線4從數據驅動器3引出後，直線延伸並穿過解多工器2，以進一步減少第一電源線4的長度，並減少第一數據線5與第一電源線4的交叉長度。

在一般情況下，從數據驅動器3引出的第一電源線4一般數量不多於三根，而功能單元21的數量多於十個。因此，功能單元21之間的間隙8除了包括電源線走線間隙81之外，還可以包括未用於設置第一電源線4的空置間隙82。空置間隙82的寬度可以小於電源線走線間隙81的寬度，以減小解多工器2的長度，從而使得解多工器2能夠分佈於基板1。

在本申請一實施例中，電源線的直徑可以為100μm（微米），電源線走線間隙81的寬度可以為110μm，而空置間隙82的寬度可以小於100μm。當然，前述數值只是示例性說明，不用於限定本申請。在實際狀況中，可以根據具體需求具體設定。

請繼續參閱圖4，如圖4所示，第一空置間隙821的寬度B可以小於第二空置間隙822的寬度C。其中，第一空置間隙821為與電源線走線間隙81相鄰的空置間隙82，第二空置間隙822為與電源線走線間隙81間隔至少一個所述第一空隙的空置間隙82。這樣相較於第一空置間隙的寬度和第二空置間隙的寬度相等時，第一數據線5和第二數據線6的走線方式來說，與第一功能單元（位於電源線走線間隙81和第一空置間隙821之間的功能單元21）連接的第二數據線6的彎折程度較大，而與第二功能單元（除第一功能單元外的其它功能單元21）連接的第二數據線6的彎折程度可以較小，甚至可以沿直線延伸。第一空置間隙821的寬度B小於第二空置間隙822的寬度C，尤其適用於積體電路的像素的解析度較低、功能單元21的個數較少的情況。

進一步地，單個電源線走線間隙81的寬度A和單個第一空置間隙821的寬度B之和大致為與單個第二空置間隙822的寬度C的兩倍。繼續沿用上例，第一空置間隙821的寬度可以為50μm，而第二空置間隙822的寬度可以為80μm。這樣，與第一功能單元連接的第二數據線6需要彎折一段後，再沿直線延伸，而其他的第二數據線6可以直線延伸，以減小佈線難度，提高佈線效率。

請繼續參閱圖4，如圖4所示，設置好第二數據線6後，第二數據線6可以包括直線延伸的第二數據線部分61。相鄰的兩個第二數據線部分61之間的間隙可以相等，以能夠有效地為積體電路的各像素電極供給灰度等級訊號電壓。

圖5為本申請第二實施例的積體電路的結構示意圖，如圖5所示，解多工器2的各空置間隙的寬度可以大致相同（第一空置間隙的寬度大致與第二空置間隙的寬度相同），第二數據線6可以根據需要彎折設置。圖5中的其它結構（包括基板1、數據驅動器3、第一電源線4、第一數據線5、第二電源線7等）與圖2至圖4所示的其它結構相同，於此不再詳細贅述。各空置間隙的寬度相同，尤其適用於積體電路的像素的解析度較高、功能單元的個數較多的情況。

當然，還可以以其他的方式設置第一空置間隙821和第二空置間隙822，本文不再詳細贅述。

此外，需要說明的是，從表1中可以看出，當第一電源線4的電壓不同時，第一數據線5的寄生電容也會有所變化。

表1

表1中，T1、T2和T3表示第一電源線4的電壓，T1的電壓大於T3的電壓，T3的電壓大於T2的電壓，T2的電壓基本為零；R表示第一數據線5的電阻；C表示第一數據線5的寄生電容；RC表示第一數據線5的電阻電容。

由表1可以看出，採用本申請的方案，第一數據線5的寄生電容有效地減小；從表1中還可以看出，相對於先前技術而言，當第一電源線4的電壓越大時，採用本申請的方案，第一數據線5的寄生電容減小的越多。

圖6為本申請第三實施例的設有積體電路的手機的結構示意圖，如圖6所示，本申請還提供一種設有機殼及積體電路的手機100和一種設有機殼及積體電路的顯示器，其中手機100的區域D放大後，即為本申請圖5所示的積體電路的結構示意圖。在本申請第三實施例中，手機100和顯示器的積體電路設置在機殼中，並且該積體電路為上述積體電路。

該手機和顯示器中，第一電源線從解多工器內部的電源線走線間隙穿過，這樣可以減少第一數據線與第一電源線的交叉長度。由於第一數據線與第一電源線的交叉區域有寄生電容，因此當第一數據線與第一電源線的交叉區域減少時，累積到第一數據線的寄生電容也會相應減少，從而可以減小第一數據線的寄生電容對數據訊號的阻礙，進而可以減少數據訊號的延遲。

以上說明僅為本申請的各項實施例而已，並不用於限制本申請。對於本領域通常知識者來說，本申請可以有各種更改和變化。凡在本申請的精神和原理之內所作的任何修改、等同替換、改進等，均應包含在本申請的專利範圍之內。

1‧‧‧基板

2‧‧‧解多工器

21‧‧‧功能單元

22‧‧‧導線

3‧‧‧數據驅動器

4‧‧‧第一電源線

5‧‧‧第一數據線

6‧‧‧第二數據線

61‧‧‧第二數據線部分

7‧‧‧第二電源線

8‧‧‧間隙

81‧‧‧電源線走線間隙

82‧‧‧空置間隙

821‧‧‧第一空置間隙

822‧‧‧第二空置間隙

100‧‧‧手機

此處所說明的附圖用來提供對本申請的進一步理解，構成本申請的一部分，本申請的示意性實施例及其說明用於解釋本申請，並不構成對本申請的不當限定。在附圖中： 圖1為先前技術的積體電路的結構示意圖； 圖2為本申請第一實施例的積體電路的結構示意圖； 圖3為本申請第一實施例的解多工器的結構示意圖； 圖4為本申請第一實施例的去除電源線的積體電路的結構示意圖； 圖5為本申請第二實施例的積體電路的結構示意圖；以及 圖6為本申請第三實施例的設有積體電路的手機的結構示意圖。

Claims (10)

1. 一種積體電路，其特徵在於，包括： 一基板； 分佈在該基板上的一解多工器和一數據驅動器，其中該解多工器的內部設有一電源線走線間隙； 與該數據驅動器和該解多工器連接的一第一數據線；以及 與該數據驅動器連接並從該電源線走線間隙穿過的一第一電源線。
2. 如請求項1所述之積體電路，其中該解多工器包括分佈在該基板上並與該第一數據線連接的複數個功能單元，其中相鄰的兩個該功能單元之間通過分佈在該基板上的導線連接，且相鄰的兩個該功能單元之間設有該電源線走線間隙。
3. 如請求項2所述之積體電路，其中相鄰的兩個該功能單元之間設有一間隙，該間隙包括該電源線走線間隙和未設置該第一電源線的空置間隙，其中該電源線走線間隙的寬度大於該空置間隙的寬度。
4. 如請求項3所述之積體電路，其中與該電源線走線間隙相鄰的一第一空置間隙的寬度小於與該電源線走線間隙間隔至少一個該第一空置間隙的一第二空置間隙的寬度；或者，各個該空置間隙的寬度相等。
5. 如請求項4所述之積體電路，其中該第一空置間隙的寬度小於該第二空置間隙的寬度時，單個該電源線走線間隙的寬度與單個該第一空置間隙的寬度之和為單個該第二空置間隙的寬度的兩倍。
6. 如請求項1-5中任一項所述之積體電路，其中該第一電源線構造成從該數據驅動器引出後，直線延伸並穿過該解多工器。
7. 如請求項1-5中任一項所述之積體電路，其中該第一電源線設有至少兩根，並構造成從該解多工器穿過後匯集為一根該第二電源線。
8. 如請求項1-5中任一項所述之積體電路，還包括與該解多工器連接並與該積體電路的複數條掃描線交叉的複數個第二數據線，其中各個該第二數據線還包括直線延伸的一第二數據線部分，且相鄰的兩個該第二數據線部分之間的間隙相等。
9. 一種手機，包括一機殼和設置在該機殼內的一積體電路，其中該積體電路為請求項1-8中任一項所述之積體電路。
10. 一種顯示器，包括一機殼和設置在該機殼內的一積體電路，其中該積體電路為請求項1-8中任一項所述之積體電路。