JP2011090244A - 回路装置、及びそれを用いた表示装置 - Google Patents

Abstract

【課題】信号線の配線交差部が多いと、交差部は容量として働くため、信号線の容量が増加し、制御信号を高速に動作できない。
【解決手段】平行に配置された複数の第１信号線（Ｖ１）と、第１信号線の各々から分岐し、他の第１信号線と交差する方向に延びる引出し線（６）と、複数の第２信号線（Ｖ０）と、第１信号線と平行に配列し、各々が第２信号線の１本と引出し線の１本とに接続される複数の回路（５）と、を有する回路装置であって、回路（５）は、連続して配列し、共通の第２信号線が接続される回路を１つのブロック（４）として複数のブロックを構成し、同一のブロックに属する回路は、引出し線を介して各々異なる第１信号線と接続され、異なるブロックに属して隣り合う２つの回路は、１本の引出し線を経由して、同一の第１信号線に接続されていることを特徴とする回路装置。
【選択図】図１

Description

本発明は、２種類の信号線とそれらが異なる組み合わせで入力される回路とを含む回路装置、特に映像信号と制御信号が入力され、データ線に映像信号を供給する複数のスイッチブロックを配置した回路装置とそれを含む表示装置に関する。

アクティブマトリクス型表示装置は、外部回路からの制御信号および映像信号を入力する外部端子部と、基板上に複数の画素がマトリクス上に配置された表示領域、表示領域の周辺に配置され、映像信号や制御信号を各画素に設けられた画素回路に供給する周辺回路によって構成される。なかでも、映像信号を供給する周辺回路は、制御信号によって制御される複数のスイッチを有した構成が特許文献１に記載されている。

特許文献１に記載のスイッチは、表示パネルの高精細化を実現すべく微細ピッチに対応した複数のスイッチを配置するレイアウトを実現している。具体的には、複数色の副画素に対応する映像信号を一本の映像信号線を用いて時分割で伝送し、この映像信号線と、この映像信号に対応した副画素に接続しているデータ線との間に設けたスイッチにより、映像信号線の伝達先となるデータ線を順次切り替えることで、目的の副画素に映像信号を伝送している。副画素の数に対応した本数の映像信号線を配置するよりも、周辺部の映像信号線の本数が削減でき、狭額縁化が可能となる。その際、スイッチの切り替えを高速で実行するためには、スイッチの開閉を制御する制御信号線の寄生容量を出来るだけ少なくする必要がある。特許文献１のスイッチにおいては、主制御信号線と平行して、細い副制御信号線を配置し、主制御信号線と副制御信号線を接続して、映像信号線を細い副制御信号線と交差させている。その結果、交差部の容量が減少して、制御信号を高速で動作可能となっている。

特開２００７−２９３３６６号公報

しかしながら、特許文献１に記載のスイッチは、細い副制御信号線を用いることにより、交差部の容量が減少しているものの、主制御信号線と副制御信号線の接続部と映像信号線に交差部が新たに発生している。副制御信号線と映像信号線の交差部は行方向の画素数個あり、高精細化により画素数が増加していくと、全体としては大きな面積となり、高速動作が困難になる。

寄生容量は、映像信号線にも生じる。映像信号線上を伝わる映像信号は、画素数の増加とともに周波数が高くなり、これが映像信号線の末端まで正確な波形を保って伝達されるためには、映像信号線に生じる寄生容量もできるだけ小さくしなければならない。

本発明は、アクティブマトリクス表示装置のスイッチに入力される映像信号線およびスイッチの開閉を制御する制御信号線の寄生容量を低減することにより、高速動作可能なスイッチ、及びそれを用いたアクティブマトリクス表示装置を提供することを目的とする。

上記課題を解決するために、本発明は、平行に配置された複数の第１信号線と、前記第１信号線から分岐し、他の前記第１信号線と交差する方向に延びる引出し線と、複数の第２信号線と、前記第１信号線と平行に配列し、各々が前記第２信号線の１本と前記引出し線の１本とに接続される複数の回路と、を有する回路装置であって、前記回路は、連続して配列し、共通の前記第２信号線が接続される前記回路を１つのブロックとして複数のブロックを構成し、前記ブロック内の前記回路は、前記引出し線を介して各々異なる前記第１信号線と接続され、異なる前記ブロックに属し、かつ隣接して配列した２つの前記回路は、１本の前記引出し線を介して、同一の前記第１信号線に接続されていることを特徴とする回路装置を提供するものである。

本発明によれば、制御信号線と、制御信号線から分岐し、制御信号をスイッチであるトランジスタのゲート電極に導く引出し線との交差部を低減させることができる。その結果、制御信号線の容量が低減され、高速動作可能なスイッチ、及びそれを用いたアクティブマトリクス表示装置が提供される。また、映像信号線と、映像信号線から分岐し、映像信号をスイッチであるトランジスタのソースに導く引出し線との交差部を低減させることができる。その結果、映像信号線の寄生容量を少なくし、同じスイッチとアクティブマトリクス表示装置の高速動作を実現することもできる。

実施例１の表示装置の概略回路図である。 実施例１のスイッチであるトランジスタを示す図である。 実施例１の表示装置の概略レイアウト図である。 比較例の表示装置の概略レイアウト図である。 実施例１の表示装置の動作を示すタイミングチャートである。 実施例１の画素回路図である。 実施例１とは別の画素配列を有する表示装置の概略回路図である。 実施例２の表示装置の概略レイアウト図である。 実施例３の表示装置の概略回路図である。 実施例３の表示装置の概略レイアウト図である。

以下、本発明の回路装置、及びそれを用いた表示装置の実施形態について図面を用いて説明する。

図１は本発明の回路装置を使用したアクティブマトリクス表示装置の構成を示すブロック回路図である。

図１の回路装置は、１列に配置された３×６４０＝１９２０個のスイッチ５と、スイッチ列に平行に配置された３本の制御信号線Ｖ１と、制御信号線Ｖ１から分岐し、スイッチ５にいたる引出し線６を有する。

引出し線６は、制御信号線Ｖ１から分岐した後、スイッチ５のある方向、すなわち制御信号線Ｖ１の延長方向とは直角方向、に延びてスイッチ５に接続される。引出し線６は、一番下の、スイッチ５に一番近い制御信号線Ｖ１から分岐する引出し線６を除いて、他の制御信号線Ｖ１と交差する。引出し線６と制御信号線Ｖ１は、基板Ｓ上で不図示の絶縁層を挟んで別々の導電体で形成されており、交差はするが電気的には絶縁されている。

各スイッチ５は、映像信号線Ｖ０とデータ線の間に設けられたスイッチであり、制御信号線Ｖ１からの制御信号によって導通及び非導通が制御される。各スイッチには、映像信号線、制御信号線、データ線が各１本ずつ接続されている。

スイッチ５は図２のトランジスタ１個からなる回路である。制御信号線Ｖ１はゲート電極５１に接続され、映像信号線Ｖ０はソース電極５２に接続され、データ線Ｄ１、Ｄ２、・・・がドレイン電極５３に接続される。

連続した３つ（一般には複数）以上のスイッチ５（ＳＷ１、ＳＷ２、ＳＷ３、・・・）が配列して１つのスイッチブロック４を構成する。

各スイッチブロック４には、共通の映像信号線Ｖ０が入力され、異なるタイミングで３本のデータ線Ｄ１、Ｄ２、・・・に順次接続される。１つのスイッチブロック４内のスイッチ５の数は、スイッチ５の切り替え速度、映像信号線Ｖ０の配置スペースなどによって最適に決定される。図１では、スイッチブロック４内のスイッチ５の数を３とし、制御信号線本数も３本、映像信号線の本数を６４０本としている。スイッチブロック４内のスイッチ５の数および制御信号線本数を６４０、映像信号線Ｖ０の本数を３本とすることも可能である。

スイッチ５は、連続して配列した３個のスイッチ５を１ブロックとするスイッチブロック４に分けられ、スイッチブロック４内の各スイッチ５は、引出し線６を介して各々異なる制御信号線Ｖ１と接続される。

映像信号は、６４０本（図１ではそのうちの３本のみ描かれている）の映像信号線Ｖ０によって外部から伝達され、スイッチ５に入力される。１つのスイッチブロックには１本の映像信号線が入り、ブロック内で分岐して各スイッチ５に入力される。

異なるスイッチブロック４に属し、かつ隣接して配列した２つのスイッチ５は、同一の制御信号線Ｖ１から分岐した１本の引出し線６を共有している。このため、引出し線６と制御信号線Ｖ１の交差は、共有する引出し線の本数分だけ少なくなる。

映像信号線Ｖ０は、各々が１つのスイッチブロック４に入るので、互いに交差することはない。各映像信号線Ｖ０は、３本の制御信号線Ｖ１と交差し、スイッチのすぐそばで分岐して各スイッチ５に入る。制御信号線Ｖ１と交差した後で分岐することによって、制御信号線との交差数を少なくすることが出来る。

映像信号線Ｖ０は、ブロック内で分岐してスイッチ５に入る途中で引き出し線６と交差するが、ブロックの端では引出し線が共通化されているため、交差の数は、ブロック内の引出し線本数より少なくてすむ。

映像信号線Ｖ０は、表示領域１の上方に行方向に延びて配置されている。

図１の例では、ブロック内のスイッチ数を３とし、映像信号線Ｖ０は１本あたり３列のデータ線に映像信号を送るが、ブロック内のスイッチ数とデータ線本数は３以外の複数であってよい。データ線の総数を一定とすれば、映像信号線１本あたりのデータ線本数と映像信号線の本数は反比例する。

制御信号線Ｖ１は、表示領域１の上方かつ映像信号線Ｖ０の下方に、映像信号線と平行に配置されている。各映像信号線は３本の制御信号線と交差し、ブロック内でそれより少ない本数の引出し線と交差する。

制御信号線Ｖ１を映像信号線Ｖ０より上方、つまりスイッチ領域３から遠い位置に置くと、各映像信号線Ｖ０は、３本の制御信号線Ｖ１ではなく、その引き出し線６と交差することになり、交差数が大きく増えてしまう。交差数を少なくするには、映像信号線Ｖ０と制御信号線Ｖ１のうち、引出し線のあるほう（今の場合は制御信号線）をスイッチ近くに配置することが好ましい。

映像信号線Ｖ０及び制御信号線Ｖ１は、図１のように、表示装置の基板Ｓに外部から入力される場合や基板Ｓ上にＣＯＧ法によって取り付けた半導体チップ内の回路で作られる場合がある。

図３は図１の回路のレイアウト図である。

２０は薄膜トランジスタであるが、薄膜トランジスタ２０はポリシリコンで形成されたトランジスタに限定されず、非結晶性シリコン、単結晶シリコン、有機物、透明酸化物半導体、で作製したものであっても良い。

薄膜トランジスタ２０は図２のトランジスタに相当し、ポリシリコン薄膜２１と、ゲート電極５１、ソース電極５２、ドレイン電極５３を有している。映像信号線Ｖ０（１０１）は、接続配線Ｓ０を介してスイッチブロック４内の薄膜トランジスタ２０のソース電極５２に共通に接続される。制御信号線Ｖ１（１１、１２、１３）は、引出し線６１、６２、６３、・・・を介して、各薄膜トランジスタ２０のゲート電極５１に接続される。データ線Ｄ１、Ｄ２、・・・は各薄膜トランジスタ２０のドレイン電極５３に接続される。ただし、映像信号線Ｖ０及び制御信号線Ｖ１と、薄膜トランジスタ２０との接続は、このような接続に限定されるわけではない。制御信号線Ｖ１が接続配線Ｓ０を介して薄膜トランジスタ２０のゲート電極５１に接続され、映像信号線Ｖ０が引出し線６１、６２、６３、・・・を介して、各薄膜トランジスタ２０のソース電極５２に接続されても良い。

上記より、本発明の回路装置の特徴は、１つの制御信号線Ｖ１からの引出し線６を、隣接する２つのスイッチブロック４に属し、スイッチブロック４の境界を挟んで隣接する２つのスイッチ５のトランジスタのゲート電極５１に共通に接続することである。こうすることにより、制御信号線Ｖ１と引出し線６の交差の数を減らすことができる。

また、本発明の回路装置の特徴は、１つの映像信号線Ｖ０からの引出し線６を、隣接する２つのスイッチブロック４に属し、スイッチブロック４の境界を挟んで隣接する２つのスイッチ５のトランジスタのソース電極５２に共通に接続することである。こうすることにより、映像信号線Ｖ０と引出し線６の交差の数を減らすことができる。

図４は図３との比較のために、引出し線６がスイッチ５ごとに別々に設けられた場合のレイアウトを示したものである。図４では制御信号線と制御信号線に接続されたゲート電極の交差部は、副画素が３個周期で並び、隣接するスイッチでゲート電極を共通化できない場合は、交差部が１スイッチブロックにつき６ヶ所できる。図４に示すスイッチブロックのレイアウトに対して、図３では交差部の数を半減することができる。その結果、制御信号線の容量が減少し、制御信号を高速で動作可能となるスイッチを提供できる。

また、図３ではスイッチブロック４の両端でなく、ＳＷ２やＳＷ５のように内部にあるスイッチ５は、ゲートを共通化することができないので、１本ずつ引出し線６３、６４に接続される。交差数を減少させるには、スイッチブロック４の両端に位置し、ゲートが隣接するスイッチ５と共通化されるスイッチ５には、制御信号線Ｖ１との交差ができるだけ多い引出し線６を接続することが好ましい。つまり、スイッチ５から遠い位置にある制御信号線Ｖ１からの引出し線６を接続することが好ましい。両端のスイッチ５のうちの一方を、スイッチ５から最も遠い制御信号線Ｖ１（図３では１１）に接続し、他方を、２番目に遠い制御信号線Ｖ１（図３では１２）に接続することにより、交差部の減少が最大になる。

図５は図１の表示装置における映像信号と、制御信号と、データ信号の時間変化を示すタイミングチャートである。なお、本発明の回路装置における映像信号、制御信号及びデータ信号の制御方法は、図５のタイミングチャートによる制御方法に限定されるわけではない。

図５において、映像信号線Ｖ０には、時系列の映像信号が外部回路から送られるが、各映像信号線にそれぞれ送られる映像信号は、画素回路１００に配置されている発光素子の色の並び順によって決まる。即ち、画素回路１００に配置されている発光素子の色の並び順によって、各映像信号線に送られる色の順序が全ての映像信号線で同じこともあれば、映像信号線毎に異なることもある。

図１の表示装置では、スイッチブロック４内の先頭に配列されたスイッチ５に、第１の色である赤色を発光する画素回路１００が接続され、２番目に配列されたスイッチ５に、第２の色である緑色を発光する画素回路１００が接続されている。また、スイッチブロック４内の３番目に配列されたスイッチ５に、第３の色である青色を発光する画素回路１００が接続されている。このとき、隣接する２つのスイッチブロックのうち、ＳＷ１〜ＳＷ３には、映像信号線Ｖ０から、赤、青、緑、・・・の順で、各色に対応する映像信号が供給される。ＳＷ４〜ＳＷ６には、映像信号線Ｖ０から、青、赤、緑、・・・の順で、各色に対応する映像信号が供給される。

図１の表示装置における画素回路１００の配置を図７のように変更すると、隣接する２つのスイッチブロックＳＷ１〜ＳＷ３、ＳＷ４〜ＳＷ６には、映像信号線Ｖ０から、赤、青、緑、・・・の順で、各色に対応する映像信号が供給される。

また、図１のように本発明の回路装置を使用した表示装置は、以下のような構成をとる。

１は基板上に形成される表示領域である。表示領域１には有機ＥＬ素子を含む複数の画素回路１００が配列しており、画素回路１００はマトリクス状に配列するのが好適である。画素回路１００はＲ（赤）、Ｇ（緑）、Ｂ（青）の３色いずれかの発光素子を含んでおり、発光素子の色がＲＧＢの順で周期的に並ぶように配列され、画素マトリクスの行方向にＲＧＢの順で周期的に並ぶのが好適である。ただし、発光素子の色はＲＧＢの３色に限定されるわけではなく、シアン、マゼンタ、イエロー等、他の色でも良いし、４色以上でも良い。また、発光素子の色の周期的な配列は、ＲＧＢの順でなくても良い。例えば、ＢＧＲの順でも良い。さらに、本発明の表示装置に用いられる画素回路は、図１のように、２行９列で配列される場合に限定されるわけではない。

走査信号を供給する走査線Ｐ１、Ｐ２、・・・は、それぞれ画素回路１００に接続され、マトリクスの行方向に配置されるのが好適である。走査信号をＰ１、Ｐ２、・・・に供給する手段としては、表示領域１の外側に、パネルの短手方向に走査線駆動回路２を配置するのが好適である。データ信号を供給するデータ線Ｄ１、Ｄ２、・・・は、それぞれ画素回路１００に接続され、マトリクスの列方向に配置されるのが好適である。

図６は図１の表示装置に好適に用いられる画素回路１００の回路図である。

図６において、発光素子ＥＬの陽極（アノード）は、電源線ＶＣＣと薄膜トランジスタＴｒ２を介して接続されており、接地電位ＣＧＮＤに接続された発光素子ＥＬの陰極（カソード）は全画素に共通に接続される。即ち、発光素子ＥＬの陰極は光取り出し面とするため、透明導電膜（例えばＩＴＯやＩＺＯなど）によって形成される。具体的な回路動作については、説明を省略する。なお、表示領域１に構成される画素回路は前記画素回路に限定されるものではなく、その他の画素回路にも適用ができる。

以上、表示装置のスイッチにおける映像信号線と制御信号線の配線接続について、本発明を説明した。

本発明は、上記の場合だけでなく、後述する映像信号線と制御信号線の配置を入れ替えた場合など、１方向に配列した回路列に対して、２種類の信号線がマトリクス接続される場合に適用できる。すなわち、ｍ本の第１信号線とＮ本の第２信号線があり、ｍ×Ｎ個の回路列に第１信号線と第２信号線が１本ずつ、異なる組み合わせで接続される回路装置に適用できる。本発明は、１つながりに連続して配列したｍ個の回路に、第１信号線から分岐するｍ本の引出し線と、共通の第２信号線とを接続して、それらの回路を１ブロックとして回路列をＮブロックに区分けした上で、
（１）ブロックの境界の両側にある２つの回路の引出し線を共通化する。
（２）好ましくは、１つのブロックの両端の２つの回路を、引出し線を通して、回路列から最も遠い第１信号線とその次に遠い第２信号線に、それぞれ接続する。
ことによって、第１信号線とその引出し線との交差を最小にする。
さらに好ましくは、
（３）回路列からみて、第１信号線を、第２信号線よりも近い位置に配置する。
（４）第２信号線は、第１信号線と交差する位置より回路列に近い位置で分岐してブロック内の各回路に接続する。
ことによって、第１信号線と第２信号線との交差も少なくする。

上で説明した実施形態では、制御信号線が第１信号線、映像信号線が第２信号線、映像信号をデータ線に伝達するスイッチが回路に該当する。

本発明の回路装置を使用した表示装置の実施例について図面を参照して説明する。

（実施例１）
図１は実施例１のアクティブマトリクス型有機ＥＬ表示装置の回路図である。

１は基板上に形成される表示領域であり、表示領域１にはマトリクス状に配置された有機ＥＬ素子を含む複数の画素回路１００が配列している。画素回路１００はＲ（赤）、Ｇ（緑）、Ｂ（青）の３色いずれかの発光素子を含んでおり、発光素子の色がマトリクスの行方向にＲＧＢの順で周期的に並ぶように配列している。表示装置全体には６４０行×１９２０列の画素回路が配列している。

マトリクスの各行と各列にはそれぞれ走査線Ｐ１、Ｐ２、・・・とデータ線Ｄ１、Ｄ２、・・・が設けられている。表示領域１の外側に、パネルの短手方向に配置された走査線駆動回路２は、走査信号を走査線Ｐ１、Ｐ２、・・・に供給する。走査線Ｐ１、Ｐ２、・・・は、マトリクスの行方向に延びて、画素回路１００に接続され、データ線Ｄ１、Ｄ２、・・・は、マトリクスの列方向に延びて、画素回路１００に接続されている。

映像信号線Ｖ０（１０１、１０２、１０３）は、表示領域１の上方にマトリクスの行方向に延びて配置されている。映像信号線Ｖ０は表示パネルの外部から入力された映像信号をスイッチブロック４に供給する。映像信号線Ｖ０は、１本あたり３列のデータ線に映像信号を送る。本実施例では映像信号線Ｖ０は全部で６４０本ある。

表示領域１のさらに外側に、制御信号線Ｖ１（１１、１２、１３）が配置され、引出し線６を通じて外部から入力された制御信号をスイッチブロック４に供給する。制御信号線Ｖ１は、この表示装置の外部にある回路（不図示）から出力される制御信号を伝達する配線であり、図４に示すように、マトリクスの行方向に、表示装置の上辺に沿って設けられている。マトリクスの行方向に延びる制御信号線から、マトリクスの列方向に延びる引出し線６が分岐し、引出し線６はスイッチ５に接続される。制御信号線Ｖ１はスイッチ５の開閉を切り替える制御信号を伝達する。

制御信号線Ｖ１と表示領域１との間には、複数のスイッチブロック４が配置されている。１つのスイッチブロック４は、３つ（一般には複数）のスイッチ５（ＳＷ１、ＳＷ２、ＳＷ３）により構成される。スイッチ５は図２のトランジスタを含み、制御信号線Ｖ１（１１、１２、１３）がゲート電極５１に接続され、映像信号線Ｖ０（１０１、１０２、１０３）がソース電極５２に、データ線Ｄ１、Ｄ２、・・・がドレイン電極５３に接続されている。各スイッチ５は制御信号線Ｖ１からの制御信号によって導通及び非導通が制御され、各スイッチブロック４に共通の映像信号線Ｖ０を、異なるタイミングで３本のデータ線Ｄ１、Ｄ２、・・・に順次接続する。

図３は図１の回路のレイアウト図である。

薄膜トランジスタ２０は、図２のトランジスタに相当し、ポリシリコン薄膜２１と、ゲート電極５１、ソース電極５２、ドレイン電極５３を有している。映像信号線Ｖ０（１０１）は、接続配線Ｓ０を介してスイッチブロック４内の薄膜トランジスタ２０のソース電極５２に共通に接続される。制御信号線Ｖ１（１１、１２、１３）は、引出し線６１、６２、６３、・・・を介して、各薄膜トランジスタ２０のゲート電極５１に接続される。また、データ線Ｄ１、Ｄ２、・・・は各薄膜トランジスタ２０のドレイン電極５３に接続される。

制御信号線Ｖ１（１２）からの引出し線６２はＳＷ３とＳＷ４のトランジスタのゲートに共通に接続される。ＳＷ４、ＳＷ５、ＳＷ６からなるスイッチブロック４と、図３に不図示のＳＷ７、ＳＷ８、ＳＷ９からなるスイッチブロック４との境界では、制御信号線Ｖ１（１１）からの引出し線６５はＳＷ６とＳＷ７のトランジスタのゲートに共通に接続される。その際、制御信号線Ｖ１（１１）から分岐した引出し線６１、６５は、制御信号線Ｖ１が配置されている領域で他の制御信号線Ｖ１（１２、１３）と交差するが、それより下、つまりスイッチ領域３の近くで２本に分かれてゲート電極に接続させるようにする。制御信号線Ｖ１（１２）から分岐した引出し線６２も、制御信号線Ｖ１（１３）と交差するが、やはり交差箇所より下、つまりスイッチ領域３の直上で２本に分かれてゲート電極に接続させるようにする。その結果、制御信号線Ｖ１と引出し線６の交差の数を減らすことができる。

図３において、スイッチブロック４の両端でなく、ＳＷ２やＳＷ５のように内部にあるスイッチ５は、ゲートを共通化することができないので、１本ずつ引出し線６３、６４に接続される。交差数を減少させるために、スイッチブロック４の両端に位置し、ゲートが隣接するスイッチ５と共通化されるスイッチ５には、制御信号線Ｖ１との交差ができるだけ多い引出し線６を接続している。つまり、スイッチ領域３から遠い位置にある制御信号線Ｖ１からの引出し線６を接続し、両端のスイッチ５を、スイッチ領域３から最も遠い制御信号線Ｖ１（図３では１１）と、その次に遠い制御信号線Ｖ１（図３では１２）に接続している。こうすることにより、交差部の減少が最大になる。

上記のように、本実施例では制御信号線と引出し線との交差部を低減することができる。

図５は図１の表示装置の映像信号線Ｖ０（１０１、１０２、１０３）に送られる映像信号と、制御信号線Ｖ１（１１、１２、１３）に加えられる制御信号と、データ線Ｄ１〜Ｄ９に伝達されるデータ信号の時間変化を示すタイミングチャートである。

映像信号線Ｖ０には、時系列の映像信号が外部回路から送られる。走査線Ｐ１、Ｐ２、・・・には、走査線駆動回路２から順次Ｈ（Ｈｉｇｈレベル）の選択信号が送られる。各走査線の選択信号が印加されている期間に、３本の制御信号線Ｖ１（１１、１２、１３）には、位相が時間的にずれたＨ（Ｈｉｇｈレベル）信号が順次印加される。

時刻ｔ０〜ｔ１の期間は、制御信号線Ｖ１（１１）の電圧がＨになるので、スイッチ５のうち、Ｖ１（１１）によって制御されるＳＷ１、ＳＷ６、ＳＷ７がＯＮになる。即ち、映像信号線Ｖ０（１０１）とデータ線Ｄ１、映像信号線Ｖ０（１０２）とデータ線Ｄ６、映像信号線Ｖ０（１０３）とデータ線Ｄ７、が接続される。データ線Ｄ１には映像信号Ｒ１１（画素回路１００のうちのＲ１１に供給される映像信号。以下、画素回路とそれに入力される映像信号とに同じ符号をつけることにする）が送られ、データ線Ｄ６には映像信号Ｂ１２が送られ、データ線Ｄ７には映像信号Ｒ１３が送られる。

時刻ｔ１で、制御信号線Ｖ１（１１）の電圧がＬに、制御信号線Ｖ１（１２）の電圧がＨに切り替わると、ＳＷ１、ＳＷ６、ＳＷ７はＯＦＦになるが、データ線Ｄ１、Ｄ６、Ｄ７の電位はデータ線が持つ容量に保持され、そのままの値を保つ。図には示されていないが、さらに右側にあるスイッチブロックでも、映像信号線からデータ線へ、同様の信号転送が行われる。

時刻ｔ１〜ｔ２の期間は、Ｖ１（１２）がＨになり、ＳＷ３、ＳＷ４、ＳＷ９がＯＮになる（ＳＷ９のゲートは、不図示のとなりのスイッチブロックに属するＳＷ１０と共通に、制御信号線Ｖ１（１２）に接続されている。）。このとき、映像信号線Ｖ０（１０１、１０２、１０３）はそれぞれデータ線Ｄ３、Ｄ４、Ｄ９に接続され、各データ線に映像信号Ｂ１１、Ｒ１２、Ｂ１３が保持される。

時刻ｔ２〜ｔ３の期間は、Ｖ１（１３）がＨになり、ＳＷ２、ＳＷ５、ＳＷ８がＯＮになる。映像信号線Ｖ０（１０１、１０２、１０３）はそれぞれデータ線Ｄ２、Ｄ５、Ｄ８に接続され、各データ線に映像信号Ｇ１１、Ｇ１２、Ｇ１３が保持される。

以上の３期間で、１行目の画素への映像信号がすべてのデータ線に伝達され、各データ線には映像信号が、
Ｄ１にＲ１１、Ｄ２にＧ１１、Ｄ３にＢ１１、Ｄ４にＲ１２、Ｄ５にＧ１２、Ｄ６にＢ１２、Ｄ７にＲ１３、Ｄ８にＧ１３、Ｄ９にＢ１３、・・・
として保持される。

データ線に保持された映像信号は、画素回路内の保持容量に伝達され、前記保持容量でも同じ信号が保持される。

図６は本実施例の表示装置に用いる画素回路１００の回路図である。

走査線Ｐ１がＨレベルにある間、データ線Ｄ１から映像信号が保持容量Ｃ１に入力される。Ｃ１の電圧に応じてトランジスタＴｒ２から発光素子ＥＬに電流が流れ、発光素子を発光させる。走査信号が非選択（Ｌレベル）になるとトランジスタＴｒ１がＯＦＦになるが、容量Ｃ１の電圧は維持され、発光素子ＥＬは発光し続ける。

時刻ｔ３〜ｔ６までは、走査線Ｐ２がＨになり、時刻ｔ０〜ｔ３までと同様の動作により、第２行目の映像信号が画素にプログラミングされる。以下、同様にして６４０行目までのプログラミングが行われ、１フレームの画像表示が完成する。

上述したように、本実施例では異なる画素に属し、かつ隣接する２つの画素回路のデータ線（図１のＤ３とＤ４、Ｄ６とＤ７など）は、スイッチブロック内で、同じ制御信号線により同時に映像信号線からデータ信号を受け取る。従って、映像信号線Ｖ１に送られる映像信号は、それぞれの映像信号線で色の順序が異なる。図１のように映像信号線、制御信号線及びデータ線を配線し、３色の発光素子が、Ｒ、Ｇ、Ｂ、・・・の順に周期的に配列している画素配置では、
Ｖ０（１０１）には、Ｒ１１、Ｂ１１、Ｇ１１、Ｒ２１、Ｂ２１、Ｇ２１、・・・の順
Ｖ０（１０２）には、Ｂ１２、Ｒ１２、Ｇ１２、Ｂ２２、Ｒ２２、Ｇ２２、・・・の順
Ｖ０（１０３）には、Ｒ１３、Ｂ１３、Ｇ１３、Ｒ２３、Ｂ２３、Ｇ２３、・・・の順
の映像信号がシリアル信号として送られてくる。

映像信号線Ｖ０（１０１）の映像信号は、ＳＷ１、ＳＷ３、ＳＷ２のスイッチにこの順に繰り返し供給される。同じタイミングで、映像信号線Ｖ０（１０２）の映像信号は、ＳＷ６、ＳＷ４、ＳＷ５の順で各スイッチに供給され、映像信号線Ｖ０（１０３）の映像信号は、ＳＷ７、ＳＷ９、ＳＷ８の順で各スイッチに供給される。

図７は図１の画素配置と異なる画素配置を持つアクティブマトリクス型有機ＥＬ表示装置の回路図である。

図７のように映像信号線、制御信号線及びデータ線を配線し、３色の発光素子が、Ｒ、Ｇ、Ｂ、Ｂ、Ｇ、Ｒ、・・・の順に周期的に配列している画素配置では、
Ｖ０（１０１）には、Ｒ１１、Ｂ１１、Ｇ１１、Ｒ２１、Ｂ２１、Ｇ２１、・・・の順
Ｖ０（１０２）には、Ｒ１２、Ｂ１２、Ｇ１２、Ｒ２２、Ｂ２２、Ｇ２２、・・・の順
Ｖ０（１０３）には、Ｒ１３、Ｂ１３、Ｇ１３、Ｒ２３、Ｂ２３、Ｇ２３、・・・の順
のシリアル信号が送られる。この場合は、３本の映像信号線に伝わる色の順は同じである。

映像信号線Ｖ０（１０１）のシリアル信号は、ＳＷ１にＲ、ＳＷ３にＢ、ＳＷ２にＧ、の各映像信号としてこの順に供給される。同じタイミングで、映像信号線Ｖ０（１０２）から、ＳＷ６にＲ、ＳＷ４にＢ、ＳＷ５にＧ、の映像信号がこの順で供給され、映像信号線Ｖ０（１０３）から、ＳＷ７にＲ、ＳＷ９にＢ、ＳＷ８にＧ、の映像信号がこの順で供給される。

（実施例２）
図８は図３のレイアウトを変形し、スイッチ５を構成する一部の薄膜トランジスタのソース電極を、隣接した薄膜トランジスタで共通化したものである。こうすることによって、映像信号線Ｖ０に接続されたソース電極と制御信号線Ｖ１に接続されたゲート電極との交差部を減らすことができ、実施例１よりもさらに制御信号線Ｖ１の容量を小さくすることが可能となる。

上記のように、本実施例では実施例１と同様に、制御信号線と引出し線との交差部を低減することができる。

実施例１，２では、制御信号線Ｖ１の引出し線６が他の制御信号線Ｖ１と交差し、スイッチブロック４内の各スイッチ５のトランジスタのゲート電極が、引出し線６を介して各々異なる制御信号線Ｖ１と接続されている。

制御信号線と映像信号線の配置を逆にして、映像信号線Ｖ０が引出し線６を持ち、他の映像信号線Ｖ０と交差する場合についても本発明が適用できる。この場合は、スイッチブロック４内の各スイッチ５のトランジスタのソースが、引出し線６を介して各々異なる映像信号線Ｖ０と接続されている。映像信号線Ｖ０から供給される映像信号を入力する隣接したスイッチブロック４の相対するスイッチ５は、ソースが共通の引出し線６に接続される。以下に実施例を示す。

（実施例３）
図９は実施例３のアクティブマトリクス型有機ＥＬ表示装置の回路図である。本実施例では、映像信号線Ｖ０から引出し線６が分岐して他の映像信号線Ｖ０と交差する。スイッチブロック４内の各スイッチ５が引出し線６を介して各々異なる映像信号線Ｖ０と接続されている。

その他の図１の回路と同じ働きをする部分には同じ符号を付してある。スイッチブロック４は、３個のスイッチからなり、１つのスイッチブロック４は、３本のデータ線に映像信号を伝達する。３本のデータ線は、ＲＧＢの３色の発光素子を持つ画素回路１００にそれぞれ接続されている。本実施例では映像信号線Ｖ０は１０１、１０２、１０３の３本であり、制御信号線Ｖ１（１１、１２、１３、・・・）が６４０本ある。

実施例１及び実施例２の表示装置では、スイッチブロック４内でスイッチ５の制御信号を時間別に振り分ける。一方、本実施例ではスイッチブロック４内でスイッチの制御信号線Ｖ１（１１、１２、１３）は共通であり、映像信号が３本の映像信号線Ｖ０（１０１、１０２、１０３）から引出し線６を通してスイッチの一方の端子に入力される。即ち、ＳＷ１、ＳＷ２、ＳＷ３で構成されるスイッチブロック４においては、映像信号線Ｖ０（１０１）とＶ０（１０２）から、引出し線６が分岐して、それぞれＳＷ１、ＳＷ２に入っている。ＳＷ３の入力は、となりのスイッチブロック４のＳＷ４に入る映像信号線Ｖ０（１０３）の引出し線６が分岐してＳＷ３の入力となったものである。そして、ＳＷ１、ＳＷ２、ＳＷ３の制御信号は共通の制御信号線Ｖ１（１１）から送られる。

となりのスイッチブロック４では上記のとおり、ＳＷ４には映像信号線Ｖ０（１０３）からの引出し線６が入力される。ＳＷ５には映像信号線Ｖ０（１０２）からの引出し線６がそのまま入り、ＳＷ６に映像信号線Ｖ０（１０１）が入る。ＳＷ６の入力は、さらにとなりのスイッチブロック４のＳＷ７に入る映像信号線Ｖ０（１０１）の引出し線６が、途中で分岐して、ＳＷ６に接続されたものである。

このように、スイッチブロックの端にあるスイッチは、となりのスイッチブロックのスイッチと共通の映像信号が入力され、映像信号線Ｖ０からの引出し線６が共通化されている。共通の引出し線６は、映像信号線Ｖ０が配置されたエリアから出たところで分岐し、２つのスイッチに接続される。その結果、映像信号線Ｖ０と引出し線６との交差が、１つの回路ブロックにつき２個減少する。

本実施例では、スイッチブロック内の各データ線は、異なる映像信号線から、同じ制御信号線により同時に、データ信号を受け取る。従って、映像信号線Ｖ０に送られる映像信号は、それぞれの映像信号線で順序が異なる。図９のように映像信号線、制御信号線及びデータ線を配線し、３色の発光素子が、Ｒ、Ｇ、Ｂ、・・・の順に周期的に配列している画素配置では、映像信号線Ｖ０（１０１）の映像信号は、Ｒ１１、Ｂ１２、Ｒ１３、Ｂ１４、・・・の順のシリアル信号であって、ＳＷ１、ＳＷ６、ＳＷ７、ＳＷ１２、・・・の各スイッチにこの順で供給される。

同じタイミングで、映像信号線Ｖ０（１０２）の映像信号は、Ｇ１１、Ｇ１２、Ｇ１３、Ｇ１４、・・・の順のシリアル信号として、ＳＷ２、ＳＷ５、ＳＷ８、ＳＷ１１、・・・の各スイッチにこの順で供給され、映像信号線Ｖ０（１０３）の映像信号は、Ｂ１１、Ｒ１２、Ｂ１３、Ｒ１４、・・・の順のシリアル信号として、ＳＷ３、ＳＷ４、ＳＷ９、ＳＷ１０、・・・の各スイッチにこの順で供給される。Ｖ０（１０３）より下にある映像信号線についても同様である。

図７の画素配置では、映像信号線Ｖ０（１０１）の映像信号は、Ｒ１１、Ｒ１２、Ｒ１３、Ｒ１４、・・・の順のシリアル信号であって、ＳＷ１、ＳＷ６、ＳＷ７、ＳＷ１２、・・・の各スイッチにこの順で供給される。

同じタイミングで、映像信号線Ｖ０（１０２）の映像信号は、Ｇ１１、Ｇ１２、Ｇ１３、Ｇ１４、・・・の順のシリアル信号として、ＳＷ２、ＳＷ５、ＳＷ８、ＳＷ１１、・・・の各スイッチにこの順で供給され、映像信号線Ｖ０（１０３）の映像信号は、Ｂ１１、Ｂ１２、Ｂ１３、Ｂ１４、・・・の順のシリアル信号が、ＳＷ３、ＳＷ４、ＳＷ９、ＳＷ１０、・・・の順で供給される。Ｖ０（１０３）より下にある映像信号線についても同様である。

図１０は、本実施例のスイッチブロックとその周辺の配線のレイアウト図である。図１と同じ機能を持つものには同じ符号を付した。引出し線６は、映像信号線Ｖ０と交差するものは、コンタクトホールを通っていったんゲートと同じレイヤーの配線になり、映像信号線の下を通る。映像信号線の下を通過した後、コンタクトホールを通って再び映像信号線と同じレイヤーの配線に戻り、スイッチのソースに接続される。ただし、最もスイッチに近い映像信号線Ｖ０（１０３）の引出し線は、どの映像信号線とも交差しないので、同じレイヤーの配線として分岐させ、そのままスイッチのソースに接続されている。

本実施例では映像信号線を３本とし、ブロック境界に映像信号を供給する映像信号線をＶ０（１０１）とＶ０（１０２）の２本とした。スイッチブロック４内のスイッチ５の数を３より多くし、それに合わせて映像信号線Ｖ０を増やすこともできる。その場合でも、映像信号線ブロック端にあって隣り合う２つのスイッチに共通の映像信号を入力する映像信号線は、スイッチから最も遠い位置とその次に遠い位置にある２本とする。それによって交差の減少を最大にすることができる。

上記のように、本実施例では実施例１及び実施例２と同様に、映像信号線と引出し線との交差部を低減することができる。

実施例１〜実施例３に示した本発明は、有機ＥＬ表示装置に限らず、無機ＥＬ表示装置、ＰＤＰ（Ｐｌａｓｍａ Ｄｉｓｐｌａｙ Ｐａｎｅｌ）、ＦＥＤ（Ｆｉｅｌｄ Ｅｍｉｓｓｉｏｎ Ｄｉｓｐｌａｙ）、液晶等のマトリクス型表示装置に適用可能である。また、本発明の表示装置を用いて、携帯電話、携帯コンピュータ、デジタルスチルカメラ、ビデオカメラ、もしくはそれらの機能の複数を持つ情報表示装置を構成することができる。

４．スイッチブロック、５．スイッチ、６．引出し線、１００．画素回路、Ｖ０．映像信号線、Ｖ１．制御信号線

Claims (9)

1. 平行に配置された複数の第１信号線と、
   前記第１信号線から分岐し、他の前記第１信号線と交差する方向に延びる引出し線と、
   複数の第２信号線と、
   前記第１信号線と平行に配列し、各々が前記第２信号線の１本と前記引出し線の１本とに接続される複数の回路と、
   を有する回路装置であって、
   前記回路は、連続して配列し、共通の前記第２信号線が接続される前記回路を１つのブロックとして複数のブロックを構成し、
   前記ブロック内の前記回路は、前記引出し線を介して各々異なる前記第１信号線と接続され、
   異なる前記ブロックに属し、かつ隣接して配列した２つの前記回路は、１本の前記引出し線を介して、同一の前記第１信号線に接続されていることを特徴とする回路装置。
2. １つの前記ブロックの両端に位置する２つの回路の
   一方が、前記回路から最も遠い位置にある前記第１信号線に接続され、
   他方が、前記回路から２番目に遠い位置にある前記第１信号線に接続されていることを特徴とする請求項１に記載の回路装置。
3. 前記第２信号線は、前記第１信号線と交差し、前記第１信号線と前記回路との間で分岐して、前記ブロック内の前記回路に接続されることを特徴とする請求項１または２に記載の回路装置。
4. 前記ブロックは３つの前記回路からなり、
   前記第１信号線は、制御信号を供給する制御信号線であり、
   前記ブロック内の各回路に、映像信号を供給する映像信号線が接続され、
   前記ブロック内の先頭に配列された回路に、第１の色を発光する画素回路が接続され、
   前記ブロック内の２番目に配列された回路に、第２の色を発光する画素回路が接続され、
   前記ブロック内の３番目に配列された回路に、第３の色を発光する画素回路が接続されている場合、
   隣接する２つの前記ブロックのうち、
   先に配列された前記ブロックに、前記映像信号線から、第１の色、第３の色、第２の色、・・・の順で、各色に対応する映像信号が供給され、
   後に配列された前記ブロックに、前記映像信号線から、第３の色、第１の色、第２の色、・・・の順で、各色に対応する映像信号が供給されることを特徴とする請求項１ないし３のいずれか１項に記載の回路装置。
5. 前記ブロックは３つの前記回路からなり、
   前記第１信号線は、制御信号を供給する制御信号線であり、
   前記ブロック内の各回路に、映像信号を供給する映像信号線が接続され、
   隣接する２つの前記ブロックのうち、
   先に配列された前記ブロックにおいて、
   先頭に配列された回路に、第１の色を発光する画素回路が接続され、
   ２番目に配列された回路に、第２の色を発光する画素回路が接続され、
   ３番目に配列された回路に、第３の色を発光する画素回路が接続されており、
   後に配列された前記ブロックにおいて、
   先頭に配列された回路に、第３の色を発光する画素回路が接続され、
   ２番目に配列された回路に、第２の色を発光する画素回路が接続され、
   ３番目に配列された回路に、第１の色を発光する画素回路が接続されている場合、
   隣接する２つの前記ブロックに、前記映像信号線から、第１の色、第３の色、第２の色の順で、各色に対応する映像信号が供給されることを特徴とする請求項１ないし３のいずれか１項に記載の回路装置。
6. 前記ブロックは３つの前記回路からなり、
   前記第１信号線は、映像信号を供給する映像信号線であり、
   前記ブロック内の先頭に配列された回路に、第１の色を発光する画素回路が接続され、
   前記ブロック内の２番目に配列された回路に、第２の色を発光する画素回路が接続され、
   前記ブロック内の３番目に配列された回路に、第３の色を発光する画素回路が接続されている場合、
   前記ブロック内の先頭に配列された回路に、前記映像信号線から、第１の色に対応する映像信号が供給され、
   前記ブロック内の２番目に配列された回路に、前記映像信号線から、第２の色に対応する映像信号が供給され、
   前記ブロック内の３番目に配列された回路に、前記映像信号線から、第３の色に対応する映像信号が供給されることを特徴とする請求項１ないし３のいずれか１項に記載の回路装置。
7. 前記ブロックは３つの前記回路からなり、
   前記第１信号線は、映像信号を供給する映像信号線であり、
   隣接する２つの前記ブロックのうち、
   先に配列された前記ブロックにおいて、
   先頭に配列された回路に、第１の色を発光する画素回路が接続され、
   ２番目に配列された回路に、第２の色を発光する画素回路が接続され、
   ３番目に配列された回路に、第３の色を発光する画素回路が接続されており、
   後に配列された前記ブロックにおいて、
   先頭に配列された回路に、第３の色を発光する画素回路が接続され、
   ２番目に配列された回路に、第２の色を発光する画素回路が接続され、
   ３番目に配列された回路に、第１の色を発光する画素回路が接続されている場合、
   隣接する２つの前記ブロックのうち、
   先に配列された前記ブロックにおいて、
   先頭に配列された回路に、前記映像信号線から、第１の色に対応する映像信号が供給され、
   ２番目に配列された回路に、前記映像信号線から、第２の色に対応する映像信号が供給され、
   ３番目に配列された回路に、前記映像信号線から、第３の色に対応する映像信号が供給され、
   後に配列された前記ブロックにおいて、
   先頭に配列された回路に、前記映像信号線から、第３の色に対応する映像信号が供給され、
   ２番目に配列された回路に、前記映像信号線から、第２の色に対応する映像信号が供給され、
   ３番目に配列された回路に、前記映像信号線から、第１の色に対応する映像信号が供給されることを特徴とする請求項１ないし３のいずれか１項に記載の回路装置。
8. 前記回路は薄膜トランジスタによって形成されることを特徴とする請求項１ないし７のいずれか１項に記載の回路装置。
9. 請求項１ないし８のいずれか１項に記載の回路装置を使用した表示装置。

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