CN101668385B - 适用于印刷电路板的延迟线 - Google Patents

Abstract

一种适用于印刷电路板的延迟线，包括一第一直线段、一第二直线段以及一第三直线段，其中第二直线段与第三直线段分别位于第一直线段的两侧。第一直线段、第二直线段以及第三直线段相互平行并形成一延迟路径，且第二直线段与第三直线段的电流方向相反。

Description

适用于印刷电路板的延迟线

技术领域

本发明是有关于一种延迟线，且特别是有关于一种可降低串音(crosstalk)现象的延迟线。

背景技术

在数字信号设计中，为了同步接收信号，我们会希望各个信号从传送端到接收端的时间能一样，因此会用线路等长来做设计。但由于layout的问题，不可能每条线路都为直线设计，而会有传统的延迟线设计。以S形的布局方式，将直线的延迟线设置于一较小区域中为常见的传统延迟线设计方式，如图1所示，图1为根据已知技术的延迟线。由于已知的延迟线设计会因自身耦合而产生串音效应，使得延迟线所传递的信号会比等长的直线所传递的信号更早到达接收端，而导致信号误判。此外，也会因阻抗不匹配的情形发生，而造成过冲电压(over-shoot)或下冲电压(under-shoot)。

请参照图2，图2为根据图1的信号波形图。其中，图2所对应的延迟线与直线长度相同，信号S1(虚线)表示以延迟线传递的信号波形，信号S2(实线)表示以直线传递的信号波形。假设以0.5V作为参考电压(例如逻辑高电位的参考电压电平)，由图2可知，信号S1会领先信号S2，提早于时间T1到达0.5V。

此外，已知技术中，可藉由加大延迟线的布局间隔SW(请参照图1)来减少串音效应对信号传输的影响，但此方法会大幅增加延迟线所需的布局面积。

发明内容

本发明提供一种延迟线，适用于印刷电路板，藉由调整延迟线中的电流方向，使其信号耦合的效应相互抵销，藉此降低串音效应与信号失真以及减少电路板布线的空间。

承上述，本发明提出一种延迟线，适用于一印刷电路板，上述延迟线包括第一直线段、一第二直线段以及一第三直线段。其中，第二直线段相邻于第一直线段的一侧，第三直线段相邻于第一直线段的另一侧。其中，第一直线段、第二直线段以及第三直线段相互平行并形成一延迟路径，且第二直线段与第三直线段的电流方向相反。

在本发明一实施例中，上述延迟线还包括第一连接线以及第二连接线，其中第一连接线用以连接第一直线段的一端与第二直线段的一端。第二连接线用以连接第二直线段的另一端与第三直线段的一端。其中，第一直线段、第二直线段、第三直线段、第一连接线以及第二连接线形成上述的延迟路径。

在本发明一实施例中，上述第一直线段与第三直线段的电流方向相同。

在本发明一实施例中，上述第二直线段分别与第一直线段、第三直线段之间的间距相等。

在本发明一实施例中，上述延迟线所形成的延迟路径为螺旋形。

在本发明一实施例中，上述延迟线还包括第四直线段，相邻于第二直线段并与第二直线段平行，其中第四直线段的一端连接至第三直线段的一端，且第四直线段的电流方向与第二直线段相同。

在本发明一实施例中，上述延迟线还包括一第四直线段，相邻于第三直线段并与第三直线段平行，其中第四直线段的一端连接至第三直线段的一端，且第四直线段与第三直线段的电流方向相反。

在本发明一实施例中，上述第一直线段与第二直线段的间距等于第一直线段与第三直线段的间距。

本发明另提出一种延迟线，适用于一印刷电路板，上述延迟线包括一线段组与一第三直线段，其中该线段组具有第一直线段与第二直线段，其中第一直线段与第二直线段的电流方向相同。第三直线段的一侧与线段组相邻，且第三直线段的电流方向与线段组相反。其中，第一直线段、第二直线段以及第三直线段相互平行并形成一延迟路径。

本发明又提出一种延迟线，适用于一印刷电路板包括多个第一直线段、多个第一连接线、多个第二直线段以及多个第二连接线。其中第一连接线分别用以连接第一直线段，并以一第一方向由内向外环绕以形成一第一螺旋形走线。第二连接线则分别用以连接第二直线段，并以一第二方向由内向外环绕以形成一第二螺旋形走线。其中，第二螺旋形走线位于第一螺旋形走线的外围，且第二螺旋形走线的一端连接于第一螺旋形走线的一端以形成一延迟路径。

在本发明一实施例中，上述第一螺旋形走线由四个第一直线段以及三个第一连接线所形成，第二螺旋形走线由四个第二直线段以及三个第二连接线所形成。

在本发明一实施例中，上述第一直线段与第二直线段相互平行且间隔间距相等。

在本发明一实施例中，上述第一直线段的长度大于第一连接线，第二直线段的长度大于第二连接线。

在本发明一实施例中，若第一方向为逆时针方向，则第二方向为顺时针方向，若第一方向为顺时针方向，则第二方向为顺时针方向，若第一方向为顺时针方向，则第二方向为逆时针方向。

在本发明一实施例中，其中上述第一螺旋形走线以逆时针方向，由内向外环绕两圈，而上述第二螺旋形走线以顺时针方向，由内向外环绕两圈。

本发明因采用奇偶模态平衡结构，因此相邻线段上的信号会因为电流方向相反则抵销信号耦合的效果，藉此降低整体延迟线的串音效应，改善传统延迟线信号超前与失真的问题，同时可以较小的布线面积得到同样的延迟路径，藉此缩小延迟线所需的布局面积。

为让本发明的上述特征和优点能更明显易懂，下文特举较佳实施例，并配合所附图式，作详细说明如下。

附图说明

图1为根据已知技术的延迟线。

图2为根据图1的信号波形图。

图3为根据本发明第一实施例的延迟线布局示意图。

图4为根据图3剖面线II’的剖面图。

图5A～图5D为根据本实施例的直线段的电流方向示意图。

图6A～图6D为对应上述图5A～图5D的延迟线示意图。

图7为根据本发明第二实施例的延迟线示意图。

图8为根据图7的信号波形图。

具体实施方式

第一实施例

图3为根据本发明第一实施例的延迟线布局示意图。如图3所示，延迟线300包括三个直线段310、320、330。直线段310、320、330上的电流方向以+、-符号表示，向右为正，向左为负。因此，直线段320中的电流往右，而直线段330中的电流往左，藉此可使延迟线300形成奇偶模态平衡(odd-even mode balance)的电路架构。由于奇偶模态的布局架构可让串音效应相互抵消，因此可以降低直线段310、320、330之间的间隔SW1，减少延迟线300所需的布局面积。换句话说，只要在布局时，让每一直线段的上下两侧相邻线段的电流方向相反，即可产生一边是奇模态，一边是偶模态的电路架构。

此外，由等效阻抗与延迟时间的观点来看，本实施例的延迟线300还具有较佳的等效阻抗以及较低的时间延迟。请参照图4，图4为根据图3剖面线II’的剖面图。其中直线段310、320、330设置于基板410的表面，基板410的下表面为参考平面420(例如接地)。以中间的直线段310而言，一边是奇模态(例如线段330)，另一边是偶模态(例如是直线段320)，因此其等效阻抗Z₃₁₀可以下列方程式表示：

$Z_{310}=\sqrt{\frac{L_{310}+L_{12}-L_{13}}{C_{310}-C_{12}+C_{13}}}=\sqrt{\frac{L_{310}}{C_{310}}}..................................................\left(1\right)$

而直线段310的延迟时间TD₃₁₀则可由下列方程式表示：

${\mathrm{TD}}_{310}=\sqrt{(L_{310}+L_{12}-L_{13})(C_{310}{-C}_{12}+C_{13})}=\sqrt{L_{310}{C}_{310}}....................\left(2\right)$

其中，Z₃₁₀表示直线段310的等效阻抗、TD₃₁₀表示直线段310的延迟时间、C₃₁₀表示直线段310与参考平面420之间的等效电容、L₃₁₀表示直线段310的自感(self inductance)、C₁₂表示直线段310与直线段320之间的等效电容、C₁₃表示直线段310与直线段330之间的等效电容、L₁₂表示直线段310与直线段320之间的互感(mutual inductance)、L₁₃表示直线段310与直线段330之间的互感。其中C₁₂等于C₁₃，L₁₂等于L₁₃。

由Z₃₁₀的结果可知，设置于直线段320、330之间的直线段310的等效阻抗与单一线段的等效阻抗相近，不会受到直线段320、330的影响。因此延迟线300整体的等效阻抗会与等长直线段的等效阻抗相接近，使其在电路的设计上，较不会产生阻抗不匹配的现象。而直线段310的延迟时间TD₃₁₀也与单一线段时的等效延迟时间相近。换句话说，只要依照本实施例的技术手段，使上下相邻直线段的电流方向相反即可降低相邻直线段之间的串音干扰，使延迟线300的信号传输特性与等长的直线段相近。

此外，值得注意的是，若直线段320与330的电流方向相同(也就是直线段320的上下两侧相邻均为奇模态)，直线段310的等效阻抗Z₃₁₀与延迟时间TD₃₁₀则可由下列方程式表示：

$Z_{310}=\sqrt{\frac{L_{310}-L_{12}-L_{13}}{C_{310}+C_{12}+C_{13}}}=\sqrt{\frac{L_{310}-{2L}_{12}}{C_{310}+{2C}_{12}}}..................................................\left(3\right)$

${\mathrm{TD}}_{310}=\sqrt{(L_{310}-L_{12}-L_{13})(C_{310}{+C}_{12}+C_{13})}=\sqrt{(L_{310}-{2L}_{12})(C_{310}+{2C}_{12})}.....\left(4\right)$

由上述方程式(3)、(4)可知，若直线段310上下两侧的线段均为奇模态，则其等效阻抗Z₃₁₀会受相邻的直线段影响而有所变化，而其延迟时间TD₃₁₀也会受到因信号耦合、串音等因素而缩短，进而发生信号超前的现象。

综合上述，本实施例的延迟线的电路设计会根据奇偶模态平衡的电路结构来设计，使个别直线段上下相邻直线段的电流方向相反。例如以两个直线段为一线段组，其中同一线段组的直线段的电流方向相同，而相邻的线段组的电流方向则相反。此外，本实施例的延迟线并不受限于参考平面(例如接地面)的设置位置影响，只要延迟线中各直线段的电流方向符合本实施例所述的电流方向即可达到降低串音效应的效果。

若以延迟线中四个相邻的直线段为例，请参照图5A～图5D，图5A～图5D为根据本实施例的直线段的电流方向示意图。其中，符号+表示电流方向向右，符号-表示电流方向向左。请参照图5A，其相邻的直线段510～540的电流方向依序为++--，对直线段520或530而言，其上下相邻的直线段的电流方向相反，符合本实施例的奇偶平衡的电路架构。因此，其串音效应会受到相互抵消而降低，其整体延迟线的延迟时间与阻抗匹配也会与等长的直线段相近。此外，本实施例尚提出数种符合奇偶模态平衡的延迟线设计方式，请参照图5B～图5D，其相邻的直线段的电流方向分别为--++、-++-以及+--+。均符合奇偶模态平衡的电路架构，因此均具有增加阻抗匹配以及降低信号超前的效果，其电路原理相似，在此不再累述。

上述图5A～图5D已经针对延迟线中各直线段的电流方向加以说明，接下来则以实际的延迟线布局结构来说明如何达成上述图5A～图5D中的电流方向。请参照图6A～图6D，图6A～图6D为对应上述图5A～图5D的延迟线示意图。请参照图6A，延迟线601包括直线段610～640以及连接线650～670。直线段610～640相互平行且间距相等，而连接线650～670主要是用来连接直线段610～640，在图6A中，连接线650用以连接直线段620与630，连接线660用以连接直线段630与610，连接线670用以连接直线段610与640。直线段610～640与连接线650～670会以一顺时钟方向，由内向外环绕成一螺旋形走线，如延迟线601所示。

在延迟线601中，直线段610～640相互平行且间距相等，若电流由内而外传递，由其延迟路径则可推知经过每一直线段的电流方向，如图6A所示。直线段610与620相同，皆为向右，而直线段630与640相同，皆为向左。以直线段620为例，其上下相邻的直线段610与630的电流方向相反，形成奇偶模态平衡的电路架构。直线段630的上下相邻直线段620与640同样具有电流方向相反的特性。请同时参照图5A与图6A，延迟线601所形成的电流方向由上而下依序为++--，对应于图5A所要求的电流方向，因此延迟线601具有抵销串音效应以及增加阻抗匹配的功效。

图6B所示的延迟线602则根据逆时钟方向，由内向外环绕，由上而下的直线段会形成--++的电流方向，对应于图5B所要求的电流方向。图6C所示的延迟线603则形成-++-的电流方向，对应于图5C所要求的电流方向。图6D所示的延迟线604则形成+--+的电流方向，对应于图5D所要求的电流方向。由于图6B～图6D皆为奇偶模态平衡的延迟线，因此皆具有抵销串音效应以及增加阻抗匹配的功效。关于图6B～图6D所示延迟线的其余电路操作原理请参照上述图3～图5D的说明，在此不加累述。值得注意的是，连接线650～670会依照延迟线601～604的线路结构而用于连接不同的直线段610～640以及对应调整其线段长度，如图6A～图6D所示，在此不加累述。

此外，值得注意的是，图6A～图6D所标示直线段610～640以及连接线650～670位于同一电路板层(同一金属层)，以上述图6A～图6D的电流路径而言，其中直线段620的一端则为输入端INT。前端电路(未示)可经由介层窗(via)连接至延迟线601～604的输出端INT进行信号延迟，然后经由直线段620的输出端OUT输出，后端电路(未示)同样可经由介层窗连接至输出端OUT。关于输入端INT与输出端OUT的配置，反之亦可，也就是说，延迟线601～604的电流方向并不受限于由内而外，亦可由外而内传递，其电流方向则可图6A～图6D所标示的电流方向相反，但同样具有抑制串音效应的功效。

第二实施例

上述第一实施例提供延迟线的基本设计原理，但本发明的延迟线的线圈数或总长度并不受限于上述第一实施例，设计者也可依照设计需求增减延迟线的总长度，只要对应上述奇偶模态平衡的设计方式即可达到抑制串音的效果。

接下来，请参照图7，图7为根据本发明第二实施例的延迟线示意图。延迟线700包括直线段710～790，其中直线段710～790相互平行，而直线段710～740则形成第一螺旋形走线，直线段750～780则形成第二螺旋形走线。直线段710～790则经由连接线(如连接线701，其余未标示)首尾相连形成卷绕的延迟线700。其中，延迟线700由内向外，以逆时钟方向环绕两圈形成第一螺旋形走线(包括直线段710～740)，然后转换方向，以顺时钟方向环绕两圈以形成第二螺旋形走线(包括直线段750～780)。

就本实施例中的电流路径而言，直线段790的一端为输入端INT，直线段710的另一端为输出端OUT，后端电路(未示)可经由介层窗连接至输出端OUT。关于输入端INT与输出端OUT的配置，反之亦可，本实施例并不受限。此外，值得注意的是，上述直线段710～790均设置于同一电路板层(同一金属层)。

当电流是由外而内传递时，由延迟线700所形成的延迟路径可知，直线段710～780的电流方向可由上而下以--++--++表示，其中直线段780、760同向，直线段730、710同向，直线段720、740同向，直线段750、770同向。换句话说，延迟线700的直线段710～780，可以相邻的两个直线段为一组，其电流方向相同，而下一组直线段的电流方向则相反。

藉此，在直线段710～780中，位于中间部分的直线段(例如710～760)，其任一直线段的上下相邻的两直线段(例如直线段710上下相邻的直线段为720、730)的电流方向会相反而形成奇偶模态平衡的延迟线架构。藉此，延迟线700便可降低串音效应对信号传输的影响，避免信号超前与阻抗不匹配的问题产生。由于本实施例不仅可降低串音效应对信号传输的影响，且上述直线段710～780之间的线距可小于已知技术，因此更可缩小延迟线所需的布局面积。

图8为根据图7的信号波形图。其中，图8所对应的延迟线与直线长度相同，信号S3(虚线)表示延迟线700传递的信号波形，信号S2(实线)表示直线传递的信号波形。假设以0.5V作为参考电压(例如逻辑高电位的参考电压电平)，由图8可知，信号S3到达0.5V的时间T2与信号S2相当接近，信号超前的问题并不严重。请同时参照图8与已知技术的图2，比较时间T1与时间T2，即可明显看出本实施例的延迟线已经明显改善已知技术中信号超前的问题。

此外，值得注意的是，当上述直线段的长度大于连接线时，其降低串音效应的效果会更显著，因此延迟线700以呈现长方形的布局形状为佳。而个别直线段之间的间距实质上相同即可，若因工艺而有所偏差，亦不影响。此外，使用者亦可依据设计需求增加或改变部分直线段的布局方式，只要有部分延迟线结构具有奇偶模态平衡(相邻的直线段具有相反的电流方向)的架构即可达到降低串音效应的功效。再者，上述图7仅为本发明的一实施例，本发明并不受限于此。本技术领域具有通常知识者在经由本发明的揭露后应可轻易推知其余可行的延迟线布局方式，在此不加累述。

综上所述，本发明因采用奇偶模态平衡的布局方式，使延迟线中所产生的信号耦合相互抵销，藉此降低串音效应以及避免信号超前与阻抗不匹配的问题产生。本发明的延迟线设计可直接应用于印刷电路板(PrintedCircuit Board，PCB)或芯片设计中，相较于已知技术，本发明的延迟线所需的线段间距较小，可以较小的布线面积得到同样的延迟路径，缩小延迟线所需的布线面积，降低设计成本。

虽然本发明已以较佳实施例揭露如上，然其并非用以限定本发明，任何所属技术领域中具有通常知识者，在不脱离本发明的精神和范围内，当可作些许的更动与润饰，因此本发明的保护范围当视权利要求书所界定者为准。

Claims (13)

1.一种延迟线，适用于印刷电路板，其特征是，上述延迟线包括：

第一直线段；

第二直线段，相邻于上述第一直线段的一侧；

第三直线段，相邻于上述第一直线段的另一侧；以及

第四直线段，相邻于上述第三直线段，上述第四直线段的一端连接至上述第三直线段的一端；

其中，上述第一直线段、上述第二直线段、上述第三直线段以及上述第四直线段相互平行并形成延迟路径，且上述第二直线段与上述第三直线段的电流方向相反，上述第四直线段与上述第三直线段的电流方向相反。

2.根据权利要求1所述的延迟线，其特征是，上述延迟线还包括：

第一连接线，用以连接上述第一直线段的一端与上述第二直线段的一端；以及

第二连接线，用以连接上述第二直线段的另一端与上述第三直线段的一端；

其中，上述第一直线段、上述第二直线段、上述第三直线段、上述第一连接线以及上述第二连接线形成上述延迟路径。

3.根据权利要求1所述的延迟线，其特征是，其中上述第一直线段与上述第三直线段的电流方向相同。

4.根据权利要求1所述的延迟线，其特征是，其中上述第一直线段与上述第二直线段之间的间距等于上述第一直线段与上述第三直线段之间的间距。

5.根据权利要求1所述的延迟线，其特征是，其中上述延迟路径为螺旋形。

6.一种延迟线，适用于印刷电路板，其特征是，上述延迟线包括：

线段组，具有第一直线段与第二直线段，其中上述第一直线段与上述第二直线段的电流方向相同；

第三直线段，上述第三直线段与上述线段组相邻，且上述第三直线段的电流方向与上述线段组相反；以及

第四直线段，相邻于上述第二直线段，上述第四直线段的一端连接至上述第二直线段的一端；

其中，上述第一直线段、上述第二直线段、上述第三直线段以及上述第四直线段相互平行并形成延迟路径，且上述第四直线段的电流方向与上述第二直线段相反。

7.根据权利要求6所述的延迟线，其特征是，上述延迟线还包括：

第一连接线，用以连接上述第一直线段的一端与上述第三直线段的一端；以及

第二连接线，用以连接上述第二直线段的另一端与上述第三直线段的另一端；

其中，上述第一直线段、上述第二直线段、上述第三直线段、上述第四直线段、上述第一连接线以及上述第二连接线形成上述延迟路径。

8.根据权利要求6所述的延迟线，其特征是，其中上述第一直线段与上述第二直线段之间的间距等于上述第一直线段与上述第三直线段之间的间距。

9.根据权利要求6所述的延迟线，其特征是，其中上述延迟路径为螺旋形。

10.一种延迟线，适用于印刷电路板，其特征是，上述延迟线包括：

多个第一直线段，上述这些第一直线段相互平行；

多个第一连接线，分别用以连接上述这些第一直线段，其中上述这些第一直线段与上述这些第一连接线以第一方向由内向外环绕以形成第一螺旋形走线；

多个第二直线段，上述这些第二直线段相互平行；以及

多个第二连接线，分别用以连接上述这些第二直线段，其中上述这些第二直线段与上述这些第二连接线以第二方向由内向外环绕以形成第二螺旋形走线；

其中，上述第二螺旋形走线位于上述第一螺旋形走线的外围，且上述第二螺旋形走线的一端连接上述第一螺旋形走线的一端以形成延迟路径；

其中上述第一螺旋形走线由四个第一直线段以及三个第一连接线所形成，上述第二螺旋形走线由四个第二直线段以及三个第二连接线所形成。

11.根据权利要求10所述的延迟线，其特征是，其中上述这些第一直线段与上述这些第二直线段相互平行且间距相等。

12.根据权利要求10所述的延迟线，其特征是，其中上述这些第一直线段的长度大于上述这些第一连接线，上述这些第二直线段的长度大于上述这些第二连接线。

13.根据权利要求10所述的延迟线，其特征是，其中若上述第一方向为逆时针方向，则上述第二方向为顺时针方向，若上述第一方向为顺时针方向，则上述第二方向为逆时针方向。

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