JPH0833439B2 - 半導体集積回路 - Google Patents

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は半導体集積回路に係わり、特に１つの入力端
子を用いてテストモード信号の入力端子と通常機能時に
おけるリセット信号の入力端子を兼用する半導体集積回
路に関する。

〔従来の技術〕 従来、この種の半導体集積回路は、第３図に示すよう
に、テストモード設定専用端子34を設け、この端子34に
信号を入力することによって内部の電子回路１のテスト
モードの設定を行なうか、または３値入力端子を設けて
高電圧入力回路35を用い、電源電圧の２〜３倍程度の高
電圧を入力したとき電子回路１がテストモードに設定さ
れるようになっており、通常機能モード（以下、通常機
能と称す）とテストモード設定機能を兼用するような構
成がとられていた。

〔発明が解決しようとする問題点〕

上述した従来の半導体集積回路は、内部の電子回路の
テストモードを設定するために専用の端子を設けるか、
または入力端子に高電圧入力回路を設けることによって
３値入力端子とし、テストモードの設定と通常機能への
切換えの兼用端子とする方法がとられていた。

したがって、前者の場合、限られた端子数の中で生産
時の製品テストに使用するだけの目的で実施用時にはま
ったく必要のないテストモード設定用の端子を設けなけ
ればならず、さらに複数のテストモードを有する場合に
は、それらを選択するためにテストモードの数に等しい
だけの専用端子を設ける必要があり、端子の使用効率が
著しく低下するという欠点があった。

また、本来の機能には不要な端子が追加されるので半
導体集積回路パッケージの小型化を妨げ、それによって
応用装置全体の小型化を妨げる要因になるという欠点も
あった。

さらに後者の場合、高電圧入力回路が必要なため、特
殊な高耐圧回路技術が要求され、テスト装置によるテス
ト時には通常の論理回路の信号レベルで使用される高レ
ベル電位よりも２〜３倍程度の高電圧を印加する必要が
あり、テスト装置が高電圧を出力する特別な機能を備え
る必要があるという欠点もあった。

さらにまた、CMOS回路を用いた半導体集積回路では、
高電圧入力によってラッチアップ現象を起し、最悪の場
合、製品テストによって電子回路を破壊する危険性すら
あるという欠点もあった。

また、３値入力端子にした場合でも、テストモード設
定と兼用にすることができる通常機能の端子には限りが
あり、多くのテストモードを備えることは困難であると
いう欠点もあった。

本発明の目的は上述した欠点に鑑みなされたものであ
り、端子の使用効率を向上させることによって半導体集
積回路パッケージの小型化に寄与し、同時に高電圧入力
の必要もなくすことになって、特殊な高耐圧回路技術を
不要にし、かつテスト装置の負担を軽減するとともに、
高電圧入力によって内部の電子回路が破壊されることを
防止し、さらに１つの入力端子で多種類のテストモード
の設定ができる半導体集積回路を提供することにある。

〔問題を解決するための手段〕

本発明の半導体集積回路の特徴は、テストモード時に
テストを行なうテスト回路をもつ回路ブロックを備える
半導体集積回路において、テストモード設定端子と通常
機能時におけるリセット信号入力端子とを兼用する１つ
の入力端子が設けられ、この１つの入力端子から与えら
れる前記テストモード信号または前記リセット信号をシ
フトクロックで逐次シフトする複数ビットのシフトレジ
スタと、これらレジスタの上位複数ビットの並列出力状
態からテストモードか否かを識別するテストモード識別
手段と、このテストモード識別手段の識別結果が前記テ
ストモードを指定する出力であればその出力信号からラ
ッチ信号を生成するラッチ信号発生手段と、前記ラッチ
信号に応答して前記シフトレジスタの下位複数ビットを
ラッチするテストモードラッチ手段と、このテストモー
ドラッチ手段から出力される複数ビットの信号をデコー
ドして前記テスト回路を指定する少なくとも１つのテス
ト回路選択信号を対応する前記テスト回路へ出力するテ
ストモードデコード手段と、前記通常機能時に前記シフ
トレジスタが出力する全並列出力データの論理積出力に
より前記回路ブロックをリセットするためのリセット信
号を生成するリセット信号出力条件判別手段とからなる
パルスデータデコード回路を有することにある。

〔実施例〕

次に、本発明の実施例を図面を参照しながら説明す
る。

第１図は本発明の一実施例のブロック図である。第１
図を参照すると、それぞれ異なるテストモードのテスト
回路8,9,10を備える機能ブロック5,6,7からなる電子回
路１と、テストモード設定用の信号および通常機能時に
おけるリセット信号の入力を兼用する入力端子２と、バ
ッファ３と、入力端子２から与えられる信号を識別し、
その識別結果にしたがってテスト回路8,9,10のいずれか
を選択的に動作させるテスト回路選択信号12,13,14を出
力するパルスデータデコード回路11とを有し、入力端子
２と各テスト回路8,9,10との間にパルスデータデコード
回路11が設けられている。

テスト時において、入力端子２に、通常機能時にリセ
ット信号の周波数よりも高い周波数のパルスデータが入
力されると、パルスデータデコード回路11はこのパルス
データがテストモード設定信号であるかリセット信号で
あるかを識別し、その識別結果がテストモード設定信号
であると判断すると、テスト回路選択信号12,13,14のい
ずれかを出力する。

このテスト回路選択信号によってテスト回路7,8,9の
うちいずれかが選択され、それぞれ対応する機能ブロッ
ク5,6,7のいずれかのテストが実行される。

また、通常機能時において、パルスデータが通常機能
時のリセット信号であると判断された場合には、パルス
データデコード回路11は機能ブロックをリセットする通
常機能信号15を出力し、電子回路１が通常動作を行な
う。

したがって、テストモード設定専用の端子を設ける必
要がないため、端子の使用効率が向上し、半導体集積回
路パッケージの小型化に寄与する。また、高電圧入力の
必要がなくなるので、特殊な高耐圧回路技術が不要にな
りテスト装置の負担を軽減し、高耐圧入力による電子回
路の破壊を防止し、さらにテストモード設定端子および
通常機能時のリセット信号入力端子を兼用させた１つの
入力端子で複数種類のテスト回路をテストモードに設定
できる。

第１図のパルスデータデコード回路11の詳細ブロック
図を示した第２図を参照すると、パルスデータデコード
回路11は、入力端子２から入力するテスト時のテストモ
ード設定信号または通常機能時のリセット信号をシフト
クロックでシフトする例えば５ビットのシフトレジスタ
17と、シフトレジスタ17の上位３ビットの出力を入力す
るテストモード選択信号識別データデコード19と、テス
トモード選択信号識別データデコーダ19の出力からテス
トモードラッチ回路18を抑制するためのラッチ信号を生
成するテストモードラッチ信号発生回路20と、このテス
トモードラッチ信号発生回路20の出力するラッチ信号で
シフトレジスタ17の下位２ビットの出力をラッチするテ
ストモードラッチ回路18と、テストモードラッチ回路18
の出力をデコードしてテスト回路選択信号12,13,14を出
力するテストモードデコーダ21と、シフトレジスタ17の
並列出力のすべてを入力しその論理積出力を通常機能信
号15として出力するAND回路22とを備える。

入力端子２には、テスト時にはテストモード設定用の
パルスデータと、通常機能時には機能ブロックをリセッ
トする通常機能信号15を生成するためのリセット信号と
が入力される。

テストモード設定のためのパルスデータの信号フォー
マットは第２図を参照すると５ビットのシフトレジスタ
17からそれぞれ出力される並列パルスデータのうち先頭
３ビットのレジスタ出力をテストモード選択信号識別デ
ータとして割当ててあり、それに続く２ビットのレジス
タ出力がテストモード選択信号に割当てられている。

入力端子２から入力されたパルスデータはシフトレジ
スタ17に入力され、逐次シフトされながらそれぞれのレ
ジスタから並列データに変換されて出力される。このと
き、並列変換されて出力される度に、並列出力されたパ
ルスデータのうち上位３ビットのレジスタから出力され
た並列出力のパルスデータはテストモード選択信号識別
データデコーダ19に送られ、並列変換されたパルスデー
タがテストモード選択信号であるか否かの判定が行なわ
れる。

判定の結果、テストモード選択信号であることが確認
されると、その出力信号に応答してテストモードラッチ
信号発生回路20が動作し、その出力信号であるテストモ
ードラッチ信号によってシフトレジスタ17からテストモ
ードラッチ回路18へ出力されている並列データのうち下
位２ビットのレジスタから出力された並列出力のパルス
データをテストモードラッチ回路18がラッチする。

テストモードラッチ回路18にラッチされた下位２ビッ
トのレジスタから出力された並列出力のパルスデータは
テストモードデコーダ21に入力され、データ内容に応じ
てテストモードデコーダ21からテスト回路選択信号12,1
3,14のいずれかが出力され、これらのテスト回路選択信
号12,13,14に応じてテスト回路8,9,10のうちの対応する
テスト回路が起動される。

一方、シフトレジスタ17に対してシフトクロックの５
ビット分以上の期間高レベルを持続する信号が入力端子
２から供給されると、シフトレジスタ17で並列変換され
シフトされた並列データは、上述した５ビット分の期間
は全て高レベルとなり、これら全ての並列データを入力
してリセット信号出力条件判別をするAND回路22は、リ
セット信号としての通常機能信号15を高レベルで出力す
る。

第２図に示したパルスデータデコード回路11は、上述
したように入力端子２から入力する信号が、シフトクロ
ックの５ビット分以上の期間は高レベルを持続した入力
信号でないと通常機能信号15が高レベルにならないの
で、リセット入力の雑音を除去する機能を潜在的にもつ
ことになる。したがって、通常、リセット入力に誤動作
防止のために設けている雑音除去回路を省力するか、ま
たは簡素化することができる。

なお、パルスデータのデコード方式には、上述したよ
うに複数ビットのシフトレジスタを用いる方式のほか、
パルスデータの周波数変化をデコードする方式や、デュ
ーティ比の変化をデコードする方式、またはそれらの組
み合せ方式も本発明に適用できる。

〔発明の効果〕

以上説明したように、本発明の半導体集積回路は、テ
ストモード設定信号および通常機能時におけるリセット
信号の入力を１つの入力端子で兼用し、その端子から供
給される信号を並列出力に変換する所定の複数ビットの
シフトレジスタを有し、入力するデータがパルスデータ
であれば所定の複数ビットのレジスタのうち先頭の上位
複数ビットの出力を用いてテストモード選択信号を識別
しその識別結果の信号を用いてテストモード選択信号に
割当られた下位複数ビットのレジスタ出力をラッチする
とともに、このラッチ出力をデコーダして得られるテス
ト回路選択信号をテスト回路に出力してテストモードに
移行させ、入力するデータがシフトクロックの所定の複
数ビット分以上の期間高レベルを持続したデータであれ
ば、シフトレジスタでシフトされた出力が所定の複数ビ
ットの期間高レベルとなる全並列出力を用いてリセット
信号としての通常機能信号を生成し機能ブロックへ出力
して通常機能モードへ移行させることができるので、テ
ストモード設定専用端子を別途設けることによる端子使
用効率の低下を無くして半導体集積回路パッケージの小
型化に寄与し、同時に、高電圧入力の必要も無くすこと
によって、特殊の高耐圧回路技術を不要にするとともに
テスト装置の負担を軽減し、かつ高電圧入力によって電
子回路が破壊される危険性を無くし、さらに少数の入力
端子で多種類のテストモードの設定ができる。

【図面の簡単な説明】

第１図は本発明の一実施例のブロック図、第２図は第１
図のパルスデータデコード回路の詳細ブロック図、第３
図は従来の半導体集積回路の一例のブロック図である。 １……電子回路、２……入力端子、３……バッファ、４
……通常機能端子、5,6,7……機能ブロック、8,9,10…
…テスト回路、11……パルスデータデコード回路、12,1
3,14……テスト回路選択信号、15……通常機能信号、17
……シフトレジスタ、18……テストモードラッチ回路、
19……テストモード選択信号識別データデコーダ、20…
…テストモードラッチ信号発生回路、21……テストモー
ドデコーダ、22……AND回路、33……３入力端子、34…
…テストモード設定専用端子、35……高電圧入力回路。

Claims (1)

【特許請求の範囲】
1. 【請求項１】テストモード時にテストを行なうテスト回
   路をもつ回路ブロックを備える半導体集積回路におい
   て、テストモード設定端子と通常機能時におけるリセッ
   ト信号入力端子とを兼用する１つの入力端子が設けら
   れ、この１つの入力端子から与えられる前記テストモー
   ド信号または前記リセット信号をシフトクロックで逐次
   シフトする複数ビットのシフトレジスタと、これらレジ
   スタの上位複数ビットの並列出力状態からテストモード
   か否かを識別するテストモード識別手段と、このテスト
   モード識別手段の識別結果が前記テストモードを指定す
   る出力であればその出力信号からラッチ信号を生成する
   ラッチ信号発生手段と、前記ラッチ信号に応答して前記
   シフトレジスタの下位複数ビットをラッチするテストモ
   ードラッチ手段と、このテストモードラッチ手段から出
   力される複数ビットの信号をデコードして前記テスト回
   路を指定する少なくとも１つのテスト回路選択信号を対
   応する前記テスト回路へ出力するテストモードデコード
   手段と、前記通常機能時に前記シフトレジスタが出力す
   る全並列出力データの論理積出力により前記回路ブロッ
   クをリセットするためのリセット信号を生成するリセッ
   ト信号出力条件判別手段とからなるパルスデータデコー
   ド回路を有することを特徴とする半導体集積回路。