JP2006090837A - スキャンテスト回路 - Google Patents

Abstract

【課題】スキャンシフト動作に不具合が生じた場合に、その故障箇所の絞り込みを容易にし、かつその不良に対処することができるスキャンテスト回路を提供。
【解決手段】スキャンテスト回路10は、組合せ回路12に接続される複数のスキャンフリップフロップを所定の個数ごとにグループ化して、複数のフリップフロップグループ14、16、18および20を構成し、これらのフリップフロップグループを複数の選択回路32、34および36を介して連続して接続してスキャンチェインを構成し、これらの選択回路を制御してフリップフロップグループを可変に接続しつつ、スキャンテストを実施することにより、スキャンチェインにおける不具合箇所を検出することができる。
【選択図】図１

Description

本発明は、大規模集積回路（LSI：Large Scale Integration）などの集積回路において、スキャンシフト動作に生じる不具合を検出して、その故障解析を容易にし、かつその不良に対処するスキャンテスト回路に関するものである。

従来から、図15に示すような、所定の組合せ回路702に複数のフリップフロップ（FF）704、706、708および710を接続した順序回路700に対して、LSIのテストを容易にするための技術として、スキャン設計が知られている。このスキャン設計では、たとえば、順序回路700に対して、図16に示すように、スキャン入力ピン802およびスキャン出力ピン804を備えて、スキャン入力ピン802からの入力信号に応じてスキャン出力ピン804への出力信号が一義的に決まるようにスキャンテスト回路800が構成される。このようにして、順序回路700は、スキャン設計により、組合せ回路化、すなわちスキャン化される。

このスキャン化では、順序回路700における複数のFF 704、706、708および710は、図３に示すように、選択回路60と接続して、図16に示すように、複数のスキャンフリップフロップ（スキャンFF）806、808、810および812を構成する。選択回路60は、スキャンイネーブルピン814からのスキャンイネーブル信号に応じて、組合せ回路702からの入力Ｄと、スキャン入力SDとを切り替えてスキャンFF 806、808、810および812に入力する。また、スキャンテスト回路800において、複数のスキャンFF 806、808、810および812は、一連のスキャンチェインとして構成され、その先頭のスキャンFF 806をスキャン入力ピン802と接続し、その最後尾のスキャンFF 812をスキャン出力ピン804と接続する。複数のスキャンFFの内、先頭以外のスキャンFF808、810および812は、スキャン入力として前に位置するスキャンFFの出力を入力する。

このスキャンテスト回路800は、スキャンイネーブル信号がオフの場合、スキャンFFでは、選択回路60で入力Ｄが選択されて、順序回路として通常動作する。他方、スキャンイネーブル信号がオンの場合、複数のスキャンFFでは、選択回路60でスキャン入力ＳＤが選択されて、スキャンチェインとして動作し、スキャン出力の結果に基づいて組合せ回路702の不具合を検出することができる。

このように、スキャン設計では、順序回路をスキャン化することによって、LSIピンからの制御を容易にし、テストパターンの自動生成を可能にする。

また、たとえば、特許文献１に記載の不良フリップフロップの検出方法では、シリアルスキャンチェーンを構成する各フリップフロップをリセットおよびプリセット可能に構成し、各フリップフロップを所定のビット値にセットした後、スキャンシフトし、このシリアルスキャンチェーンからの出力ビット列とセットしたビット列とを比較することにより、不良フリップフロップを容易に特定することができる。

他方、特許文献２に記載の複合スキャンシフト回路は、横方向のスキャンチェーンおよび縦方向のスキャンチェーンの出力するテスト信号が、どちらも正しくない場合、これらの横方向および縦方向のスキャンチェーンの交差する点の切り替え機能付きスキャンラッチが不良であることを確実に特定することができ、不良解析などを効率よく行うことができる。

さらに、特許文献３に記載の半導体集積回路の設計方法では、クロックツリー情報により階層的にグループ化されたスキャンレジスタグループ毎に、クロックスキュー値に基づいて、配線長最短スキャンチェーン接続手法と誤動作防止スキャンチェーン手法とを切り替えることによって、誤作動発生を考慮する必要がないスキャンレジスタグループのスキャン配線長を短くすることができ、レイアウト面積を削減することができる。

特開平6-230075号 特開2000-230965号 特開2000-55986号

しかしながら、上述のスキャンテスト回路や、特許文献１に記載の不良フリップフロップの検出方法および特許文献２に記載の複合スキャンシフト回路では、スキャン設計された被テスト回路をテストする際に、スキャンシフトの故障箇所の絞込みを容易にすることができるが、この不良に対処することができない。これらの技術では、スキャンチェインのパスに一箇所でも不具合が生じた場合、そのスキャンチェインに接続する被テスト回路をテストすることができなくなる。したがって、スキャンシフトの動作に異常が起きた場合、不具合箇所の特定および絞り込みが困難で長時間を要してしまう。

また、特許文献３に記載の半導体集積回路の設計方法では、スキャンレジスタグループのスキャン配線長を短くすることができるが、スキャンテストにおける不具合箇所の特定および絞り込みをすることはできない。

本発明はこのような従来技術の欠点を解消し、スキャンシフト動作に不具合が生じた場合に、その故障箇所の絞り込みを容易にし、かつその不良に対処することができるスキャンテスト回路を提供することを目的とする。

本発明は上述の課題を解決するために、複数の論理回路で構成される組合せ回路と、この組合せ回路からの入力データを処理する複数のスキャンフリップフロップ手段とを含み、この複数のスキャンフリップフロップ手段を連続に接続し、スキャン入力をスキャンシフトしてスキャン出力として出力するスキャンチェインを構成するスキャンテスト回路において、このスキャンチェインは、この複数のスキャンフリップフロップ手段を所定の個数ごとにグループ化して、複数のフリップフロップグループに区分され、この回路は、このスキャンチェインにおける複数のフリップフロップグループの接続を可変に制御して、実質的にスキャン出力を決定することを特徴とする。

本発明のスキャンテスト回路によれば、スキャンチェインにおいて、複数のスキャンフリップフロップを所定の個数ごとにグループ化して、複数のフリップフロップグループでスキャンチェインを構成し、これらのフリップフロップグループの接続を可変にすることにより、そのスキャン出力を判断して、不具合が生じたフリップフロップグループを特定することができ、さらに不具合箇所を回避してスキャンテスト動作を行うことができる。

また、本発明のスキャンテスト回路では、スキャンチェインにおけるフリップフロップグループの接続をスキャンチェイン制御回路におけるデコーダで制御するが、このデコーダを制御する制御信号をシフトレジスタで生成することにより、スキャンテスト回路に設置するピン数を減少することができる。

また、本発明のスキャンテスト回路では、スキャンチェインを複数個含む場合に、スキャンチェイン制御回路におけるシフトレジスタへのレジスタデータ入力信号およびレジスタクロック信号を、複数のスキャンチェイン制御回路のいずれかを選択して入力し、またこの選択を第２のレジスタで制御することにより、ピン数の増加を避けることができる。

また、本発明のスキャンテスト回路では、スキャンチェインにおける複数のフリップフロップグループは、前方のフリップフロップグループからの出力先だけでなく、後方のフリップフロップグループへの入力元も選択可能にして可変に接続することにより、不具合箇所を回避してスキャンテストする際に、任意のフリップフロップグループだけを切り離して、フリップフロップグループの切捨ての無駄を低減することができる。

次に添付図面を参照して、本発明によるスキャンテスト回路の実施例を詳細に説明する。たとえば、本発明のスキャンテスト回路10は、図１に示すように、組合せ回路12に対して複数のフリップフロップグループ（FFグループ）14、16、18および20を接続し、スキャンチェイン22を形成する複数のFFグループ14、16、18および20間の接続を可変にするようにスキャンチェイン制御回路24で制御するものである。なお、本発明の理解に直接関係のない部分は、図示を省略し、冗長な説明を避ける。

本実施例のスキャンテスト回路10は、多数のFFグループを備えてもよいが、図の複雑化を避けるため、図１ではFFグループ14、16、18および20の４つのみが示されている。

本実施例の組合せ回路12は、複数の論理ゲートの組合せにて形成された所定の機能を有するモジュールであり、集積回路の一部を構成するものでよい。本実施例において、組合せ回路12は、複数のFFグループ14、16、18および20が有する各フリップフロップと接続してデータ入力信号102を供給し、データ出力信号104が供給される。なお、以下の説明において、各信号はその現れる接続線の参照番号で特定する。

複数のFFグループ14、16、18および20は、組合せ回路12に接続される複数のスキャンフリップフロップ（スキャンFF）を所定の個数ごとにグループ化したものでよく、それぞれ、グループ入力信号106、110、114および118を入力して、グループ出力信号108、112、116および120を出力する。たとえば、図２に示すように、FFグループ14は、複数のスキャンFF 50、52、54、56および58を有して、グループ入力信号106をスキャンシフトし、グループ出力信号108を出力する。本実施例では、多数のスキャンFFをグループ化し、たとえば10個のスキャンFFをグループ化してFFグループ14を構成してもよいが、図の複雑化を避けるため、図２では５つのスキャンFFのみが示されている。

本実施例において、複数のFFグループ14、16、18および20は、図１に示すように、複数の選択回路32、34および36を介して連続して接続されて、さらに、その先頭にスキャン入力ピン28が接続され、最後尾に選択回路38を介してスキャン出力ピン30が接続されてスキャンチェイン22を構成する。たとえば、複数の選択回路32、34および36は、デマルチプレクサでよく、選択回路38は、マルチプレクサでよい。

スキャンチェイン22において、スキャン入力ピン28は、スキャン入力信号を入力し、スキャン出力ピン30は、スキャン出力信号を出力するもので、複数のFFグループの内、先頭のFFグループ14は、このスキャン入力信号をグループ入力信号106として入力する。

また、本実施例において、FFグループ14における複数のスキャンFF 50、52、54、56および58は、図２に示すように、連続して接続されるものでよく、複数のスキャンFFの内、先頭のスキャンFF 50は、グループ入力信号106をスキャンFF入力信号として入力し、先頭以外のスキャンFF 52、54、56および58は、それぞれ、前方に配置されるスキャンFFが出力する出力信号をスキャンFF入力信号として入力し、さらに最後尾のスキャンFF 58は、出力信号をグループ出力信号108として出力する。

また、複数のスキャンFF 50、52、54、56および58は、それぞれ、スキャンイネーブル信号に基づいて組合せ回路12からのデータ入力信号とスキャンFF入力信号とを切り替えて処理し、その結果を出力信号として出力するもので、クロック信号150に応じて動作する。また、複数のスキャンFF 50、52、54、56および58は、出力信号をデータ出力信号として組合せ回路12に出力する。

たとえば、スキャンFF 50は、図３に示すように、選択回路60およびフリップフロップ（FF）62で構成されてよい。スキャンFF 50は、スキャンイネーブル信号152に応じて切り替わるデータ入力信号102、またはスキャンFF入力信号であるグループ入力信号106を、クロック信号150に応じてフリップフロップ処理をして出力信号154を出力する。

このように、本実施例のFFグループ14は、複数のスキャンFF 50、52、54、56および58を用いて一連に構成されて、スキャンチェイン22におけるサブスキャンチェインのように動作してよい。

本実施例のスキャンチェイン制御回路24は、デコーダ40、ならびに複数のデコーダ制御ピン42および44を含み、デコーダ40は、これらのデコーダ制御ピン42および44から供給される複数のデコーダ制御信号130および132に基づいて、複数の選択回路32、34および36を制御する複数の接続切替信号134、136および138を生成する。スキャンチェイン制御回路24は、多数のデコーダ制御信号をデコーダ40に入力し、多数の接続切替信号を生成してもよいが、本実施例では、図１に示すように、４つのFFグループ間に接続される３つの選択回路に対応して、２つのデコーダ制御信号を入力して、３つの接続切替信号を生成している。

本実施例の複数の選択回路32、34および36は、それぞれ、接続切替信号134、136および138に応じて、グループ出力信号108、112および116を切り替えて出力するもので、スキャン出力信号122、124および126として選択回路38に出力し、またはグループ入力信号110、114および118としてFFグループ16、18および20に出力するものでよい。

また、選択回路38は、複数のデコーダ制御ピン42および44からのデコーダ制御信号130および132に応じて、グループ出力信号120ならびにスキャン出力信号122、124および126を切り替えてスキャン出力信号128としてスキャン出力ピン30に出力する。

次に、本実施例におけるスキャンテスト回路10の動作について、図４のデコーダ制御信号および接続切替信号の関係図を参照しながら説明する。

本実施例のスキャンテスト回路10では、デコーダ制御信号130および132を調整することにより、通常モード、第１の選択モード、第２の選択モードおよび第３の選択モードを切り替えて組合せ回路12をスキャンテストする。ここでは、スキャン入力信号106がスキャンチェイン22に入力され、デコーダ制御信号130および132に応じてスキャンチェイン22内のFFグループの接続を可変にしてスキャンテストを実施し、その結果スキャン出力信号128が出力される。

スキャンテスト回路10のスキャンチェイン22において、通常モードでは、すべてのFFグループ14、16、18および20を接続してスキャンテストして組合せ回路12の不具合を検出し、第１の選択モードでは、FFグループ14、16および18を接続してFFグループ20を接続しないでスキャンテストし、第２の選択モードでは、FFグループ14および16を接続してFFグループ18および20を接続しないでスキャンテストし、第３の選択モードでは、FFグループ14を接続してFFグループ16、18および20を接続しないでスキャンテストしてスキャンチェイン22の不具合を検出する。

まず、通常モードでスキャンテスト回路10が動作する場合、スキャンチェイン制御回路24において、オフのデコーダ制御信号130および132が、デコーダ40に供給され、接続切替信号134、136および138は、すべてオフとなって選択回路32、34および36に供給される。

このとき、オフである接続切替信号134、136および138は、それぞれ、選択回路32、34および36に供給されるグループ出力信号108、112および116を、グループ入力信号110、114および118としてFFグループ16、18および20に供給する。

したがって、通常モードにおけるスキャンチェイン22において、スキャン入力ピン28からのスキャン入力信号は、すべてのFFグループ14、16、18および20で処理され、FFグループ20からのグループ出力信号120が選択回路38に供給される。選択回路38では、ともにオフであるデコーダ制御信号130および132に応じて、グループ出力信号120が、スキャン出力信号128としてスキャン出力ピン30に出力される。

このように、通常モードのスキャンテスト回路10では、すべてのFFグループ14、16、18および20が動作することにより、組合せ回路12をスキャンテストしたスキャン出力信号128が得られる。

次に、第１の選択モードでスキャンテスト回路10が動作する場合、オフのデコーダ制御信号130およびオンのデコーダ制御信号132がデコーダ40に供給され、接続切替信号134および136は、それぞれ、オフになって選択回路32および34に供給され、接続切替信号138は、オンになって選択回路36に供給される。

このとき、オフの接続切替信号134および136は、それぞれ、選択回路32および34に供給されるグループ出力信号108および112を、グループ入力信号110および114としてFFグループ16および18に供給する。他方、オンの接続切替信号138は、選択回路36に供給されるグループ出力信号116を、スキャン出力信号126として選択回路38に供給する。これにより、FFグループ20に正常なグループ入力信号118が供給されないため、FFグループ20は動作しなくてもよい。選択回路38では、オフのデコーダ制御信号130およびオンのデコーダ制御信号132に応じて、スキャン出力信号126が、スキャン出力信号128としてスキャン出力ピン30に出力される。

たとえば、第１の選択モードにおけるスキャン出力信号128は、通常モードにおけるスキャン出力信号128と比較されることにより、FFグループ20における不具合を検出することができる。

第２の選択モードでスキャンテスト回路10が動作する場合、オンのデコーダ制御信号130およびオフのデコーダ制御信号132がデコーダ40に供給され、接続切替信号134および138は、それぞれ、オフになって選択回路32および36に供給され、接続切替信号136は、オンになって選択回路34に供給される。

このとき、オフの接続切替信号134は、選択回路32に供給されるグループ出力信号108を、グループ入力信号110としてFFグループ16に供給する。他方、オンの接続切替信号136は、選択回路34に供給されるグループ出力信号112を、スキャン出力信号124として選択回路38に供給する。これにより、FFグループ18に正常なグループ入力信号114が供給されないため、FFグループ18からFFグループ20までの回路は動作しなくてもよい。選択回路38では、オンのデコーダ制御信号130およびオフのデコーダ制御信号132に応じて、スキャン出力信号124が、スキャン出力信号128としてスキャン出力ピン30に出力される。

たとえば、第２の選択モードにおけるスキャン出力信号128は、第１の選択モードにおけるスキャン出力信号128と比較されることにより、FFグループ18における不具合を検出することができる。

第３の選択モードでスキャンテスト回路10が動作する場合、オンのデコーダ制御信号130および132がデコーダ40に供給され、接続切替信号134は、オンになって選択回路32に供給され、接続切替信号136および138は、それぞれ、オフになって選択回路34および36に供給される。

このとき、オンの接続切替信号134は、選択回路32に供給されるグループ出力信号108を、スキャン出力信号122として選択回路38に供給する。これにより、FFグループ16に正常なグループ入力信号110が供給されないため、FFグループ16からFFグループ20までの回路は動作しなくてもよい。選択回路38では、オンのデコーダ制御信号130および132に応じて、スキャン出力信号122が、スキャン出力信号128としてスキャン出力ピン30に出力される。

たとえば、第３の選択モードにおけるスキャン出力信号128は、第２の選択モードにおけるスキャン出力信号128と比較されることにより、FFグループ16における不具合を検出することができる。また、第３の選択モードにおけるスキャン出力信号128だけを判断して、FFグループ14における不具合を検出することもできる。

このように、本実施例では、デコーダ制御信号を調整して、スキャンチェインのスキャン出力を比較および判断することにより、スキャンチェインに生じた不具合に対して、FFグループを絞り込むことができる。

また、他の実施例として、スキャンテスト回路10におけるスキャンチェイン制御回路200は、図５に示すように、複数のフリップフロップ（FF）204および206を有するシフトレジスタ202を備えて、レジスタデータ入力信号220およびクロック信号222に応じて複数のデコーダ制御信号224および226を生成し、デコーダ40を制御してもよい。

スキャンテスト回路10では、組合せ回路12に接続される複数のスキャンFFを所定の個数ごとにグループ化して、複数のFFグループ14、16、18および20に分割しているが、この分割数に応じてデコーダ40が出力する接続切替信号の数が変化し、すなわち、デコーダ40に入力するデコーダ制御信号の数が変化する。

たとえば、図６に示すように、FFグループが２つに分割される場合、デコーダ制御信号を１つ必要とし、分割数が３または４の場合、デコーダ制御信号を２つ必要とし、分割数が５ないし８の場合、デコーダ制御信号を３つ必要とする。このように、FFグループが多数に分割されると、これに応じてデコーダ制御信号を多数必要とする。

図１に示すような複数のデコーダ制御ピン42および44を備えるスキャンチェイン制御回路24では、デコーダ制御信号を多数必要とするとき、デコーダ制御ピンを多数備えるため、スキャンテスト回路への配線が複雑になる。

しかし、本実施例のスキャンチェイン制御回路200では、シフトレジスタ202を備えることにより、FFグループの分割数に関わらずレジスタデータ入力ピン208から供給されるレジスタデータ入力信号220およびクロック入力ピン210から供給されるクロック信号222の２つだけを入力して複数のデコーダ制御信号224および226を生成することができる。

シフトレジスタ202は、複数のFF 204および206で構成されてよく、本実施例では、多数のFFを有する多段のシフトレジスタ202を構成して、これらのFFと同数のデコーダ制御信号を生成してもよいが、図の複雑化を避けるため、図５では２つのデコーダ制御信号を生成するために、２つのFFを有する２段のシフトレジスタ202を構成している。

次に、本実施例のスキャンチェイン制御回路200の動作について、図７ないし10に示すレジスタデータ入力信号220およびクロック信号222の波形図を参照しながら説明する。このスキャンチェイン制御回路200では、制御するスキャンチェインが複数のスキャンFFを４つに分割してグループ化し、４つのFFグループを備えるため、２つのデコーダ制御信号224および226を生成して、３つの接続切替信号134、136および138を出力する。

まず、図７の波形図では、通常モードでのスキャンテストを指示するレジスタデータ入力信号220が入力し、ここでは、クロック信号222がタイミングｔ１およびｔ２を発生するとき、常にロウレベルであるレジスタデータ入力信号220が入力する。FF 204および206では、ロウレベルのレジスタデータ入力信号220に応じて、ロウレベルのデコーダ制御信号224および226がそれぞれ出力される。

次に、図８の波形図では、第１の選択モードでのスキャンテストを指示するレジスタデータ入力信号220が入力し、ここでは、クロック信号222がタイミングｔ３を発生するとき、ロウレベルであり、タイミングｔ４を発生するとき、ハイレベルであるレジスタデータ入力信号220が入力する。FF 204では、タイミングｔ３時に、ロウレベルのレジスタデータ入力信号220に応じて、ロウレベルのデコーダ制御信号224が出力される。次に、FF 206では、タイミングｔ４で、ロウレベルのデコーダ制御信号224に応じてロウレベルのデコーダ制御信号226が出力される。ここで、FF 204では、タイミングｔ４で、ハイレベルのレジスタデータ入力信号220に応じて、ハイレベルのデコーダ制御信号224が出力される。

次に、図９の波形図では、第２の選択モードでのスキャンテストを指示するレジスタデータ入力信号220が入力し、ここでは、クロック信号222がタイミングｔ５を発生するとき、ハイレベルであり、タイミングｔ６を発生するとき、ロウレベルであるレジスタデータ入力信号220が入力する。FF 204では、タイミングｔ５時に、ハイレベルのレジスタデータ入力信号220に応じて、ハイレベルのデコーダ制御信号224が出力される。次に、FF 206では、タイミングｔ６で、ハイレベルのデコーダ制御信号224に応じてハイレベルのデコーダ制御信号226が出力される。ここで、FF 204では、タイミングｔ６で、ロウレベルのレジスタデータ入力信号220に応じて、ロウレベルのデコーダ制御信号224が出力される。

次に、図10の波形図では、第３の選択モードでのスキャンテストを指示するレジスタデータ入力信号220が入力し、ここでは、クロック信号222がタイミングｔ７およびｔ８を発生するとき、常にハイレベルであるレジスタデータ入力信号220が入力する。FF 204および206では、ハイレベルのレジスタデータ入力信号220に応じて、ハイレベルのデコーダ制御信号224および226がそれぞれ出力される。

このように、本実施例のスキャンチェイン制御回路200は、FFグループの分割数に関わらず、シフトレジスタ202にレジスタデータ入力信号220およびクロック信号222の２つだけを入力して複数のデコーダ制御信号224および226を生成することができ、これにより、デコーダ制御ピン数を減少し、またスキャンテスト回路に対する配線を簡単にすることができる。

また、他の実施例として、スキャンテスト回路300は、図11に示すように、レジスタデータ入力ピン318およびレジスタクロック入力ピン320をそれぞれ一つだけ有して、複数のスキャンチェイン（図示せず）に対応する複数のスキャンチェイン制御回路200、302および304を制御することができる。本実施例では、多数のスキャンチェイン制御回路を有してもよいが、図の複雑化を避けるため、図11では３つのスキャンチェイン制御回路200、302および304を有している。

本実施例において、複数のスキャンチェイン制御回路200、302および304は、それぞれ、接続切替信号を出力する複数のデコーダ40、306および308、ならびにデコーダ制御信号を出力する複数のシフトレジスタ202、310および312を有して、対応するスキャンチェインを制御する。

本実施例において、スキャンチェイン制御回路302および304は、スキャンチェイン制御回路200と同様に構成されて、同様の機能を有するものでよい。また、デコーダ306および308は、デコーダ40と同様の機能を有するものでよく、シフトレジスタ310および312は、シフトレジスタ202と同様の機能を有するものでよい。

複数のシフトレジスタ202、310および312は、それぞれ、選択回路314から供給されるレジスタデータ入力信号220、350および352、ならびに選択回路316から供給されるレジスタクロック信号222、354および356に応じてデコーダ制御信号を生成する。

選択回路314は、レジスタデータ入力ピン318からのレジスタデータ入力信号358を、レジスタデータ入力信号220、350および352として複数のシフトレジスタ202、310および312へそれぞれ供給するもので、デマルチプレクサなどでよい。また、選択回路314は、スキャンテスト回路300が有するスキャンチェイン制御回路に応じた数のレジスタデータ入力信号を出力してよい。

また、選択回路316は、第２のシフトレジスタ322からのスキャンチェイン選択信号362、364および366に応じて制御され、レジスタクロック入力ピン320からのレジスタクロック信号360を、レジスタクロック信号222、354および356として複数のレジスタ202、310および312へ供給するもので、デマルチプレクサなどでよい。また、選択回路316は、スキャンテスト回路300が有するスキャンチェイン制御回路に応じた数のレジスタクロック信号を出力してよい。

この第２のシフトレジスタ322は、複数のFF 328、330および332で構成されてよく、第２のレジスタデータ入力ピン324および第２のレジスタクロック入力ピン326からそれぞれ供給される第２のレジスタデータ入力信号368および第２のレジスタクロック信号370に応じて、スキャンチェイン選択信号362、364および366を調整して選択回路316に出力する。

また、第２のシフトレジスタ322は、スキャンチェイン選択信号362、364および366を選択回路314に供給してもよく、このとき、選択回路314は、スキャンチェイン選択信号362、364および366に応じて、レジスタデータ入力ピン318からのレジスタデータ入力信号358を、レジスタデータ入力信号220、350または352を出力として選択するとよい。

このように、本実施例のスキャンテスト回路300は、複数のスキャンチェイン制御回路200、302および304を備えてスキャンテストする際に、レジスタデータ入力ピン318およびレジスタクロック入力ピン320をそれぞれ一つだけ有して、対応する複数のシフトレジスタ202、310および312を制御することができる。さらに、スキャンテスト回路300は、このとき、他に第２のレジスタデータ入力ピン324および第２のレジスタクロック入力ピン326だけを備えてレジスタクロック入力ピン320からのレジスタクロック信号360を調整することができる。これにより、スキャンテスト回路に備えるデコーダ制御ピン数をより減少し、またスキャンテスト回路に対してより簡単に配線することができる。

また、他の実施例として、スキャンテスト回路400は、図12に示すように、複数のFFグループ14、16、18および20を含むスキャンチェイン402において、FFグループ間に入力用選択回路404、406および408と、出力用選択回路410、412および414とを備え、スキャン入力ピン28に入力用選択回路416を接続し、スキャン出力ピン30に出力用選択回路418を接続することにより、任意のFFグループのみを切り離して組合せ回路のスキャンテストを実施することができる。

スキャンテスト回路400は、このようなスキャンチェイン402を制御する回路として、出力用デコーダ422および出力用シフトレジスタ426、ならびに入力用デコーダ424および入力用シフトレジスタ428を含むスキャンチェイン制御回路420を備える。

ここで、出力用選択回路410、412および414は、上述の実施例における選択回路32、34および36と同様の機能を有して動作するものでよく、たとえば、デマルチプレクサなどでよい。また、出力用選択回路410、412および414は、それぞれ、出力用デコーダ422からの接続切替信号452、454および456に応じて、当該選択回路以降のFFグループと接続するか、または出力用選択回路418と接続するかを切り替える。

出力用選択回路418は、上述の実施例における選択回路38と同様の機能を有して動作するものでよく、たとえばマルチプレクサなどでよい。また、出力用選択回路418は、出力用シフトレジスタ426からのデコーダ制御信号458および460に応じて、供給されるスキャン出力信号を選択して、スキャン出力信号としてスキャン出力ピン30と接続する。

出力用デコーダ422は、上述の実施例におけるデコーダ40と同様の機能を有して動作するものでよく、たとえば、出力用シフトレジスタ426からの複数のデコーダ制御信号458および460に応じて接続切替信号452、454および456を出力する。

また、出力用シフトレジスタ426は、上述の実施例におけるシフトレジスタ202と同様の機能を有して動作するものでよい。出力用シフトレジスタ426は、出力用レジスタデータ入力信号442および出力用クロック信号444に応じて複数のデコーダ制御信号458および460を生成する。

他方、入力用選択回路404、406および408は、それぞれ、入力用デコーダ424からの接続切替信号462、464および466に応じて、入力用選択回路416からのスキャン入力信号474、476および478と、FFグループ14、16および18からのグループ出力信号108、112および116とを切り替えて、出力用選択回路410、412および414に出力する。入力用選択回路404、406および408は、たとえば、マルチプレクサなどでよい。

また、入力用選択回路416は、入力用シフトレジスタ428からの複数のデコーダ制御信号468および470に応じて、スキャン入力ピン28からのスキャン入力信号106をスキャン入力信号472、474、476または478に切り替えて、FFグループ14、または入力用選択回路404、406および408に出力するものである。入力用選択回路416は、たとえば、デマルチプレクサなどでよい。

入力用デコーダ424は、入力用シフトレジスタ428から供給される複数のデコーダ制御信号468および470に応じて接続切替信号462、464および466を生成し、入力用選択回路404、406および408にそれぞれ出力する。

また、入力用シフトレジスタ428は、入力用レジスタデータ入力信号446および入力用クロック信号448に応じて複数のデコーダ制御信号468および470を生成するものでよい。また、入力用シフトレジスタ428は、複数のデコーダ制御信号468および470を入力用デコーダ424に供給し、入力用選択回路416にも供給する。

本実施例のスキャンテスト回路400において、たとえば、上述の実施例のように通常モード、第１の選択モード、第２の選択モードおよび第３の選択モードで動作する場合、スキャンチェイン402の入力用416では、オフのデコーダ制御信号468および470が供給され、スキャン入力信号106は、常にグループ入力信号472としてFFグループ14に供給される。

このとき、入力用デコーダ424からは、オフの接続切替信号462、464および466が入力用選択回路404、406および408に供給され、FFグループ14、16および18から出力されるグループ出力信号108、112および116が選択される。

本実施例のスキャンテスト回路400では、デコーダ制御信号468および470を調整することにより、たとえば、通常入力モード、第１の入力選択モード、第２の入力選択モードおよび第３の入力選択モードを切り替えて、スキャン入力信号106が供給されるFFグループを選択し、すなわちスキャンテストするFFグループの先頭を切り替えることができる。

このとき、スキャンチェイン402において、通常入力モードではFFグループ14を、第１の入力選択モードではFFグループ16を、第２の入力選択モードではFFグループ18を、第３の入力選択モードではFFグループ20を先頭にしてスキャン入力信号106が供給される。

まず、通常入力モードでスキャンテスト回路400が動作する場合、入力用シフトレジスタ428では、オフのデコーダ制御信号468および470が出力され、また、入力用デコーダ424では、オフの接続切替信号462、464および466が出力される。

このとき、スキャンチェイン402の入力用選択回路416では、オフのデコーダ制御信号468および470に応じて、スキャン入力信号416がグループ入力信号106としてFFグループ14に供給される。

また、入力用選択回路404、406および408では、オフの接続切替信号462、464および466に応じて、FFグループ14、16および18から出力されるグループ出力信号108、112および116が選択されて、出力用選択回路410、412および414に供給される。

次に、第１の入力選択モードでスキャンテスト回路400が動作する場合、入力用シフトレジスタ428では、オフのデコーダ制御信号468およびオンのデコーダ制御信号470が出力され、また、入力用デコーダ424では、オンの接続切替信号462ならびにオフの接続切替信号464および466が出力される。

このとき、入力用選択回路416では、オフの制御信号468およびオンの制御信号470に応じて、スキャン入力信号106は、スキャン入力信号474として入力用選択回路404に供給される。

また、入力用選択回路404では、オンの接続切替信号462に応じて、スキャン入力信号474が選択されて、出力用選択回路410に供給される。また、入力用選択回路406および408では、オフの接続切替信号464および466に応じて、FFグループ16および18から出力されるグループ出力信号112および116が選択されて、出力用選択回路412および414に供給される。

ここで、FFグループ14は、実質的に使用されないため、動作しなくてもよい。

次に、第２の入力選択モードでスキャンテスト回路400が動作する場合、入力用シフトレジスタ428では、オンのデコーダ制御信号468およびオフのデコーダ制御信号470が出力され、また、入力用デコーダ424では、オンの接続切替信号464ならびにオフの接続切替信号462および466が出力される。

このとき、入力用選択回路416では、オンの制御信号468およびのオフ制御信号470に応じて、スキャン入力信号106は、スキャン入力信号476として入力用選択回路406に供給される。

また、入力用選択回路406では、オンの接続切替信号464に応じて、スキャン入力信号476が選択されて、出力用選択回路412に供給される。また、入力用選択回路404および408では、オフの接続切替信号462および466に応じて、FFグループ14および18から出力されるグループ出力信号108および116が選択されて、出力用選択回路410および414に供給される。

ここで、FFグループ14および16、入力用選択回路404ならびに出力用選択回路410は、実質的に使用されないため、動作しなくてもよい。

次に、第３の入力選択モードでスキャンテスト回路400が動作する場合、入力用シフトレジスタ428では、オンのデコーダ制御信号468および470が出力され、また、入力用デコーダ424では、オンの接続切替信号466ならびにオフの接続切替信号462および464が出力される。

このとき、入力用選択回路416では、オンの制御信号468および470に応じて、スキャン入力信号106は、スキャン入力信号478として入力用選択回路408に供給される。

また、入力用選択回路408では、オンの接続切替信号466に応じて、スキャン入力信号478が選択されて、出力用選択回路414に供給される。また、入力用選択回路404および406では、オフの接続切替信号462および464に応じて、FFグループ14および16から出力されるグループ出力信号108および112が選択されて、出力用選択回路410および412に供給される。

ここで、FFグループ14、16および18、入力用選択回路404および406、ならびに出力用選択回路410および412は、実質的に使用されないため、動作しなくてもよい。

このように、本実施例のスキャンテスト回路400によると、出力用デコーダ422および出力用シフトレジスタ426だけでなく、入力用デコーダ424および入力用シフトレジスタ428を備えて、スキャンチェイン402において、出力用選択回路410、412、414および418だけでなく、入力用選択回路404、406、408および416を制御することができる。これにより、スキャンチェイン402において、FFグループの接続を切り替える際に、任意のFFグループを選択して切り離し、スキャンテストを実施することができる。

また、本実施例において、スキャンチェイン402は、FFグループ間に入力用選択回路404、406および408と、出力用選択回路410、412および414とを備える構成として、図13に示すように、出力用選択回路410、412および414が、FFグループ16、18および20へのグループ入力信号480、482および484と、入力用選択回路406および408ならびに出力用選択回路418へのスキャン出力信号486、488および490とを選択可能としてもよい。このとき、入力用選択回路416は、FFグループ14へのグループ入力信号472と、入力用選択回路404へのスキャン入力信号474とだけ選択可能とする。

このように構成されたスキャンチェイン402では、FFグループは、接続されない場合、動作しなくてもよいが、入力用選択回路404、406および408、ならびに出力用選択回路410、412および414は、それぞれ、接続切替信号462、464および466、ならびに接続切替信号452、454および456に応じて、常に動作することになる。

このように、スキャンチェイン402は、スキャンチェイン制御回路420による制御に応じて、複数のFFグループ14、16、18および20の内、間に位置するFFグループ16や18だけを切り離して接続することもできる。すなわち、本実施例のスキャンテスト回路では、スキャンチェインにおけるFFグループをより自由に選択して接続することができる。

また、本実施例では、図14に示すように、スキャンテスト回路500において、FFグループ間に入力用選択回路および出力用選択回路を備えたスキャンチェイン、およびこのスキャンチェインを制御するスキャンチェイン制御回路を複数組備えてもよい。

このとき、スキャンテスト回路500は、レジスタデータ入力ピン502およびレジスタクロック入力ピン504をそれぞれ一つだけ有して、複数のスキャンチェイン制御回路420および530を制御することができる。また、スキャンテスト回路500は、他に第３のレジスタデータ入力ピン506および第３のレジスタクロックピン508だけを備えてレジスタデータ入力ピン502およびレジスタクロックピン504からのレジスタデータ入力信号552およびレジスタクロック信号554を調整することができる。

本実施例のスキャンテスト回路500は、多数のスキャンチェインを備えてもよいが、図の複雑化を避けるため、図14ではスキャンチェイン402および528の２つのみが示されている。また、スキャンチェイン528は、スキャンチェイン402と同様に構成されて、同様の機能を有するものでよい。

本実施例のスキャンテスト回路500は、多数のスキャンチェイン制御回路を備えてもよいが、図の複雑化を避けるため、図14ではスキャンチェイン制御回路420および530の２つのみが示されている。また、スキャンチェイン制御回路530は、スキャンチェイン420と同様に構成されて、同様の機能を有するものでよく、本実施例では、出力用デコーダ422、入力用デコーダ424、出力用シフトレジスタ426および入力用シフトレジスタ428を含む。

スキャンチェイン制御回路420において、出力用シフトレジスタ426は、レジスタデータ入出力選択回路518から出力用レジスタデータ入力信号442を入力し、レジスタクロック入出力選択回路522から出力用クロック信号444を入力する。他方、入力用シフトレジスタ428は、レジスタデータ入出力選択回路518から入力用レジスタデータ入力信号446を入力し、レジスタクロック入出力選択回路522から入力用クロック信号448を入力する。

同様に、スキャンチェイン制御回路530において、出力用シフトレジスタ536は、レジスタデータ入出力選択回路520から出力用レジスタデータ入力信号574を入力し、レジスタクロック入出力選択回路524から出力用クロック信号576を入力する。他方、入力用シフトレジスタ538は、レジスタデータ入出力選択回路520から入力用レジスタデータ入力信号578を入力し、レジスタクロック入出力選択回路524から入力用クロック信号580を入力する。

本実施例において、レジスタデータ入出力選択回路518は、入出力選択シフトレジスタ516からの入出力選択信号572に応じて、スキャンチェイン選択回路510からのレジスタデータ入力信号564をレジスタデータ入力信号442または446に切り替えて出力するもので、たとえば、デマルチプレクサなどでよい。同様に、レジスタデータ入出力選択回路520は、入出力選択信号572に応じて、スキャンチェイン選択回路510からのレジスタデータ入力信号566をレジスタデータ入力信号574または578に切り替えて出力するもので、たとえば、デマルチプレクサなどでよい。

本実施例のスキャンテスト回路500は、多数のレジスタデータ入出力選択回路を備えてもよいが、図の複雑化を避けるため、図14では２つのスキャンチェイン制御回路420および530にそれぞれ対応するレジスタデータ入出力選択回路518および520の２つのみが示されている。

また、本実施例のレジスタクロック入出力選択回路522は、入出力選択信号572に応じて、スキャンチェイン選択回路512からのレジスタクロック信号568をレジスタクロック信号444または448に切り替えて出力するもので、たとえば、デマルチプレクサなどでよい。同様に、レジスタクロック入出力選択回路524は、入出力選択信号572に応じて、スキャンチェイン選択回路512からのレジスタクロック信号570をレジスタクロック信号576または580に切り替えて出力するもので、たとえば、デマルチプレクサなどでよい。

本実施例のスキャンテスト回路500は、多数のレジスタクロック入出力選択回路を備えてもよいが、図の複雑化を避けるため、図１では２つのスキャンチェイン制御回路420および530にそれぞれ対応するレジスタクロック入出力選択回路522および524の２つのみが示されている。

本実施例において、スキャンチェイン選択回路510は、スキャンチェイン選択シフトレジスタ514から供給されるスキャンチェイン選択信号560および562に応じて、レジスタデータ入力ピン502から供給されるレジスタデータ入力信号552をレジスタデータ入力信号564または566に切り替えて出力するもので、たとえば、デマルチプレクサなどでよい。

また、本実施例のスキャンチェイン選択回路512は、スキャンチェイン選択信号560および562に応じて、レジスタクロックピン504から供給されるレジスタクロック信号554をレジスタクロック信号568または570に切り替えて出力するもので、たとえば、デマルチプレクサなどでよい。

本実施例において、スキャンチェイン選択シフトレジスタ514は、第３のレジスタデータ入力ピン506および第３のレジスタクロックピン508からそれぞれ供給される第３のレジスタデータ入力信号556および第３のレジスタクロック信号558に応じて、スキャンチェイン選択信号560および562を調整してスキャンチェイン選択回路510および512に出力するものでよい。

同様に、本実施例の入出力選択シフトレジスタ516は、第３のレジスタデータ入力信号556および第３のレジスタクロック信号558に応じて、入出力選択信号572を調整して入出力選択回路518、520、522および524に出力するものでよい。

このように、本実施例のスキャンテスト回路500によると、FFグループ間に入力用選択回路および出力用選択回路を備えたスキャンチェイン、およびこのスキャンチェインを制御するスキャンチェイン制御回路を複数組備える場合、レジスタデータ入力信号およびレジスタクロック信号をそれぞれ一つだけ入力して、これらのスキャンチェイン制御回路を制御することができる。このとき、第３のレジスタデータ入力信号および第３のレジスタクロック信号をそれぞれ一つだけスキャンチェイン選択シフトレジスタおよび入出力選択シフトレジスタに入力して、レジスタデータ入力信号およびレジスタクロック信号を調整することができる。

本発明に係るスキャンテスト回路の一実施例を示すブロック図である。 図１に示す実施例のスキャンテスト回路におけるフリップフロップグループの構成例を示すブロック図である。 図１に示す実施例のスキャンテスト回路におけるスキャンフリップフロップの構成例を示すブロック図である。 図１に示す実施例のスキャンテスト回路の動作を説明する各種信号の関係図である。 本発明に係るスキャンテスト回路におけるスキャンチェイン制御回路の他の実施例を示すブロック図である。 図５に示す実施例のスキャンチェイン制御回路の動作を説明する各種信号の関係図である。 図５に示す実施例のスキャンチェイン制御回路の動作を説明するタイミングチャートである。 図５に示す実施例のスキャンチェイン制御回路の動作を説明するタイミングチャートである。 図５に示す実施例のスキャンチェイン制御回路の動作を説明するタイミングチャートである。 図５に示す実施例のスキャンチェイン制御回路の動作を説明するタイミングチャートである。 本発明に係るスキャンテスト回路の他の実施例を示すブロック図である。 本発明に係るスキャンテスト回路の他の実施例を示すブロック図である。 図１２に示す他の実施例のスキャンテスト回路におけるスキャンチェインの構成例を示すブロック図である。 本発明に係るスキャンテスト回路の他の実施例を示すブロック図である。 従来の順序回路を示すブロック図である。 従来のスキャンテスト回路を示すブロック図である。

符号の説明

10 スキャンテスト回路
12 組合せ回路
14、16、18、20 フリップフロップグループ
22 スキャンチェイン
24 スキャンチェイン制御回路
28 スキャン入力ピン
30 スキャン出力ピン
32、34、36、38 選択回路
40 デコーダ
42、44 デコーダ制御ピン

Claims (13)

1. 複数の論理回路で構成される組合せ回路と、
   該組合せ回路からの入力データを処理する複数のスキャンフリップフロップ手段とを含み、
   複数のスキャンフリップフロップ手段を連続に接続し、スキャン入力をスキャンシフトしてスキャン出力として出力するスキャンチェインを構成するスキャンテスト回路において、
   前記スキャンチェインは、前記複数のスキャンフリップフロップ手段を所定の個数ごとにグループ化して、複数のフリップフロップグループに区分され、
   該回路は、前記スキャンチェインにおける複数のフリップフロップグループの接続を可変に制御して、実質的にスキャン出力を決定することを特徴とするスキャンテスト回路。
2. 請求項１に記載のスキャンテスト回路において、前記スキャンチェインは、前記複数のフリップフロップグループ間において、前後するフリップフロップグループを接続する選択手段を含み、
   前記選択手段は、前方のフリップフロップグループからの出力を、後方のフリップフロップグループに接続するか、またはスキャン出力として出力するかを選択し、
   該回路は、前記選択手段のそれぞれに対して選択を制御する選択信号を出力するスキャンチェイン制御手段を含み、前記選択信号に応じて前記スキャンチェインにおける複数のフリップフロップグループの接続を可変に制御することを特徴とするスキャンテスト回路。
3. 請求項２に記載のスキャンテスト回路において、前記スキャンチェイン制御手段は、復号制御信号に応じて前記選択信号を生成して出力する復号手段を含み、
   該復号手段は、前記復号制御信号を、前記選択手段のそれぞれに前記選択信号を出力するために必要な数だけ入力して、前記選択信号を生成することを特徴とするスキャンテスト回路。
4. 請求項３に記載のスキャンテスト回路において、前記スキャンチェインは、最後尾の前記フリップフロップグループの後方にスキャン出力選択手段を含み、
   前記選択手段は、前方のフリップフロップグループからの出力を、後方のフリップフロップグループに接続するか、またはスキャン出力選択手段に接続するかを選択し、
   前記スキャン出力選択手段は、前記復号制御信号に応じて、前記選択手段、または前記最後尾のフリップフロップグループからの出力を選択し、スキャン出力として出力することを特徴とするスキャンテスト回路。
5. 請求項４に記載のスキャンテスト回路において、前記スキャンチェイン制御手段は、前記復号制御信号の数に応じた段数のシフトレジスタ手段を含み、
   前記シフトレジスタ手段は、レジスタデータ入力信号およびレジスタクロック信号をそれぞれ一つだけ入力して、前記復号制御信号を生成することを特徴とするスキャンテスト回路。
6. 請求項５に記載のスキャンテスト回路において、該回路は、前記スキャンチェインを複数備え、
   該複数のスキャンチェインに対応する複数のスキャンチェイン制御手段と、
   該複数のスキャンチェイン制御手段のいずれかを選択し、該選択されたスキャンチェイン制御手段に対して前記レジスタデータ入力信号および前記レジスタクロック信号を出力する第２の選択手段と、
   第２の選択手段の数に応じた段数の第２のシフトレジスタ手段とを含み、
   第２のシフトレジスタ手段は、第２のレジスタデータ入力信号および第２のレジスタクロック信号をそれぞれ一つだけ入力し、第２のレジスタデータ入力信号および第２のレジスタクロック信号に応じて第２の選択手段における前記レジスタクロック信号の選択を制御することを特徴とするスキャンテスト回路。
7. 請求項６に記載のスキャンテスト回路において、第２のシフトレジスタ手段は、第２のレジスタデータ入力信号および第２のレジスタクロック信号に応じて第２の選択手段における前記レジスタデータ入力信号の選択を制御することを特徴とするスキャンテスト回路。
8. 請求項５に記載のスキャンテスト回路において、前記スキャンチェインは、前記複数のフリップフロップグループ間において、前記選択手段を出力用選択手段として前方のフリップフロップグループからの出力先を選択し、該出力用選択手段の前方に入力用選択手段を備えて後方のフリップフロップグループへの入力信号の供給元を選択し、
   前記スキャンチェイン制御手段は、前記復号手段を出力用復号手段とし、前記シフトレジスタ手段を出力用シフトレジスタ手段として、前記レジスタデータ入力信号および前記レジスタクロック信号を、それぞれ出力用レジスタデータ入力信号および出力用レジスタクロック信号として入力し、
   他方、前記入力用選択手段における選択を制御する入力用復号手段と、入力用復号手段を制御する入力用シフトレジスタ手段とを含んで、入力用レジスタデータ入力信号および入力用レジスタクロック信号をそれぞれ一つだけ入力することを特徴とするスキャンテスト回路。
9. 請求項８に記載のスキャンテスト回路において、前記スキャンチェインは、先頭の前記フリップフロップグループの前方に第２の入力用選択手段を備え、最後尾の前記フリップフロップグループの後方に第２の出力用選択手段を備えて、
   前記出力用選択手段は、前方のフリップフロップグループからの出力を、後方のフリップフロップグループに接続するか、またはスキャン出力として第２の出力用選択手段に出力するかを選択し、
   前記入力用選択手段は、後方のフリップフロップグループへの入力を、前方のフリップフロップグループから供給するか、またはスキャン入力として第２の入力用選択手段から供給するかを選択することを特徴とするスキャンテスト回路。
10. 請求項８に記載のスキャンテスト回路において、前記スキャンチェインは、先頭の前記フリップフロップグループの前方に第２の入力用選択手段を備え、最後尾の前記フリップフロップグループの後方に第２の出力用選択手段を備えて、
    第２の入力用選択手段は、前記先頭のフリップフロップグループへの入力、または先頭の前記入力用選択手段への入力を選択して、スキャン入力を供給し、
    前記先頭の入力用選択手段は、前方のフリップフロップグループからの出力、または第２の入力用選択手段からのスキャン入力を選択して、後方の出力用選択手段に出力し、
    先頭以外の前記入力用選択手段は、前方のフリップフロップグループからの出力、または前方の出力用選択手段からの出力を選択して、後方の出力用選択手段に出力し、
    最後尾の前記出力用選択手段は、第２の出力用選択手段へのスキャン出力、または後方のフリップフロップグループへの出力を選択して、前方の入力用選択手段からの出力を供給し、
    最後尾以外の前記出力用選択手段は、後方の入力用選択手段への出力、または後方のフリップフロップグループへの出力を選択して、前方の入力用選択手段からの出力を供給し、
    第２の出力用選択手段は、前方のフリップフロップグループからの出力、または前方の出力用選択手段からの出力を選択して、スキャン出力を供給することを特徴とするスキャンテスト回路。
11. 請求項９または１０に記載のスキャンテスト回路において、該回路は、前記スキャンチェインを複数備え、
    該複数のスキャンチェインに対応する複数のスキャンチェイン制御手段と、
    該複数のスキャンチェイン制御手段のいずれかを選択し、該選択されたスキャンチェイン制御手段に対してレジスタデータ入力信号およびレジスタクロック信号を出力する第３の選択手段と、
    第３の選択手段の数に応じた段数の第３のシフトレジスタ手段と
    前記選択されたスキャンチェイン制御手段に対して、前記入力用レジスタデータ入力信号および前記入力用レジスタクロック信号の出力、または前記出力用レジスタデータ入力信号および前記出力用レジスタクロック信号の出力を選択する入出力選択手段と、
    入出力選択手段の数に応じた段数の入出力シフトレジスタ手段とを含み、
    第３のシフトレジスタ手段は、第３のレジスタデータ入力信号および第３のレジスタクロック信号をそれぞれ一つだけ入力し、第３のレジスタデータ入力信号および第３のレジスタクロック信号に応じて、第３の選択手段における前記入力用レジスタデータ入力信号および前記入力用レジスタクロック信号の選択を制御する第３の選択信号を出力することを特徴とするスキャンテスト回路。
12. 請求項１１に記載のスキャンテスト回路において、入出力シフトレジスタ手段は、第３のレジスタデータ入力信号および第３のレジスタクロック信号に応じて、入出力選択手段における前記入力用レジスタデータ入力信号および前記入力用レジスタクロック信号の選択を制御する入出力選択信号を出力することを特徴とするスキャンテスト回路。
13. 組合せ回路をテストするスキャンテスト回路であって、
    複数のフリップフロップ回路を直列に接続して構成され、外部から入力したテスト信号に応じて、前記組合せ回路をテストする第１のフリップフロップグループと、
    複数のフリップフロップ回路を直列に接続して構成され、前記第１のフリップフロップグループの出力信号に応じて、前記組合せ回路をテストする第２のフリップフロップグループと、
    前記第１及び第２フリップフロップグループとの間に設けられ、制御信号に応じて、前記第１のフリップフロップグループの前記出力信号を前記第２のフリップフロップ若しくは外部に出力するセレクタと、
    外部信号に応じて、前記制御信号を生成するデコーダとにより構成されるスキャンテスト回路。
    

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