JP2009264833A - シュミットトリガバッファのテスト回路およびテスト方法 - Google Patents

Abstract

【課題】シュミットトリガバッファのテストを短時間で行うことができ、テストコストを削減することができるテスト回路およびテスト方法を提供する。
【解決手段】シュミットトリガバッファのテスト回路は、シュミットトリガバッファの入力端子に接続され、その出力信号がハイレベルの場合に、第１の制御信号に応じて、シュミットトリガバッファの入力端子をディスチャージする回路と、シュミットトリガバッファの入力端子に接続され、その出力信号がローレベルの場合に、第２の制御信号に応じて、シュミットトリガバッファの入力端子をチャージアップする回路と、テスト時に、シュミットトリガバッファの入力端子とグランドとの間に接続される第１のコンデンサと、テスト時に、第１のコンデンサと並列に、一方の端子がシュミットトリガバッファの入力端子に接続される第２のコンデンサとを備えている。
【選択図】 図１

Description

本発明は、半導体集積回路の入力バッファとして用いられるシュミットトリガバッファのテスト回路およびそのテスト方法に関するものである。

シュミットトリガバッファは、出力信号がローレベルからハイレベルに変化する時の入力信号の電圧（上昇時閾値）Ｖｔｐと、出力信号がハイレベルからローレベルに変化する時の入力信号の電圧（下降時閾値）Ｖｔｍとが異なるという、いわゆるヒステリシス特性を有する。従って、そのテストでは、入力信号の電圧Ｖｔｍ、Ｖｔｐ、及び両者の電圧差（ヒステリシス電圧）ΔＶ＝Ｖｔｐ−Ｖｔｍが所定の電圧以上であること、とを保証する必要がある。

ここで、図３には、左側に半導体テスタ５０が示され、右側に、入力バッファ６０として用いられるシュミットトリガバッファのテストが行われる被試験デバイス（半導体集積回路）５２が示されている。

テスタ５０は、テスト信号を出力するドライバ５４と、被試験デバイス５２の出力信号と出力期待値とを比較し、両者の比較結果を出力するコンパレータ５６とを有する。一方、被試験デバイス５２は、入力バッファ６０としてのシュミットトリガバッファと、出力バッファ６４と、被試験デバイス５２の内部回路の出力信号（信号出力）と入力バッファ６０の出力信号とを切り換えて出力するマルチプレクサ６２とを有する。

被試験デバイス５２のマルチプレクサ６２は、通常時には、内部回路の出力信号を出力する。一方、テスト時には、その出力が、入力バッファ６０の出力信号に切り換えられる。テスト時には、例えば、図３に示すように、テスタ５０のドライバ５４から、被試験デバイス５２の入力バッファ６０に入力されるテスト信号の電圧が徐々に上昇され、その後、徐々に下降される。

テスト信号は、被試験デバイス５２の入力バッファ６０、マルチプレクサ６２、出力バッファ６４を経て、テスタ５０のコンパレータ５６に入力される。テスト信号の電圧上昇時に、コンパレータ５６の比較結果が遷移（変化）した時のテスト信号の電圧Ｖｔｐと、同電圧降下時に、コンパレータ５６の比較結果が遷移した時のテスト信号の電圧Ｖｔｍと、の電圧差ΔＶを求め、シュミットトリガバッファのヒステリシス特性を検証する。

しかしながら、従来のシュミットトリガバッファのテスト方法では、各入力バッファについて、テスト信号の電圧を上昇した後、下降させることを行う必要があるため、テスト時間が長くなり、その結果、テストコストが上昇するという問題があった。

ここで、本発明に関連性があると思われる先行技術文献として、例えば、特許文献１，２などがある。

特許文献１は、シュミットトリガバッファのテストに関するものではなく、集積回路のテストに関するものである。同文献には、積分回路とシュミットゲートとを直列に接続して構成されたレート制限回路により、テストクロックの時間レートの上限を制限し、テストモード進入のための処理を高速で行うことができないようにして内部情報の秘匿性を高くした集積回路のデバイステスト回路が開示されている。

特許文献２には、出力バッファの出力を入力するシュミットトリガ回路と、マスタスレーブラッチ回路が複数、直列に接続され、サンプリングクロックによりシュミットトリガ回路の出力をラッチ回路にラッチしていくシフトレジスタとを備え、テスト信号が印加されると、サンプリングクロックをシフトレジスタの各ラッチ回路に入力させ、シフトレジスタからのサンプリング結果を出力する半導体集積回路が開示されている。

特開平３−１８１８７２号公報 特開平３−２５５９６９号公報

本発明の目的は、前記従来技術の問題点を解消し、シュミットトリガバッファのテストを短時間で行うことができ、テストコストを削減することができるテスト回路およびテスト方法を提供することにある。

上記目的を達成するために、本発明は、半導体集積回路の入力バッファとして用いられるシュミットトリガバッファのテスト回路であって、
前記シュミットトリガバッファの入力端子に接続され、前記シュミットトリガバッファの出力信号がハイレベルの場合に、第１の制御信号に応じて、前記シュミットトリガバッファの入力端子をディスチャージする第１の回路と、
前記シュミットトリガバッファの入力端子に接続され、前記シュミットトリガバッファの出力信号がローレベルの場合に、第２の制御信号に応じて、前記シュミットトリガバッファの入力端子をチャージアップする第２の回路と、
テスト時に、前記シュミットトリガバッファの入力端子とグランドとの間に接続される第１のコンデンサと、
テスト時に、前記第１のコンデンサと並列に、一方の端子が前記シュミットトリガバッファの入力端子に接続される第２のコンデンサとを備えていること特徴とするテスト回路を提供するものである。

ここで、前記半導体集積回路が、前記入力バッファとして用いられる複数のシュミットトリガバッファを備えており、
前記複数のシュミットトリガバッファの各々に対して、前記第１および第２の回路と前記第１のコンデンサが各々設けられ、前記複数のシュミットトリガバッファの全てに対して、前記第２のコンデンサが１つ設けられ、
前記第２のコンデンサは、テスト時に、前記複数のシュミットトリガバッファのうちの、テストされるシュミットトリガバッファの入力端子に接続されることが好ましい。

さらに、前記シュミットトリガバッファの入力端子と前記第１および第２の回路との間に接続された抵抗素子を備えていることが好ましい。

また、本発明は、上記に記載のテスト回路を用いて、テスタにより、半導体集積回路の入力バッファとして用いられるシュミットトリガバッファをテストする方法であって、
テスタの第１のドライバにより、前記第２のコンデンサの他方の端子をグランド電位とし、テスタの第２のドライバにより、前記シュミットトリガバッファの上昇時閾値よりも高い電圧まで前記第１および第２のコンデンサを充電し、
前記第１の制御信号をイネーブル状態とし、かつ、前記第２のドライバの出力をハイインピーダンス状態とすることにより、前記第１および第２のコンデンサに充電された電荷を前記ディスチャージ回路により放電し、
前記シュミットトリガバッファの入力端子の電圧が当該シュミットトリガバッファの下降時閾値に達した後、テスタの第１のコンパレータにより、前記下降時閾値が規格値の範囲内にあることを確認し、
前記第１のドライバの出力をハイインピーダンス状態にし、前記第１の制御信号をディスエーブル状態、かつ、前記第２の制御信号をイネーブル状態にすることにより、前記第１のコンデンサを前記チャージアップ回路により充電し、
前記シュミットトリガバッファの入力端子の電圧が当該シュミットトリガバッファの上昇時閾値に達した後、テスタの第２のコンパレータにより、前記上昇時閾値が規格値の範囲内にあることを確認し、テスタの第３のコンパレータにより、前記第２のコンデンサの他方の端子の電圧が前記シュミットトリガバッファのヒステリシス電圧の規格値以上であることを確認することを特徴とするテスト方法を提供するものである。

ここで、上記に記載のテスト回路を用いて、テスタにより、半導体集積回路の入力バッファとして用いられるシュミットトリガバッファをテストする方法であって、
テスト時に、前記複数のシュミットトリガバッファのうちの、テストするシュミットトリガバッファの入力端子に前記第２のコンデンサを接続し、
前記複数のシュミットトリガバッファの各々について１つずつ順番にテストをすることが好ましい。

本発明によれば、測定対象のシュミットトリガバッファの上昇時閾値、下降時閾値およびヒステリシス電圧が半導体テスタで直接比較確認できるため、測定精度が高く、しかもコンデンサの充放電を１回ずつ行うだけでテストできる。そのため、従来のテスト方法よりも短い時間で測定が完了できる。すなわち、従来よりもテストコストを削減することができる。

以下に、添付の図面に示す好適実施形態に基づいて、本発明のシュミットトリガバッファのテスト回路およびテスト方法を詳細に説明する。

図１は、本発明のシュミットトリガバッファのテスト回路の構成を表す一実施形態の回路図である。同図は、半導体集積回路の入力バッファとして用いられるシュミットトリガバッファのテスト回路の一例を表したものである。図１の左側には半導体テスタ１０が示され、同右側には、入力バッファ２０として用いられるシュミットトリガバッファのテストが行われる被試験デバイス（半導体集積回路）１２が示されている。

半導体テスタ１０は、半導体集積回路のテストを行うための公知のテスタである。テスタ１０には、複数のテストピン１８（１８ａ、１８ｂ、１８ｃ、…）が設けられている。各々のテストピン１８には、ドライバ１４（１４ａ、１４ｂ、１４ｃ、…）と、コンパレータ１６（１６ａ、１６ｂ、１６ｃ、…）が設けられている。ドライバ１４の出力端子とコンパレータ１６の入力端子は互いに接続され、さらに、対応するテストピン１８に接続されている。

図示していないが、ドライバ１４は、制御信号により出力のオン（所定の電圧）ないしオフ（ハイインピーダンス）が制御される。各々のテストピン１８において、テスト時には、出力モード（ドライバ１４の出力がオン）の場合、ドライバ１４から所定電圧のテスト信号が出力される。一方、入力モード（ドライバ１４の出力がオフ）の場合、テストピン１８に入力される被試験デバイス１２の出力信号がコンパレータ１６により出力期待値と比較され、その比較結果が出力される。

被試験デバイス１２では、入力バッファ２０としてシュミットトリガバッファが用いられている。図１では、代表的に一番上の入力バッファ２０ａのテスト回路だけを示しているが、他の入力バッファ２０ｂ、２０ｃ、…にも同様のテスト回路が設けられている。

テスト回路は、ＡＮＤ回路２２と、ＮＭＯＳ（Ｎ型ＭＯＳトランジスタ）２４と、ＮＡＮＤ回路２６と、ＰＭＯＳ（Ｐ型ＭＯＳトランジスタ）２８と、抵抗素子３０と、スイッチ３２と、コンデンサ（第１のコンデンサ）３４と、アナログスイッチ３６と、コンデンサ（第２のコンデンサ）３８とによって構成されている。なお、コンデンサ３８は、全ての入力バッファ２０に対して１つだけ設けられている（全ての入力バッファ２０で共用される）。

ＡＮＤ回路２２、ＮＭＯＳ２４、ＮＡＮＤ回路２６、ＰＭＯＳ２８、抵抗素子３０およびアナログスイッチ３２は被試験デバイス１２に内蔵され、スイッチ３２とコンデンサ３４，３８は外付けされている。なお、コンデンサ３４，３８を内蔵するか外付けするかは自由であるが、チップ面積や容量値の精度を考慮すると、コンデンサ３４，３８は外付けの方が望ましい。

入力バッファ２０の入力端子は、被試験デバイス１２の対応する入力ピン４０（４０ａ、４０ｂ、４０ｃ、…）に接続されている。例えば、一番上の入力バッファ２０ａの入力端子は入力ピン４０ａに接続されている。

抵抗素子３０とＮＭＯＳ２４は、入力バッファ２０の入力端子とグランドの間にこの順序で直列に接続されている。ＡＮＤ回路２２の一方の入力端子には入力バッファ２０の出力信号が入力され、他方の入力端子には制御信号Ａが入力され、その出力信号はＮＭＯＳ２４のゲートに入力されている。

ＰＭＯＳ２８のドレイン側端子は電源に、また、ＰＭＯＳ２８のソース側端子は、ＮＭＯＳ２４と抵抗素子３０との間に接続されている。また、ＮＡＮＤ回路２６の一方の反転入力端子には入力バッファ２０の出力信号が入力され、他方の入力端子には制御信号Ｂが入力され、その出力信号はＰＭＯＳ２８のゲートに入力されている。

入力バッファ２０の入力ピン４０は、テスタ１０の対応するテストピン１８に接続されている。スイッチ３２とコンデンサ３４は、入力ピン４０（テストピン１８と対応する入力ピン４０との接続点）とグランドの間にこの順序で直列に接続されている。テスト時に、スイッチ３２がオンとされ、シュミットトリガバッファの入力端子とグランドとの間にコンデンサ３４が接続される。

また、アナログスイッチ３６は、入力バッファ２０の入力端子（すなわち、入力バッファ２０に対応する入力ピン４０）とモニタピン４２との間に接続されている。図示していないが、全ての入力バッファ２０に対応するアナログスイッチ３６が並列に接続され、１本のモニタピン４２に共通に接続されている。アナログスイッチ３６のオンまたはオフは制御信号Ｃにより行われる。テスト時に、テストする入力バッファ２０のアナログスイッチ３６がオンとされ、コンデンサ３４と並列に、コンデンサ３８の一方の端子がテストされるシュミットトリガバッファの入力端子に接続される。

また、被試験デバイス１２のモニタピン４２は、テスタ１０の対応するテストピン１８ｄに接続されている。そのモニタピン４２と、別のテストピン１８ｅと、の間にコンデンサ３８が接続されている。モニタピン４２とコンデンサ３８は、それぞれ１つずつ設けられており全ての入力バッファ２０で共用される。

ＡＮＤ回路２２とＮＭＯＳ２４は、入力バッファ２０の入力端子をディスチャージする回路（第１の回路）の一例であり、ＮＡＮＤ回路２６とＰＭＯＳ２８は、入力バッファ２０の入力端子をチャージアップする回路（第２の回路）の一例である。

ディスチャージ回路は、シュミットトリガバッファの出力信号がハイレベルで、かつ、制御信号Ａがハイレベル（イネーブル状態）の時にＮＭＯＳ２４がオンとなり、シュミットトリガバッファの入力端子をディスチャージする。言い換えると、シュミットトリガバッファの出力信号がローレベルになるか、制御信号Ａがローレベル（ディスエーブル状態）になるとＮＭＯＳ２４はオフとなり、ディスチャージは行われない。

一方、チャージアップ回路は、シュミットトリガバッファの出力信号がローレベルで、かつ、制御信号Ｂがハイレベル（イネーブル状態）の時にＰＭＯＳ２８がオンとなり、シュミットトリガバッファの入力端子をチャージアップする。同様に、シュミットトリガバッファの出力信号がハイレベルになるか、制御信号Ｂがローレベル（ディスエーブル状態）になるとＰＭＯＳ２８はオフとなり、チャージアップは行われない。

入力バッファ２０の入力端子をディスチャージする回路およびチャージアップする回路の具体的な回路構成は何ら限定されず、同様の機能を果たすものであればどのような構成の回路でもよい。

抵抗素子３０とコンデンサ３４は、スイッチ３２がオンの時に積分回路を構成する。従って、ＰＭＯＳ２８がオンの時に、入力バッファ２０の入力端子の電位は、抵抗素子３０の抵抗値とコンデンサ３４の容量値により決定される時定数に応じた速度で上昇する。一方、ＮＭＯＳ２４がオンの時に、入力バッファ２０の入力端子の電位は、前述の時定数に応じた速度で下降する。

時定数は、テスト時間の短縮のためには小さい方が望ましい。しかし、時定数が小さくなると、入力バッファ２０の入力端子のディスチャージおよびチャージアップの速度が速くなり、ディスチャージの場合は、入力バッファ２０の出力信号が下降時閾値Ｖｔｍを大幅に下回る虞がある。チャージアップの場合は、上昇時閾値Ｖｔｐを大幅に上回る虞があり、いずれの場合も測定誤差が増大する。従って、テスト時間と測定精度の両方を考慮して、時定数を適宜設定することが望ましい。

なお、図１では、ディスチャージ回路とチャージアップ回路で抵抗素子３０を共用しているが、別々に設ける構成としてもよい。また、抵抗素子３０は、適切な時定数が得られるのであれば必須ではない。また、配線などの抵抗値で代用することもできる。抵抗素子３０が設けられていない場合、ディスチャージ回路およびチャージアップ回路は、シュミットトリガバッファの入力端子に直接接続される。

次に、図２のタイミングチャートを参照しながら、本発明のテスト方法に従って、図１に示すテスト回路を用いて、入力バッファ２０としてのシュミットトリガバッファのヒステリシス特性のテストを行う場合の動作を説明する。

テスト時には、複数の入力バッファ２０の各々について、シュミットトリガバッファのテストが１つずつ順番に行われる。以下、図１中で一番上の入力バッファ２０ａのテスト時の動作を例に挙げて説明する。

制御信号Ｃにより、一番上の入力バッファ２０ａに対応するアナログスイッチ３６だけがオン（閉状態）とされる。すなわち、テストされる一番上の入力バッファ２０ａの入力端子がモニタピン４２に接続される。また、スイッチ３２がオンとされる。すなわち、入力バッファ２０ａの入力端子とグランドとの間にコンデンサ３４が接続される。

まず、テスタ１０のドライバ１４ｅから０Ｖ（グランド電位）を出力し、かつ、ドライバ１４ａから電源電圧Ｖｃｃ（もしくは、入力バッファ２０ａの上昇時閾値Ｖｔｐよりも十分に高い電圧）を出力する。これにより、コンデンサ３４は、ドライバ１４ａから印加される電圧Ｖｃｃまでスイッチ３２を介して充電されるとともに、コンデンサ３８にも同じ電圧Ｖｃｃがアナログスイッチ３６を介して充電される（コンデンサ３８のドライバ１４ｅ側の端子は０Ｖに保たれている）。

続いて、入力バッファ２０ａとして用いられているシュミットトリガバッファのヒステリシス特性の測定を開始する。測定開始とともに制御信号Ａをハイレベルにし、かつ、ドライバ１４ａの出力をハイインピーダンス状態にする。

この時点で入力バッファ２０ａの出力信号はハイレベルである。制御信号ＡがハイレベルになるとＡＮＤ回路２２の出力信号もハイレベルとなり、ＮＭＯＳ２４はオンとなる。従って、コンデンサ３４は、スイッチ３２、抵抗素子３０およびＮＭＯＳ２４を介してグランドに接続される。そのため、コンデンサ３４に充電された電荷は抵抗素子３０を介して徐々にディスチャージ回路により放電され、入力バッファ２０ａの入力端子の電圧が下降（低下）していく。

この入力バッファ２０ａの入力端子の電圧がシュミットトリガバッファの下降時閾値Ｖｔｍに達した時点で、入力バッファ２０ａの出力信号はローレベルになるため、ＡＮＤ回路２２の出力信号もローレベルとなり、ＮＭＯＳ２４はオフとなる。従って、入力バッファ２０ａの入力端子の電圧の下降は、入力バッファ２０ａの入力端子の電圧がシュミットトリガバッファの下降時閾値Ｖｔｍに達した時点で停止する。

また同時に、コンデンサ３８も、コンデンサ３４と同じ下降時閾値Ｖｔｍまで放電される。この時点で、シュミットトリガバッファの下降時閾値Ｖｔｍが規格値の範囲内にあることをコンパレータ１６ａで比較して確認する（図２中の比較１）。

続いて、ドライバ１４ｅの出力信号をハイインピーダンス状態にし、制御信号Ａをローレベル、かつ、制御信号Ｂをハイレベルにする。

この時点で入力バッファの出力信号は‘０’である。制御信号ＢがハイレベルになるとＮＡＮＤ回路２６の出力信号はローレベルとなり、ＰＭＯＳ２８はオンとなる。従って、コンデンサ３４は、ＰＭＯＳ２８、抵抗素子３０およびスイッチ３２を介して電源に接続される。そのため、コンデンサ３４は、抵抗素子３０を介して徐々にチャージアップ回路により充電され、入力バッファ２０ａの入力端子の電圧が上昇していく。

この時、コンデンサ３８のドライバ１４ｅ側の端子はハイインピーダンス状態である。そのため、コンデンサ３８は充電されず、その両端の電圧は下降時閾値Ｖｔｍに保たれる。従って、入力バッファ２０ａの入力端子の電圧が上昇時閾値Ｖｔｐに達した時にコンパレータ１６ｅに入力される電圧（コンデンサ３８のコンパレータ１６ｅ側の端子の電圧）は、シュミットトリガバッファの上昇時閾値Ｖｔｐと下降時閾値Ｖｔｍとの差電圧ΔＶ＝Ｖｔｐ−Ｖｔｍであるヒステリシス電圧と等しくなる。

この時点で、コンパレータ１６ｄには上昇時閾値Ｖｔｐが印加されているので、この値がシュミットトリガバッファの上昇時閾値Ｖｔｐの規格値の範囲内にあることをコンパレータ１６ｄで比較して確認する（図２中の比較２）。また、コンデンサ３８のコンパレータ１６ｅ側の端子の電圧がヒステリシス電圧の規格値以上であることをコンパレータ１６ｅによって比較して確認する（図２中の比較３）。

上記のテスト方法では、測定対象のシュミットトリガバッファの上昇時閾値Ｖｔｐ、下降時閾値Ｖｔｍおよびヒステリシス電圧ΔＶ＝Ｖｔｐ−Ｖｔｍが半導体テスタ１０で直接比較確認できるため、測定精度が高く、しかもコンデンサ３４，３８の充放電を１回ずつ行うだけでテストできる。そのため、従来のテスト方法よりも短い時間で測定が完了できる。すなわち、従来よりもテストコストを削減することができる。

なお、コンパレータ１６ａ、１６ｄには常に同じ電圧が印加されているので、ＶｔｐとＶｔｍの規格値の判定は、どちらのコンパレータでどちらの閾値の判定を行ってもよいが、上記例では、コンパレータ１６ａで下降時閾値Ｖｔｍを、コンパレータ１６ｄで上昇時閾値Ｖｔｐの判定を行っている。一般に、テスタ１０のコンパレータ１６は１回の判定で測定電圧が上下限の２値の間にあることを判定できるため、上昇時閾値Ｖｔｐと下降時閾値Ｖｔｍの判定のために２つのコンパレータを使用している。

本発明は、基本的に以上のようなものである。
以上、本発明のシュミットトリガバッファのテスト回路およびテスト方法について詳細に説明したが、本発明は上記実施形態に限定されず、本発明の主旨を逸脱しない範囲において、種々の改良や変更をしてもよいのはもちろんである。

本発明のシュミットトリガバッファのテスト回路の構成を表す一実施形態の回路図である。 図１に示すシュミットトリガバッファのテスト回路のテスト時の動作を表すタイミングチャートである。 従来のシュミットトリガバッファのテスト回路の構成を表す一例の回路図である。

符号の説明

１０、５０ 半導体テスタ
１２、５２ 被試験デバイス
１４、５４ ドライバ
１６、５６ コンパレータ
１８ テストピン
２０、６０ 入力バッファ
２２ ＡＮＤ回路
２４ ＮＭＯＳ（Ｎ型ＭＯＳトランジスタ）
２６ ＮＡＮＤ回路
２８ ＰＭＯＳ（Ｐ型ＭＯＳトランジスタ）
３０ 抵抗素子
３２ スイッチ
３４、３８ コンデンサ
３６ アナログスイッチ
４０ 入力ピン
４２ モニタピン
６２ マルチプレクサ
６４ 出力バッファ

Claims (5)

1. 半導体集積回路の入力バッファとして用いられるシュミットトリガバッファのテスト回路であって、
   前記シュミットトリガバッファの入力端子に接続され、前記シュミットトリガバッファの出力信号がハイレベルの場合に、第１の制御信号に応じて、前記シュミットトリガバッファの入力端子をディスチャージする第１の回路と、
   前記シュミットトリガバッファの入力端子に接続され、前記シュミットトリガバッファの出力信号がローレベルの場合に、第２の制御信号に応じて、前記シュミットトリガバッファの入力端子をチャージアップする第２の回路と、
   テスト時に、前記シュミットトリガバッファの入力端子とグランドとの間に接続される第１のコンデンサと、
   テスト時に、前記第１のコンデンサと並列に、一方の端子が前記シュミットトリガバッファの入力端子に接続される第２のコンデンサとを備えていること特徴とするテスト回路。
2. 前記半導体集積回路が、前記入力バッファとして用いられる複数のシュミットトリガバッファを備えており、
   前記複数のシュミットトリガバッファの各々に対して、前記第１および第２の回路と前記第１のコンデンサが各々設けられ、前記複数のシュミットトリガバッファの全てに対して、前記第２のコンデンサが１つ設けられ、
   前記第２のコンデンサは、テスト時に、前記複数のシュミットトリガバッファのうちの、テストされるシュミットトリガバッファの入力端子に接続されることを特徴とする請求項１に記載のテスト回路。
3. さらに、前記シュミットトリガバッファの入力端子と前記第１および第２の回路との間に接続された抵抗素子を備えていることを特徴とする請求項１または２に記載のテスト回路。
4. 請求項１に記載のテスト回路を用いて、テスタにより、半導体集積回路の入力バッファとして用いられるシュミットトリガバッファをテストする方法であって、
   テスタの第１のドライバにより、前記第２のコンデンサの他方の端子をグランド電位とし、テスタの第２のドライバにより、前記シュミットトリガバッファの上昇時閾値よりも高い電圧まで前記第１および第２のコンデンサを充電し、
   前記第１の制御信号をイネーブル状態とし、かつ、前記第２のドライバの出力をハイインピーダンス状態とすることにより、前記第１および第２のコンデンサに充電された電荷を前記ディスチャージ回路により放電し、
   前記シュミットトリガバッファの入力端子の電圧が当該シュミットトリガバッファの下降時閾値に達した後、テスタの第１のコンパレータにより、前記下降時閾値が規格値の範囲内にあることを確認し、
   前記第１のドライバの出力をハイインピーダンス状態にし、前記第１の制御信号をディスエーブル状態、かつ、前記第２の制御信号をイネーブル状態にすることにより、前記第１のコンデンサを前記チャージアップ回路により充電し、
   前記シュミットトリガバッファの入力端子の電圧が当該シュミットトリガバッファの上昇時閾値に達した後、テスタの第２のコンパレータにより、前記上昇時閾値が規格値の範囲内にあることを確認し、テスタの第３のコンパレータにより、前記第２のコンデンサの他方の端子の電圧が前記シュミットトリガバッファのヒステリシス電圧の規格値以上であることを確認することを特徴とするテスト方法。
5. 請求項２に記載のテスト回路を用いて、テスタにより、半導体集積回路の入力バッファとして用いられるシュミットトリガバッファをテストする方法であって、
   テスト時に、前記複数のシュミットトリガバッファのうちの、テストするシュミットトリガバッファの入力端子に前記第２のコンデンサを接続し、
   前記複数のシュミットトリガバッファの各々について１つずつ順番にテストをすることを特徴とする請求項４に記載のテスト方法。

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