DE102011083403B4

DE102011083403B4 - A/D-Wandlerschaltung mit Pulszirkulationsschaltung, die in Ringgestalt gekoppelte Verzögerungseinheiten verwendet

Info

Publication number: DE102011083403B4
Application number: DE102011083403.6A
Authority: DE
Inventors: Yukihiko Tanizawa
Original assignee: Denso Corp
Current assignee: Denso Corp
Priority date: 2010-09-28
Filing date: 2011-09-26
Publication date: 2019-08-29
Anticipated expiration: 2031-09-27
Also published as: US8427352B2; JP2012095264A; DE102011083403A1; JP5206833B2; US20120075137A1

Abstract

A/D-Wandlerschaltung (1, 41, 51, 61, 62, 63, 81, 93, 135, 141, 142, 161, 162, 181, 193), die aufweist:
eine erste Pulszirkulationsschaltung (2), die mit mehreren Verzögerungseinheiten (Na - Nx), die in einer Ringgestalt miteinander gekoppelt sind und zum Zirkulieren eines Pulssignals um die Verzögerungseinheiten (Na - Nx) betreibbar sind, aufgebaut ist, wobei die Verzögerungseinheiten (Na - Nx) eine Differenzspannung zwischen einer speziellen Spannung (Vcc) und einer analogen Eingangsspannung (Vin) als einer ersten Energieversorgungsspannung verwenden und ein Eingangssignal nach einer Verzögerung mit einer Verzögerungszeit, die entsprechend der ersten Energieversorgungsspannung definiert wird, ausgeben;
eine zweite Pulszirkulationsschaltung (3), die mit mehreren Verzögerungseinheiten (Na - Nx), die in einer Ringgestalt miteinander gekoppelt sind und zum Zirkulieren eines Pulssignals um die Verzögerungseinheiten (Na - Nx) betreibbar sind, aufgebaut ist, wobei die Verzögerungseinheiten (Na - Nx) die analoge Eingangsspannung (Vin) als eine zweite Energieversorgungsspannung verwenden und ein Eingangssignal nach einer Verzögerung mit einer Verzögerungszeit, die entsprechend der zweiten Energieversorgungsspannung definiert wird, ausgeben;
einen ersten Zähler (20, 20a, 20b, 163), der zum Zählen einer Zirkulationsanzahl des Pulssignals in der ersten Pulszirkulationsschaltung (2) und einer Zirkulationsanzahl des Pulssignals in der zweiten Pulszirkulationsschaltung (3) und zum Ausgeben einer Differenz zwischen den Zirkulationsanzahlen betreibbar ist;
eine dritte Pulszirkulationsschaltung (4), die mit mehreren Verzögerungseinheiten (Na - Nx), die in einer Ringgestalt miteinander gekoppelt sind und zum Zirkulieren eines Pulssignals um die Verzögerungseinheiten (Na - Nx) betreibbar sind, aufgebaut ist, wobei den Verzögerungseinheiten (Na - Nx) eine Einstellspannung (Vset), die sich von einer Bezugsspannung (Vref) unterscheidet, zugeführt wird, und die Verzögerungseinheiten (Na - Nx) eine Differenzspannung zwischen der speziellen Spannung (Vcc) und der Einstellspannung (Vset) als eine dritte Energieversorgungsspannung verwenden und ein Eingangssignal nach einer Verzögerung mit einer Verzögerungszeit, die entsprechend der dritten Energieversorgungsspannung definiert wird, ausgeben;
eine vierte Pulszirkulationsschaltung (5), die mit mehreren Verzögerungseinheiten (Na - Nx), die in einer Ringgestalt miteinander gekoppelt sind und zum Zirkulieren eines Pulssignals um die Verzögerungseinheiten (Na - Nx) betreibbar sind, aufgebaut ist, wobei die Verzögerungseinheiten (Na - Nx) unter Verwendung der Einstellspannung (Vset) als einer vierten Energieversorgungsspannung betrieben werden und ein Eingangssignal nach einer Verzögerung mit einer Verzögerungszeit, die entsprechend der vierten Energieversorgungsspannung definiert wird, ausgeben;
einen zweiten Zähler (21, 21a, 21b), der zum Zählen der Zirkulationsanzahl des Pulssignals in der dritten Pulszirkulationsschaltung (4) und der Zirkulationsanzahl des Pulssignals in der vierten Pulszirkulationsschaltung (5) und zum Ausgeben einer Differenz zwischen den Zirkulationsanzahlen betreibbar ist; und
eine Wandlungssteuerschaltung (37, 136), die zum Bewirken, dass die erste bis vierte Pulszirkulationsschaltung (2, 3, 4, 5) einen jeweiligen Zirkulationsbetrieb der Pulssignale gleichzeitig starten, zum Ausgeben eines Wandlungsdatenausgabeprozesssignals, wenn die Differenz, die von dem zweiten Zähler (21, 21a, 21b) ausgegeben wird, einen vorbestimmten speziellen Wert erreicht, und zum Ausgeben der Differenz, die von dem ersten Zähler (20, 20a, 20b,163) zu einem Zeitpunkt ausgegeben wird, als A/D-Wandlungsdaten, die der analogen Eingangsspannung (Vin) entsprechen, betreibbar ist,
wobei die Verzögerungseinheiten (Na - Nx), die in jeder der ersten bis vierten Pulszirkulationsschaltung (2, 3, 4, 5) vorgesehen sind, dieselbe Anzahl aufweisen und in einem thermisch miteinander gekoppelten Zustand ausgebildet sind.

Description

BEREICH DER ERFINDUNG
Die vorliegende Erfindung betrifft eine A/D-Wandlerschaltung, die eine Pulszirkulationsschaltung verwendet, in der Verzögerungseinheiten in einer Ringgestalt (beispielsweise Ringoszillator) miteinander gekoppelt sind.
STAND DER TECHNIK
Eine A/D-Wandlerschaltung eines Zeit-A/D-Systems (TAD), das mit einer Pulszirkulationsschaltung versehen ist, ist bekannt. Die Pulszirkulationsschaltung ist mit Verzögerungseinheiten ausgelegt, die in einer Ringgestalt miteinander gekoppelt sind und ein Eingangspulssignal ausgeben, nachdem dieses um eine Verzögerungszeit, die einer Energieversorgungsspannung entspricht, verzögert wurde. Dieser A/D-Wandler-schaltung wird eine analoge Eingangsspannung, die einer A/D-Wandlung zu unterziehen ist, als eine Energieversorgungsspannung der Verzögerungseinheiten zugeführt, die A/D-Wandlerschaltung zählt die Zirkulationsanzahl (Anzahl von Zirkulationen) eines Pulssignals in der Pulszirkulationsschaltung und erzeugt A/D-Wandlungsdaten auf der Grundlage des Zählwerts. Die A/D-Wandlerschaltung eines TAD-Systems kann mit digitalen Schaltungselementen wie beispielsweise Gattern aufgebaut sein und besitzt viele Vorteile dahingehend, dass die Schaltungskonfiguration vergleichsweise einfach ist und mit niedrigen Kosten realisiert werden kann.
Da jedoch die Verzögerungseinheit (beispielsweise ein Inverter), die eine Verzögerungszeit aufweist, die von der Energieversorgungsspannung abhängt, aus Halbleitern wie beispielsweise einem MOS-Transistor ausgebildet wird, weist die A/D-Wandlerschaltung eines TAD-Systems die Eigenschaft auf, dass sich ihre Verzögerungszeit in Abhängigkeit von der Temperatur ändert. Das heißt, auch wenn die Energieversorgungsspannung (analoge Eingangsspannung) konstant ist, wird die Verzögerungszeit der Verzögerungseinheit bei niedriger Temperatur kürzer, und die Zirkulationsanzahl, die zu zählen ist, erhöht sich. Im Gegensatz dazu wird die Verzögerungszeit der Verzögerungseinheit bei einer hohen Temperatur lang, und die zu zählende Zirkulationsanzahl verringert sich. Dementsprechend ändern sich die A/D-Wandlungsdaten in Abhängigkeit von einer Umgebungstemperatur der A/D-Wandlerschaltung.
Eine Technologie zur Kompensation der Temperaturänderung ist beispielsweise in der JP 4396063 A (5; US 2003/0011502 A1 ), der JP 2008 - 312 185 A (12 bis 16; US 2008/0309542 A1 ) und der JP 2007 - 104 475 A (13; US 2007/0080844 A1 ) beschrieben.
In einer A/D-Wandlerschaltung, die in der JP 4396063 A beschrieben ist, wird eine analoge Eingangsspannung in eine erste Pulszirkulationsschaltung eingegeben, und eine feste Bezugsspannung wird in eine zweite Pulszirkulationsschaltung eingegeben, und dann werden A/D-Wandlungsdaten durch eine numerische Umwandlung eines Verhältnisses einer Übertragungsgeschwindigkeit eines Pulssignals, das in jeder Pulszirkulationsschaltung erzeugt wird, erzeugt. Eine genaue Kompensation kann jedoch nur in dem Fall erzielt werden, in dem die analoge Eingangsspannung vergleichsweise hoch, d. h. beispielsweise höher als 5 V, ist. Daher ist es aufgrund der Umstände schwierig, die A/D-Wandlerschaltung für eine Ausrüstung wie beispielsweise einen Fahrzeugsensor zu verwenden, der mit einer Energieversorgungsspannung von 5 V betrieben wird.
Andererseits ermöglicht eine A/D-Wandlerschaltung, die in der JP 2008 - 312 185 A beschrieben ist, eine genaue Kompensation in dem Fall, in dem die analoge Eingangsspannung vergleichsweise niedrig, beispielsweise etwa 2 V ist. Diese A/D-Wandler-schaltung verwendet einen Punkt γ (Gamma), bei dem die Differenz der Temperatureigenschaften einer Verzögerungseinheit gleich 0 ist. Das heißt, wenn in einem Speicher im Voraus Daten Y0 gespeichert werden, die erzeugt werden, wenn eine Spannung, die dem Punkt γ entspricht, in eine erste Pulszirkulationsschaltung eingegeben wird, und wenn angenommen wird, dass Daten, die erzeugt werden, wenn die analoge Eingangsspannung in die erste Pulszirkulationsschaltung eingegeben wird, gleich Y sind, und dass Daten, die erzeugt werden, wenn eine Bezugsspannung Vref in die zweite Pulszirkulationsschaltung eingegeben wird, gleich Yref sind, wird das Ergebnis des Kompensationsbetriebs (Y - Y0)/(Yref - Y0) als die A/D-Wandlungsdaten definiert.
In einer A/D-Wandlerschaltung, die in der JP 2007 - 104 475 A beschrieben ist, werden eine Spannung, bei der eine analoge Eingangsspannung zu einer Versatz- bzw. Offset-Spannung addiert wird, und eine Spannung, bei der die analoge Eingangsspannung von der Offset-Spannung subtrahiert wird, jeweils in eine Pulsverzögerungsschaltung eingegeben, und eine Differenz der Zirkulationsanzahlen für diese Spannungen wird als A/D-Wandlungsdaten definiert. Dementsprechend wird eine Beziehung zwischen der analogen Eingangsspannung und den A/D-Wandlungsdaten linearisiert. In diesem Fall wird durch Vorbereiten von A/D-Wandlungsdaten einer Bezugsspannung als Bezugsdaten die Temperaturkompensation durch Teilen der erzeugten A/D-Wandlungsdaten durch die Bezugsdaten durchgeführt.
Wie es oben beschrieben ist, wird in der bekannten Temperaturkompensationstechnologie für ein TAD-System der Bereich der analogen Eingangsspannung, die in Bezug auf eine Temperaturänderung kompensiert werden kann, von der Seite hoher Spannung oder der Seite niedriger Spannung eines Spannungsbereichs (beispielsweise 0 bis 5 V) der Energieversorgungsspannung für den Betrieb, die gewöhnlich in einer Sensorvorrichtung etc. verwendet wird, dominiert. Daher wird gemäß dem Stand der Technik eine ausreichende Temperaturkompensation für die mittlere Spannung (beispielsweise ein Spannungsbereich mit der Mitte bei 2,5 V), die am häufigsten als eine Ausgangsspannung eines Sensors etc. verwendet wird, nicht erzielt. Der Bereich der analogen Eingangsspannung, für die die bekannte Temperaturkompensation erfolgreich durchgeführt werden kann, ist schmal.
Da ein digitaler Betrieb, der ein Teilen enthält, gemäß dem Stand der Technik notwendig ist, benötigt der Betrieb Zeit, und eine Verkürzung der Wandlungszeit gestaltet sich schwierig. Gemäß einem Verfahren, das den Punkt γ verwendet, bei dem die Differenz der Temperatureigenschaften gleich null ist, ist es notwendig, eine tatsächliche Messung der Temperatureigenschaft für jedes Produkt bei einer Inspektion nach der Herstellung durchzuführen. Dementsprechend werden die Herstellungskosten hoch.
Die US 7 612 699 B2 beschreibt eine A/D-Wandlerschaltung mit drei Pulszirkulationsschaltungen in Form von ringförmig gekoppelten Verzögerungselementen. Die Pulszirkulationsschaltungen geben nach Durchlauf der Kette von Verzögerungselementen ein Ausgangssignal an Pegel-Wandler bzw. einen Zähler aus. Eine erste Pulszirkulationsschaltung wird über die Differenz zwischen einer Spannung von einer konstanten Spannungsquelle und einer analogen Eingangsspannung versorgt. Eine zweite Pulszirkulationsschaltung wird über die Differenz zwischen der analogen Eingangsspannung und der Spannung an dem Masseanschluss versorgt. Eine dritte Pulszirkulationsschaltung wird über die Differenz zwischen einer weiteren konstanten Spannung und der Spannung an dem Masseanschluss versorgt. Es werden zwei separate Zähler verwendet, um die Zirkulationsanzahlen der jeweiligen Pulssignale in den ersten beiden Pulszirkulationsschaltungen zu bestimmen. Anschließend wird die Differenz der Zirkulationsanzahlen in einer arithmetischen Digitalschaltung gebildet.
Die US 2006 / 0232 456 A1 beschreibt eine Erfassungsvorrichtung, die enthält: eine Bezugsspannungserzeugungsschaltung zum Erzeugen eines ersten und eines zweiten Bezugssignals mit unterschiedlichen konstanten Spannungspegeln, eine A/D-Wandlerschaltung mit einer Ring-Verzögerungsschaltung und eine Korrekturschaltung zum Korrigieren eines Ausgangswerts der A/D-Wandlerschaltung. Die A/D-Wandlerschaltung wandelt ein Lastsignal und das erste und das zweite Bezugssignal basierend auf der Anzahl, wie oft ein Impulssignal, das in die Ring-Verzögerungsschaltung eingegeben wird, durch die Ring-Verzögerungsschaltung zirkuliert, in digitale Daten um. Die Korrekturschaltung korrigiert den Ausgangswert basierend auf einem Verhältnis einer ersten Differenz zwischen den digitalen Daten zu einer zweiten Differenz zwischen den digitalen Daten.
Die nachveröffentlichte WO 2010 / 116 593 A1 beschreibt eine Schaltung zur A/D-Wandlung basierend auf vier Pulszirkulationsschaltungen.
ZUSAMMENFASSUNG DER ERFINDUNG
Es ist eine Aufgabe der vorliegenden Erfindung, eine A/D-Wandlerschaltung zu schaffen, bei der eine hohe Wandlungsgenauigkeit in einem breiten Bereich der analogen Eingangsspannung, die eine Spannung in der Nähe der Mitte der Energieversorgungsspannung für den Betrieb enthält, unabhängig von einer Temperaturänderung erzielt wird, und bei der ein Kompensationsbetrieb und eine Messung der Eigenschaften im Voraus nicht notwendig sind. Die Aufgabe wird gemäß einer A/D-Wandlerschaltung mit den Merkmalen des Anspruchs 1 gelöst. Die abhängigen Ansprüche sind auf bevorzugte Ausführungsformen der Erfindung gerichtet.
Gemäß der vorliegenden Erfindung ist eine A/D-Wandlerschaltung mit einer ersten Pulszirkulationsschaltung, einer zweiten Pulszirkulationsschaltung, einem ersten Zähler, einer dritten Pulszirkulationsschaltung, einer vierten Pulszirkulationsschaltung, einem zweiten Zähler und einer Wandlungssteuerschaltung versehen.
Die erste Pulszirkulationsschaltung ist mit mehreren Verzögerungseinheiten aufgebaut, die in einer Ringgestalt miteinander gekoppelt sind, und ist betreibbar, um ein Pulssignal um (durch) die Verzögerungseinheiten zirkulieren zu lassen. Die Verzögerungseinheiten verwenden eine Differenzspannung einer speziellen Spannung und eine analoge Eingangsspannung als eine erste Energieversorgungsspannung und geben ein Eingangssignal nach einer Verzögerung mit einer Verzögerungszeit, die entsprechend der ersten Energieversorgungsspannung definiert wird, aus.
Die zweite Pulszirkulationsschaltung ist mit mehreren Verzögerungseinheiten aufgebaut, die in einer Ringgestalt miteinander gekoppelt sind, und ist betreibbar, um ein Pulssignal um (durch) die Verzögerungseinheiten zirkulieren zu lassen. Die Verzögerungseinheiten verwenden die analoge Eingangsspannung als eine zweite Energieversorgungsspannung und geben ein Eingangssignal nach einer Verzögerung mit einer Verzögerungszeit, die entsprechend der zweiten Energieversorgungsspannung definiert wird, aus.
Der erste Zähler ist betreibbar, um eine Zirkulationsanzahl des Pulssignals in der ersten Pulszirkulationsschaltung und eine Zirkulationsanzahl des Pulssignals in der zweiten Pulszirkulationsschaltung zu zählen und eine Differenz zwischen den Zirkulationsanzahlen auszugeben.
Die Verzögerungseinheiten, die in den jeweiligen ersten bis vierten Pulszirkulationsschaltungen vorgesehen sind, sind in derselben Anzahl vorgesehen und in einem thermisch miteinander gekoppelten Zustand ausgebildet.
Figurenliste
Die obigen und weitere Aufgaben, Merkmale und Vorteile der vorliegenden Erfindung werden anhand der folgenden detaillierten Beschreibung mit Bezug auf die zugehörigen Zeichnungen deutlich. Es zeigen:

1 ein Schaltungsdiagramm einer A/D-Wandlerschaltung gemäß einer Ausführungsform 1;
2 ein Schaltungsdiagramm einer Pulszirkulationsschaltung und einer Pegelverschiebungsschaltung;
3 ein Schaltungsdiagramm eines Komparators bzw. Vergleichers;
4 ein Schaltungsdiagramm eines Aufwärts/Abwärts-Wandlers;
5 ein Zeitdiagramm eines Aufwärts/Abwärts-Wandlers;
6 eine Grafik, die tatsächliche Übertragungskennlinien einer Pulszirkulationsschaltung alleine zeigt;
7 eine Grafik, die Übertragungskennlinien einer Pulszirkulationsschaltung alleine zeigt;
8 eine Grafik, die einen Gesamtfehler einer A/D-Wandlerschaltung zeigt;
9 ein Schaltungsdiagramm, das eine Ausführungsform 2 auf ähnliche Weise wie 1 zeigt;
10 ein Schaltungsdiagramm, das eine Ausführungsform 3 auf ähnliche Weise wie 1 zeigt;
11 ein Schaltungsdiagramm eines Komparators;
12 ein Schaltungsdiagramm, das eine Ausführungsform 4 auf ähnliche Weise wie 1 zeigt;
13 ein Schaltungsdiagramm, das eine Ausführungsform 5 auf ähnliche Weise wie 1 zeigt;
14 ein Schaltungsdiagramm, das eine Ausführungsform 6 auf ähnliche Weise wie 1 zeigt;
15 ein Schaltungsdiagramm, das eine Ausführungsform 7 auf ähnliche Weise wie 1 zeigt;
16 ein Schaltungsdiagramm, das dritte und vierte Pulszirkulationsschaltungen, denen ein unterer Voreinstellwert zugeordnet ist, zeigt;
17 ein Schaltungsdiagramm (Nr. 1) einer Eingangsschnittstelle gemäß einer Ausführungsform 8;
18 ein Schaltungsdiagramm (Nr. 2) der Eingangsschnittstelle;
19 ein Schaltungsdiagramm eines Operationsverstärkers;
20 ein Schaltungsdiagramm, das einen Umriss einer Konfiguration einer beispielhaften Anwendung einer A/D-Wandlerschaltung für einen Hall-Sensor gemäß einer Ausführungsform 9 zeigt;
21 ein Schaltungsdiagramm eines ratiometrischen A/D-Wandlungssystems gemäß einer Ausführungsform 10;
22 einen Umriss einer Konfiguration einer A/D-Wandlerschaltung gemäß einer Ausführungsform 11;
23 ein Schaltungsdiagramm einer Ringverzögerungsleitung unter Hinzufügung einer Schaltschaltung;
24 ein Schaltungsdiagramm, das ein Anordnungsänderungsverfahren einer Ringverzögerungsleitung darstellt;
25(a) und 25(b) jeweils Offset-Temperaturkennlinien und Empfindlichkeitstemperaturkennlinien;
26 ein Schaltungsdiagramm, das eine Ausführungsform 12 auf ähnliche Weise wie 1 zeigt;
27 eine Gesamtkonfiguration einer A/D-Wandlerschaltung ohne einen Latch (Auffangregister) und Codierer;
28 ein schematisches Zeitdiagramm einer A/D-Wandlung in dem Fall eines Teilens eines Zyklus in vier Intervalle;
29 ein detailliertes Zeitdiagramm einer A/D-Wandlung in dem Fall eines Teilens eines Zyklus in vier Intervalle;
30 ein schematisches Zeitdiagramm einer A/D-Wandlung in dem Fall eines Teilens eines Zyklus in acht Intervalle;
31(a), 31(b) und 31(c) Filterkennlinien einer A/D-Wandlerschaltung;
32 ein Schaltungsdiagramm, das eine Ausführungsform 13 auf ähnliche Weise wie 1 zeigt;
33 ein Schaltungsdiagramm auf ähnliche Weise wie 27;
34 einen sich hinsichtlich der Konfiguration des ersten Zählers der 4 unterscheidenden Teils;
35 ein schematisches Zeitdiagramm auf ähnliche Weise wie 28;
36 ein detailliertes Zeitdiagramm auf ähnliche Weise wie 29;
37 eine schematisches Zeitdiagramm auf ähnliche Weise wie 30;
38 ein Blockdiagramm einer zweikanaligen A/D-Wandlerschaltung gemäß einer Ausführungsform 14;
39 ein schematisches Diagramm auf ähnliche Weise wie 24;
40(a) und 40(b) schematische Schnittansichten eines MOS-Transistors gemäß einer Ausführungsform 15;
41 ein Schaltungsdiagramm, das eine Ausführungsform 16 auf ähnliche Weise wie 1 zeigt;
42 ein Schaltungsdiagramm, das eine Ausführungsform 17 auf ähnliche Weise wie 17 zeigt;
43 ein Schaltungsdiagramm auf ähnliche Weise wie 18;
44 ein Schaltungsdiagramm eines Voll-Differenz-Operationsverstärkers;
45 ein Schaltungsdiagramm einer ersten Differenz-Paar-Unterschaltung;
46 ein Schaltungsdiagramm eines Wechselschalters;
47 ein Schaltungsdiagramm einer Vorspannungserzeugungsschaltung;
48 ein Schaltungsdiagramm, das eine Ausführungsform 18 auf ähnliche Weise wie 21 zeigt; und
49 ein Schaltungsdiagramm einer beispielhaften Anwendung einer Ausführungsform 19 für einen Drucksensor.

BESCHREIBUNG DER BEVORZUGTEN AUSFÜHRUNGSFORMEN
Im Folgenden wird die vorliegende Erfindung genauer mit Bezug auf mehrere Ausführungsformen beschrieben, wobei dieselben Bezugszeichen für dieselben oder im Wesentlichen gleichen Komponenten verwendet werden.
(Ausführungsform 1)
Gemäß 1 wird eine A/D-Wandlerschaltung 1 eines Zeit-A/D-Systems (TAD-Systems) durch die Verwendung eines MOS-Herstellungsprozesses in integrierten Halbleiterschaltvorrichtungen, beispielsweise eines Mikrocomputers, der beispielsweise in einer elektronischen Steuereinheit (ECU) eines Fahrzeugs montiert ist, und von Sensorprodukten, die eine digitale Kommunikationsfunktion mit der ECU aufweisen, ausgebildet. Die A/D-Wandlerschaltung 1 nimmt ein analoges Signal Vin, das von einem Sensor etc. ausgegeben wird, auf, wandelt die analoge Eingangsspannung Vin (zu wandelnde Spannung) in einen digitalen Wert entsprechend einer Differenz zu einer Bezugsspannung Vref um und gibt den digitalen Wert als A/D-Wandlungsdaten DT aus.
Die A/D-Wandlerschaltung enthält vier Pulszirkulationsschaltungen, das heißt, eine erste Pulszirkulationsschaltung 2, eine zweite Pulszirkulationsschaltung 3, eine dritte Pulszirkulationsschaltung 4 und eine vierte Pulszirkulationsschaltung 5. Diese Pulszirkulationsschaltungen 2 bis 5 sind mit mehreren und der gleichen Anzahl von Inverterschaltungen (Verzögerungseinheiten) Na, Nb, ---, Nx ausgebildet bzw. aufgebaut, die in einer Ringgestalt miteinander gekoppelt sind und ein Eingangssignal nach einer Verzögerung mit einer Verzögerungszeit, die entsprechend einer Energieversorgungsspannung definiert wird, ausgeben.
Unter den Inverterschaltungen Na bis Nx ist die Inverterschaltung Na mit einem NAND-Gatter (NICHT-UND-Gatter) ausgebildet, und die Inverterschaltungen Nb bis Nx sind mit Invertern ausgebildet. Die Inverterschaltungen Nb bis Nx, die in den Pulszirkulationsschaltungen 2 bis 5 enthalten sind, sind auf eine thermisch miteinander gekoppelte Weise ausgebildet. Während einer Periode bzw. Zeitdauer, während der ein Startpuls SP eines hohen Pegels (H-Pegel) in einen nicht ringseitigen Eingangsanschluss des NAND-Gatters eingegeben wird, zirkuliert ein Pulssignal um (durch) die Inverterschaltungen Na bis Nx mit einer Geschwindigkeit, die durch eine Energieversorgungsspannung bestimmt wird.
In den vier Pulszirkulationsschaltungen 2 bis 5 werden die erste Pulszirkulationsschaltung 2 und die zweite Pulszirkulationsschaltung 3 als ein Paar betrieben, und die dritte Pulszirkulationsschaltung 4 und die vierte Pulszirkulationsschaltung 5 werden als ein Paar betrieben. Den Inverterschaltungen Na bis Nx der ersten Pulszirkulationsschaltung 2 wird eine erste Energieversorgungsspannung (Vcc - Vin) von einer speziellen Spannungsleitung 6 mit einer speziellen Spannung Vcc (beispielsweise 5 V) und einer Signaleingangsleitung 7, in die eine analoge Eingangsspannung Vin eingegeben wird, zugeführt. Den Inverterschaltungen Na bis Nx der zweiten Pulszirkulationsschaltung 3 wird eine Energieversorgungsspannung (Vin) von der Signaleingangsleitung 7 und einer Masseleitung 8 zugeführt. Daher sind die Inverterschaltungen Na bis Nx der ersten Pulszirkulationsschaltung 2 und die Inverterschaltungen Na bis Nx der zweiten Pulszirkulationsschaltung 3 auf vertikal gestapelte Weise aufgebaut, wobei die Signaleingangsleitung 7 zwischen der speziellen Spannungsleitung 6 und der Masseleitung 8 angeordnet ist.
Auf ähnliche Weise wird den Inverterschaltungen Na bis Nx der dritten Pulszirkulationsschaltung 4 eine Energieversorgungsspannung (Vcc - Vset) von der speziellen Spannungsleitung 6 mit der speziellen Spannung Vcc (beispielsweise 5 V) und einer Einstellspannungsleitung 9, in die eine Einstellspannung (Setzspannung) Vset eingegeben wird, zugeführt. Den Inverterschaltungen Na bis Nx der vierten Pulszirkulationsschaltung 5 wird die Energieversorgungsspannung (Vset) von der Einstellspannungsleitung 9 und der Masseleitung 8 zugeführt. Daher sind die Inverterschaltungen Na bis Nx der dritten Pulszirkulationsschaltung 4 und die Inverterschaltungen Na bis Nx der vierten Pulszirkulationsschaltung 5 auf eine vertikal gestapelte Weise ausgebildet, wobei die Einstellspannungsleitung 9 zwischen der speziellen Spannungsleitung 6 und der Masseleitung 8 angeordnet ist.
In der A/D-Wandlerschaltung 1 werden die anderen Teile der Schaltungen mit Ausnahme der Pulszirkulationsschaltungen 2 bis 5 durch die Zufuhr der speziellen Spannung Vcc von der speziellen Spannungsleitung 6 und der Masseleitung 8 betrieben. Da sich die spezielle Spannung Vcc und die jeweiligen Energieversorgungsspannungen der Pulszirkulationsschaltungen 2 bis 5 voneinander unterscheiden, wird eine Pegelverschiebungsschaltung zur Eingabe und Ausgabe eines Signals in die und von den Pulszirkulationsschaltungen 2 bis 5 benötigt. Eine Eingangspegelverschiebungsschaltung 10 ist an einer Eingangsseite (Vorstufe) der Inverterschaltung (NAND-Gatter) Na der Pulszirkulationsschaltungen 2 und 4 vorgesehen, und eine Eingangspegelverschiebungsschaltung 11 ist an einer Eingangsseite der Inverterschaltung (NAND-Gatter) Na der Pulszirkulationsschaltungen 3 und 5 vorgesehen. Eine Ausgangspegelverschiebungsschaltung 12 ist an einer Ausgangsseite (Nachstufe) der Inverterschaltung Nx der Pulszirkulationsschaltungen 2 und 4 vorgesehen, und eine Ausgangspegelverschiebungsschaltung 13 ist an einer Ausgangsseite der Inverterschaltung Nx der Pulszirkulationsschaltungen 3 und 5 vorgesehen.
Die erste Pulszirkulationsschaltung 2 und die zweite Pulszirkulationsschaltung 3 sind mit einem jeweiligen Latch und Codierer (Latch & Codierer) 14 und 15 als die jeweilige erste und die zweite Zirkulationspositionserfassungsschaltung versehen, um eine Pulsposition in der Pulszirkulationsschaltung zum Zeitpunkt des Ausgebens eines Wandlungsdatenausgabeprozesssignals Sa, das später beschrieben wird, zu erfassen. Außerdem sind jeweils zwischen der ersten Pulszirkulationsschaltung 2 und dem Latch und Codierer 14 sowie zwischen der zweiten Pulszirkulationsschaltung 3 und dem Latch und Codierer 15 Ausgangspegelverschiebungsschaltungen 16und 17 vorgesehen.
2 stellt eine detaillierte Schaltungskonfiguration der ersten Pulszirkulationsschaltung 2, der zweiten Pulszirkulationsschaltung 3, der Eingangspegelverschiebungsschaltungen 10 und 11 und der Ausgangspegelverschiebungsschaltungen 12 und 13 dar. Zwischen der speziellen Spannungsleitung 6 und der Masseleitung 8 ist eine Konstantstromschaltung 18 vorgesehen, in der ein Transistor 18a, ein Widerstand 18b und ein Transistor 18c in Serie geschaltet sind.
Die erste Pulszirkulationsschaltung 2 ist zwischen der speziellen Spannungsleitung 6 und der Signaleingangsleitung 7 ausgebildet, die Inverterschaltung (NAND-Gatter) Na ist mit Transistoren 2a bis 2d ausgebildet, und jede der Inverterschaltungen (Inverter) Nb, ---, Nx ist mit Transistoren 2e und 2f ausgebildet. Um einen Puls zirkulieren zu lassen, ist ein Ausgangsknoten der Inverterschaltung (Inverter) Nx, der an dem Ende angeordnet ist, mit einem ringseitigen Eingangsknoten der Inverterschaltung (NAND-Gatter) Na, der an der Spitze angeordnet ist, gekoppelt.
Die zweite Pulszirkulationsschaltung 3 ist zwischen der Signaleingangsleitung 7 und der Masseleitung 8 ausgebildet und auf ähnliche Weise mit Transistoren 3a bis 3f ausgebildet. Da ein Strom in die Pulszirkulationsschaltung eingegeben wird und von dieser ausgegeben wird, ist es vorteilhaft, die analoge Eingangsspannung Vin und die Einstellspannung Vset über eine Pufferschaltung, die eine ausreichende Stromansteuerkapazität besitzt, einzugeben.
Die Eingangspegelverschiebungsschaltung 10 führt eine Pegelumwandlung des Startpulses SP mit der Amplitude Vcc gegenüber dem Massepotenzial in ein Signal mit einer Amplitude (Vcc - Vin) gegenüber der Eingangssignalleitung 7 durch und führt das umgewandelte Signal der ersten Pulszirkulationsschaltung 2 zu. Die Eingangspegelverschiebungsschaltung 10 ist mit Transistoren 10a bis 10f aufgebaut. Die Transistoren 10b und 10c bilden eine Stromspiegelschaltung mit dem Transistor 18a der Konstantstromschaltung 18 und werden als eine Konstantstromansteuerschaltung betrieben.
Die Eingangspegelverschiebungsschaltung 11 führt die Pegelumwandlung des Startpulses SP mit der Amplitude Vcc gegenüber dem Massepotenzial in ein Signal mit der Amplitude Vin durch und führt das umgewandelte Signal der zweiten Pulszirkulationsschaltung 3 zu. Die Eingangspegelverschiebungsschaltung 11 ist mit Transistoren 11a bis 11f aufgebaut. Die Transistoren 11d und 11e bilden eine Stromspiegelschaltung mit dem Transistor 18c der Konstantstromschaltung 18 und werden als eine Konstantstromansteuerschaltung betrieben.
Die Ausgangspegelverschiebungsschaltung führt die Pegelumwandlung eines zirkulierenden Pulssignals mit der Amplitude (Vcc - Vin) gegenüber der Signaleingangsleitung 7 in ein Signal mit der Amplitude 5 V gegenüber dem Massepotenzial durch und führt das umgewandelte Signal einem ersten Zähler 20, der später beschrieben wird, zu. Die Ausgangspegelverschiebungsschaltung 12 ist mit Transistoren 12a und 12b aufgebaut. Der Transistor 12b bildet eine Stromspiegelschaltung mit dem Transistor 18c der Konstantstromschaltung 18 und wird als eine Konstantstromansteuerschaltung betrieben. Die Ausgangspegelverschiebungsschaltung 13 führt die Pegelumwandlung des zirkulierenden Pulssignals mit der Amplitude Vin in ein Signal mit der Amplitude Vcc durch und führt das umgewandelte Signal dem ersten Zähler 20, der später beschrieben wird, zu. Die Ausgangspegelverschiebungsschaltung 13 ist mit Transistoren 13a und 13b aufgebaut. Der Transistor 13a bildet eine Stromspiegelschaltung mit dem Transistor 18a der Konstantstromschaltung 18 und wird als eine Konstantstromansteuerschaltung betrieben.
In der Ausgangspegelverschiebungsschaltung 16 ist dieselbe Schaltung wie die Ausgangspegelverschiebungsschaltung 12 für jeden Ausgangsanschluss der Inverterschaltungen Na bis Nx der Pulszirkulationsschaltung 2 vorgesehen. Auf ähnliche Weise ist in der Ausgangspegelverschiebungsschaltung 17 dieselbe Schaltung wie die Ausgangspegelverschiebungsschaltung 13 für jeden Ausgangsanschluss der Inverterschaltungen Na bis Nx der Pulszirkulationsschaltung 3 vorgesehen.
Der Latch und Codierer 14, der in 1 dargestellt ist, nimmt Ausgangssignale der Inverterschaltungen Na bis Nx der ersten Pulszirkulationsschaltung 2 parallel über die Ausgangspegelverschiebungsschaltung 16 auf. Der Latch und Codierer 14 erfasst die Zirkulationsposition eines Pulssignals in der ersten Pulszirkulationsschaltung 2 auf der Grundlage dieser Ausgangssignale (Codierung). Das heißt, wenn ein Wandlungsdatenausgabeprozesssignal Sa eines H-Pegels in einen Latch-Anweisungsanschluss des Latch und Codierers 14 eingegeben wird, latcht (fängt auf) der Latch und Codierer 14 Positionsdaten der Inverterschaltungen Na bis Nx der Pulszirkulationsschaltung 2 und gibt die Positionsdaten mit einer Bitbreite (beispielsweise 4 Bits), die deren Anzahl entspricht, aus. Der Latch und Codierer 15 ist auf ähnliche Weise aufgebaut. Ein Subtrahierer 19 subtrahiert die Positionsdaten, die von dem Latch und Codierer 14 ausgegeben werden, von den Positionsdaten, die von dem Latch und Codierer 15 ausgegeben werden, und stellt den Subtraktionswert zu dem Zeitpunkt, zu dem das Wandlungsdatenausgabeprozesssignal Sa eingegeben wird, als 4 Bits niedriger Ordnung der A/D-Wandlungsdaten ein, wie es bei (4) in 1 angegeben ist.
Um in der folgenden Beschreibung auf einfache Weise zwischen den vier Pulszirkulationsschaltungen 2 bis 5 zu unterscheiden, wird eine Schaltung, die die erste Pulszirkulationsschaltung 2, den Latch und Codierer 14 und die Pegelverschiebungsschaltungen 10, 12 und 16 enthält, als ein „System A“ bezeichnet; eine Schaltung, die die zweite Pulszirkulationsschaltung 3, den Latch und Codierer 15 und die Pegelverschiebungsschaltungen 11, 13 und 17 enthält, wird als ein „System B“ bezeichnet; eine Schaltung, die die dritte Pulszirkulationsschaltung 4 und die Pegelverschiebungsschaltungen 10 und 12 enthält, wird als ein „System C“ bezeichnet; und eine Schaltung, die die vierte Pulszirkulationsschaltung 5 und die Pegelverschiebungsschaltungen 11 und 13 enthält, wird als ein „System D“ bezeichnet.
Der erste Zähler 20 ist ein Aufwärts/Abwärts-Zähler der ersten Art, der die Zirkulationsanzahl eines Pulssignals in der ersten Pulszirkulationsschaltung 2 und die Zirkulationsanzahl eines Pulssignals in der zweiten Pulszirkulationsschaltung 3 zählt und die Differenz zwischen diesen Zirkulationsanzahlen ausgibt (beispielsweise 14 Bits, wie es bei (14) in 1 angegeben ist). Ein Ausgangssignal der Inverterschaltung Nx der zweiten Pulszirkulationsschaltung 3 wird in einen Aufwärtszähleingangsanschluss über die Ausgangspegelverschiebungsschaltung 13 eingegeben, und ein Ausgangssignal der Inverterschaltung Nx der ersten Pulszirkulationsschaltung 2 wird in einen Abwärtszähleingangsanschluss über die Ausgangspegelverschiebungsschaltung 12 eingegeben.
Ein Rücksetzpuls RP eines H-Pegels für die A/D-Wandlerschaltung 1 wird in einen Voreinstellanschluss PS und einen Stoppfreigabeanschluss (SR) eingegeben, und ein Wandlungsdatenausgabeprozesssignal Sa eines H-Pegels wird in einen Stoppanschluss (SP) eingegeben. Voreinstelldaten (PD) des ersten Zählers 20 werden sämtlich auf null (L-Pegel) eingestellt. Der Ausgangswert des ersten Zählers 20 zu dem Zeitpunkt, zu dem das Wandlungsdatenausgabeprozesssignal Sa eingegeben wird, wird beispielsweise als 14 Bits höherer Ordnung der A/D-Wandlungsdaten eingestellt.
Ein zweiter Zähler 21 ist ein Aufwärts/Abwärts-Zähler der ersten Art, der die Zirkulationsanzahl eines Pulssignals in der dritten Pulszirkulationsschaltung 4 und die Zirkulationsanzahl eines Pulssignals in der vierten Pulszirkulationsschaltung 5 zählt und die Differenz zwischen diesen Zirkulationsanzahlen ausgibt (beispielsweise 14 Bits). Ein Ausgangssignal der Inverterschaltung Nx der vierten Pulszirkulationsschaltung 5 wird in einen Aufwärtszähleingangsanschluss über die Ausgangspegelverschiebungsschaltung 13 eingegeben, und ein Ausgangssignal der Inverterschaltung Nx der dritten Pulszirkulationsschaltung 4 wird in einem Abwärtszähleingangsanschluss über die Ausgangspegelverschiebungsschaltung 12 eingegeben.
Ein Rücksetzpuls RP eines H-Pegels für die A/D-Wandlerschaltung 1 wird in einen Voreinstellanschluss PS und einen Stoppfreigabeanschluss SR eingegeben, und ein Wandlungsdatenausgabeprozesssignal Sa eines H-Pegels wird in einen Stoppanschluss SP eingegeben. Wenn der Rücksetzpuls RP in den Voreinstellanschluss eingegeben wird, wird ein Wert (spezieller Wert Y), der in dem ROM eingestellt ist, als Voreinstelldaten eingestellt.
Ein Komparator (Bestimmungsschaltung) 22, der bestimmt, ob sämtliche Bits des Ausgangswerts des zweiten Zählers 21 null werden, ist in der letzten Stufe des zweiten Zählers 21 vorgesehen. Der zweite Zähler 21 benachrichtigt den Komparator 2 hinsichtlich der Tatsache, dass der Zählwert bestimmt wird, so dass der Komparator 22 einen Vergleich durchführen kann, nachdem ein sich immer ändernder Ausgangswert des zweiten Zählers 21 bestimmt wurde.
Der zweite Zähler 21 gibt ein Bestimmungsbeendigungssignal eines H-Pegels (d. h. ein Vergleichsstartsignal) an den Komparator 22 aus, wenn der Zählwert bestimmt wird, und setzt das Bestimmungsbeendigungssignal auf einen L-Pegel zurück, wenn ein Vergleichsbeendigungssignal eines H-Pegels (d. h. ein Bestimmungslöschsignal) von dem Komparator 22 eingegeben wird. Wenn die Möglichkeit besteht, dass ein Auslassen eines Bestimmungsvorgangs durch den Komparator 22 aufgrund einer zu schnellen Änderung des Ausgangswerts des zweiten Zählers 21 auftreten kann, ist es vorteilhaft, die Bits unterer Ordnung des Ausgangswerts des zweiten Zählers 21 für den Bestimmungsvorgang nicht zu verwenden.
3 stellt eine Schaltungskonfiguration des Komparators 22 mit beispielsweise einer 4-Bit-Konfiguration dar. Die tatsächliche Konfiguration weist jedoch eine Anzahl von Bits auf, die gleich derjenigen des zweiten Zählers 21 ist. Die Ausgangswerte A3 (MSB) bis A0 (LSB) des zweiten Zählers 21 werden in ein NOR-Gatter (NICHT-ODER-Gatter) 24 eingegeben, und dessen Ausgang wird in ein RS-Flip-Flop 23 (siehe 1) über ein UND-Gatter 25 ausgegeben. Das Vergleichsstartsignal wird in einen Anschluss des UND-Gatters 25 durch eine gerade Anzahl von Invertern 26a und 26b eingegeben und als das Vergleichsbeendigungssignal durch eine weitere gerade Anzahl von Invertern 26c, 26d, 26e und 26f ausgegeben. Hier wird die Anzahl der Inverter derart bestimmt, dass die Gesamtverzögerungszeit der Inverter 26a und 26b größer als die Verzögerungszeit des NOR-Gatters 24 und die Gesamtverzögerungszeit der Inverter 26c, 26d, 26e und 26f größer als die Verzögerungszeit des UND-Gatters 25 sind.
4 stellt eine Schaltungskonfiguration des zweiten Zählers 21 dar, und 5 stellt ein Zeitdiagramm dar. Hier stellt 4 eine 4-Bit-Konfiguration als ein Beispiel dar; tatsächlich werden jedoch mehr Bits verwendet.
Der zweite Zähler 21 ist mit einem Aufwärtszähleingangsanschluss (AUFWÄRTS), einem Abwärtszähleingangsanschluss (ABWÄRTS), einem Stoppanschluss (STOPP; Zählstoppanschluss) zum Stoppen eines Zählens, einem Stoppfreigabeanschluss (STOPPFREIGABE) zum Freigeben oder Löschen des Stoppens eines Zählens, einem Voreinstellanschluss (VOREINSTELLEN), einem Voreinstelldatenanschluss, einem Bestimmungsbeendigungssignalanschluss und einem Bestimmungslöschsignalanschluss versehen. Der erste Zähler 20 weist dieselbe Konfiguration wie der zweite Zähler 21 auf. Es wird jedoch sämtlichen Bits der Voreinstelldaten ein L-Pegel zugeführt, und der Voreinstellanschluss wird als der Rücksetzanschluss verwendet.
Der zweite Zähler 21 ist mit einer Eingangseinheit 27 aufgebaut, die ein Zählsignal und ein Modussignal zum Anweisen des Aufwärtszählens und des Abwärtszählens entsprechend einem eingegebenen Pulssignal erzeugt, einer Zählereinheit 28, die das Aufwärtszählen oder das Abwärtszählen des Zählsignals entsprechend dem Modussignal durchführt, und einer Schnittstelleneinheit 29, die den Zählwert zu dem Komparator 22 ausgibt, versehen. Voreinstelldaten PD können für die Zählereinheit 28 durch Zuführen eines Voreinstellsignals eines H-Pegels eingestellt werden.
Die Eingangseinheit 27 ist mit einer Pulserzeugungseinheit 30, einem Überlappungsdetektor 31, einer Zählsignalausgabeeinheit 32, einer Moduseinstelleinheit 33 und einer Zählstoppsteuereinheit 34 aufgebaut. Die Pulserzeugungseinheit 30 ist mit einer geraden Anzahl von Invertern 30a und 30c und XOR-Gattern (Exklusiv-ODER-Gattern) 30b und 30d aufgebaut. Wenn Pulssignale SB und SA in den Aufwärtszähleingangsanschluss und den Abwärtszähleingangsanschluss eingegeben werden, werden jeweils synchron zu der Aufwärtsflanke und der Abwärtsflanke schmale Pulssignale eines H-Pegels SB' und SA' erzeugt.
Der Überlappungsdetektor 31 überwacht das Auftreten und Nicht-Auftreten eines Überlappungszustands, bei dem das Pulssignal SB' als ein Aufwärtszählsignal und das Pulssignal SA' als ein Abwärtszählsignal gleichzeitig eingegeben werden. Wenn das Auftreten eines Überlappungszustands erfasst wird, gibt der Überlappungsdetektor 31 ein Überlappungserfassungssignal eines L-Pegels an die Zählsignalausgabeeinheit 32 aus. Der Überlappungsdetektor 31 stoppt die Ausgabe des Überlappungserfassungssignals (setzt dieses auf einen H-Pegel zurück), nachdem zumindest eine Verzögerungszeit zwischen der Eingabe und der Ausgabe der Zählsignalausgabeeinheit 32 von einem Zeitpunkt an verstrichen ist, seitdem die beiden überlappenden Pulssignale beendet wurden.
Ein UND-Gatter 31a erfasst, dass Ausgänge der XOR-Gatter 30b und 30d gleichzeitig auf einen H-Pegel eingestellt wurden, das heißt, dass die Pulssignale SB' und SA' einander überlappen. Wenn die Pulssignale SB' und SA' einander überlappen, speichert ein RS-Flip-Flop 31b das Auftreten des Überlappungszustands durch Ändern eines Q-Ausgangs von einem L-Pegel in einen H-Pegel und Ändern eines Q -Ausgangs (im Folgenden /Q-Ausgang), der als das Überlappungserfassungssignal dient, von einem H-Pegel in einen L-Pegel. Das Speichern des Überlappungszustands wird sogar, nachdem der Ausgang des UND-Gatters 31a zu einem L-Pegel zurückgekehrt ist, aufrechterhalten. Danach setzt das RS-Flip-Flop 31b den gespeicherten Überlappungszustand bei einer Bedingung zurück, bei der beide Pulssignale SB' und SA' einmal zu einem L-Pegel zurückgekehrt sind.
Ein UND-Gatter 31c, ein Inverter 31d und ein NOR-Gatter 31e bewirken, dass ein RS-Flip-Flop 31f seinen /Q-Ausgang als Antwort auf das Pulssignal SB', das zu dem Zeitpunkt der Erfassung des Überlappungszustands in einen L-Pegel gewechselt hat, auf einen H-Pegel einstellt. Auf ähnliche Weise bewirken ein UND-Gatter 31g, ein Inverter 31h und ein NOR-Gatter 31i, dass ein RS-Flip-Flop 31j seinen /Q-Ausgang als Antwort auf das Pulssignal SA', das sich zu dem Zeitpunkt der Erfassung des Überlappungszustands in einen L-Pegel geändert hat, auf einen H-Pegel einstellt.
Hier ist eine Abwärtsflankenerfassungsschaltung durch Kombinieren einer ungeraden Anzahl von Invertern und eines NOR-Gatters ähnlich wie die Kombination aus dem Inverter 31d und dem NOR-Gatter 31e oder die Kombination aus dem Inverter 31h und dem NOR-Gatter 31i ausgebildet. Die Kombination aus einem Inverter 32j und einem NOR-Gatter 32k und die Kombination aus einem Inverter 32l und einem NOR-Gatter 32m, die später beschrieben werden, sind ebenfalls dieselben.
Ein UND-Gatter 31k gibt ein Rücksetzanforderungssignal eines H-Pegels aus, wenn die Q-Ausgänge der RS-Flip-Flops 31f und 31j beide auf einen H-Pegel eingestellt sind. Dieses Rücksetzanforderungssignal setzt die RS-Flip-Flops 31b, 31f und 31j über die Anstiegsverzögerungsschaltung, die mit einer geraden Anzahl von Invertern 311 und 31m und einem UND-Gatter 31n aufgebaut ist, und die Aufwärtsflankenerfassungsschaltung, die mit einer ungeraden Anzahl eines Inverters 31o und eines UND-Gatters 31p aufgebaut ist, zurück. Die Verzögerungszeit der Verzögerungsschaltung wird auf länger als die Verzögerungszeit zwischen der Eingabe und der Ausgabe der Zählsignalausgabeeinheit 32 eingestellt. Wenn das RS-Flip-Flop 31b zurückgesetzt wird, kehrt der /Q-Ausgang (Umkehrung des Q-Ausgangs), der als das Überlappungserfassungssignal dient, von einem L-Pegel in einen H-Pegel zurück.
Wenn das Überlappungserfassungssignal einen H-Pegel aufweist, gibt die Zählsignalausgabeeinheit 32 ein Zählsignal an die Zählereinheit 28 über die Zählstoppsteuereinheit 34 als Antwort auf ein Pulssignal, das in einen Aufwärtszähleingangsanschluss oder einen Abwärtszähleingangsanschluss eingegeben wurde, aus. Wenn das Überlappungserfassungssignal einen L-Pegel aufweist, stoppt die Zählsignalausgabeeinheit 32 die Ausgabe eines Zählsignals an die Zählereinheit 28.
Ein Inverter 32j und ein NOR-Gatter 32k geben ein Zählsignal eines H-Pegels synchron zu einer Abwärtsflanke des Pulssignals SB' aus, und ein Inverter 32l und ein NOR-Gatter 32m geben ein Zählsignal eines H-Pegels synchron zu einer Abwärtsflanke des Pulssignals SA' aus. Diese Zählsignale werden über ein ODER-Gatter 32i und das UND-Gatter 32n ausgegeben. Das UND-Gatter 32n lässt das Zählsignal von dem ODER-Gatter 32i durch, wenn das Überlappungserfassungssignal einen H-Pegel aufweist.
Die Moduseinstelleinheit 33 wechselt in den Aufwärtszählmodus oder den Abwärtszählmodus, entsprechend dem der Aufwärtszähleingangsanschluss und der Abwärtszähleingangsanschluss ein Pulssignal aufnimmt. Wenn ein Pulssignal in den Aufwärtszähleingangsanschluss eingegeben wird, wird das Pulssignal SB' eines H-Pegels synchron zu der Aufwärtsflanke und der Abwärtsflanke erzeugt. Daher wird ein RS-Flip-Flop 33a über einen Inverter 33b und ein UND-Gatter 33c eingestellt, und der Modus verschiebt sich zu dem Aufwärtszählmodus. Wenn andererseits ein Pulssignal in den Abwärtszähleingangsanschluss eingegeben wird, wird das Pulssignal SA' eines H-Pegels synchron zu dessen Aufwärtsflanke und Abwärtsflanke erzeugt. Daher wird das RS-Flip-Flop 33a über einen Inverter 33d und ein UND-Gatter 33e zurückgesetzt, und der Modus wechselt zu dem Abwärtszählmodus.
Die Zählstoppsteuereinheit 34 stoppt einen Zählbetrieb als Antwort auf das Wandlungsdatenausgabeprozesssignal Sa, das in den Stoppanschluss eingegeben wurde, und nimmt den Zählbetrieb als Antwort auf den Rücksetzpuls RP (Löschsignal), das in den Stoppfreigabeanschluss (SR) eingegeben wurde, wieder auf. Das heißt, wenn das Wandlungsdatenausgabeprozesssignal Sa eingegeben wird, wird ein RS-Flip-Flop 34a gesetzt, und ein UND-Gatter 34c gelangt über eine ungerade Anzahl von Invertern 34b in einen Unterbrechungszustand. Wenn das Löschsignal eingegeben wird, wird das RS-Flip-Flop 34a zurückgesetzt, und das UND-Gatter 34c gelangt in einen Durchlasszustand.
Die Zählereinheit 28 ist ein asynchroner Zähler, der mit T-Flip-Flops 28a in einer Anzahl, die gleich der Anzahl der Bits ist, und einer Ripple-Carry-Schaltung, die mit UND-Gattern 28b und 28c und einem ODER-Gatter 28d aufgebaut ist, versehen ist. Wenn ein Voreinstellsignal eines H-Pegels in einen Voreinstellanschluss des T-Flip-Flops 28a eingegeben wird, werden Voreinstelldaten eingestellt. Ein RS-Flip-Flop 28e wird synchron zu einer Abwärtsflanke des Zählsignals gesetzt. Eine gerade Anzahl von Invertern 28f weist eine längere Verzögerungszeit als die Zeit auf, die für einen Ripple-Carry-Betrieb und einen Zählbetrieb benötigt wird. Das Ausgangssignal der Inverter 28f ist das oben beschriebene Bestimmungsbeendigungssignal, und ein Signal, das in einen Rücksetzanschluss des RS-Flip-Flops 28e eingegeben wird, ist das Bestimmungslöschsignal.
Das Zeitdiagramm, das in 5 dargestellt ist, drückt, von oben beginnend, aus: Aufwärtszählpulssignale SB und SB', Abwärtszählpulssignale SA und SA', ein Setz- bzw. Einstellanschlusseingangssignal des RS-Flip-Flops 31b, ein Rücksetzanschlusseingangssignal des RS-Flip-Flops 31b (ein Rücksetzanforderungssignal nach Verzögerung), ein Q-Ausgangssignal des RS-Flip-Flops 31b (ein invertiertes Signal des Überlappungserfassungssignals), ein Ausgangssignal des UND-Gatters 34c (ein Zählsignal), einen Ausgang des T-Flip-Flops 28a des geringwertigsten Bits, einen Ausgang des T-Flip-Flops 28a des höchstwertigsten Bits und ein Bestimmungslöschsignal (ein Vergleichsbeendigungssignal).
Synchron zu einer Aufwärtsflanke und einer Abwärtsflanke der Pulssignale SB und SA werden jeweils die Pulssignale SB' und SA' erzeugt. Da eine Überlappung in den Pulssignalen SB' und SA' zu dem Zeitpunkt t1 nicht aufgetreten ist, weist das Überlappungserfassungssignal (das invertierte Signal des RS-Flip-Flops 31b) einen H-Pegel auf, und es wird ein Zählsignal mit einem schmalen H-Pegel gefolgt von einer Abwärtsflanke nach einer Gatterfortpflanzungsverzögerungszeit Td der Zählsignalausgabeeinheit 32 als Antwort auf eine Abwärtsflanke des Pulssignals SB' ausgegeben.
Wenn eine Überlappung in den Pulssignalen SB' und SA' zu dem Zeitpunkt t2 auftritt, wird das RS-Flip-Flop 31b nach einer Zeitverzögerung des UND-Gatters 31a gesetzt, und das Auftreten eines Überlappungszustands wird gespeichert. Wenn das Pulssignal SB' zu dem Zeitpunkt t3 abfällt, wird der Q-Ausgang des RS-Flip-Flops 31f auf einen H-Pegel eingestellt (Erfassung des Abfallens des Pulssignals SB' nach dem Speichern des Überlappungszustands).
Wenn das Pulssignal SA' zu dem Zeitpunkt t4 abfällt, wird der Q-Ausgang des RS-Flip-Flops 31j auf einen H-Pegel eingestellt (Erfassung eines Abfallens des Pulssignals SA' nach dem Speichern des Überlappungszustands). Da sowohl das Aufwärtszählpulssignal SB' als auch das Abwärtszählpulssignal SA' zu diesem Zeitpunkt abgefallen sind, wird ein Rücksetzanforderungssignal erzeugt, die RS-Flip-Flops 31b, 31f und 31j werden zurückgesetzt, und der Überlappungszustand wird gelöscht (Zeitpunkt t5).
Um ein Zählsignal in dem Überlappungszustand nicht zufällig zu erzeugen (ein Ausgangssignal des UND-Gatters 34c), wird eine Verzögerungszeit von einem Zeitpunkt, zu dem beide Pulssignale SB' und SA' enden, bis der Überlappungszustand gelöscht wird (bis ein Überlappungserfassungssignal einen H-Pegel annimmt), auf länger als mindestens die Zeit Td (Zeit gleich einer Verzögerungszeit zwischen der Eingabe und der Ausgabe der Zählsignalausgabeeinheit 32) eingestellt, wie es in der Figur dargestellt ist.
In der Konfiguration gemäß dieser Ausführungsform kann, wann immer der Zählwert des zweiten Zählers 21 um eins erhöht oder verringert wird, der Komparator 22 bestimmen, ob sämtliche Bits gleich null sind. Zu diesem Zweck sollte der digitale Vergleichsbetrieb durch den Komparator 22 gerade innerhalb der Zeitdauer, während der sich der Zählwert um eins erhöht oder verringert, beendet sein. Tatsächlich ist ein Ratenbegrenzungsfaktor für eine Betriebsfolge eines Zählbetriebs durch den zweiten Zähler 21 und eines digitalen Vergleichsbetriebs durch den Komparator 22 die Betriebszeit des zweiten Zählers 21 (Hauptfortpflanzungszeit der Zählereinheit 28).
Die Zeit zur Pulserzeugung, die in 5 dargestellt ist, ist eine Zeitdauer von einem Zeitpunkt, zu dem das Aufwärtszählpulssignal SB (oder das Abwärtszählpulssignal SA) eingegeben wird, bis zu einem Zeitpunkt, zu dem das Pulssignal SB' (oder das Pulssignal SA') abfällt. Da der zweite Zähler 21 ein Zählsignal zu dem Abfallzeitpunkt der Pulssignale SB' und SA' erzeugt und zählt, entspricht die Zeit zur Pulserzeugung einer Latenzzeit, bis das nächste Zählsignal während des Zählbetriebs der Pulssignale SB und SA, die das letzte Mal eingegeben wurden, erzeugt wird. Dementsprechend ist es notwendig, die Zeit zur Pulserzeugung auf länger als die Betriebszeit des Zählers 21 einzustellen. Demzufolge ist es notwendig, die Beziehung, dass (digitale Vergleichsbetriebszeit des Komparators 22) < (Zählerbetriebszeit) < (Zeit zur Pulserzeugung) gilt, zu erfüllen.
Andererseits wiederholt der Ausgang der Pulszirkulationsschaltungen 4 und 5 „1“ (H-Pegel) und „0“ (L-Pegel) für jede Zirkulation; der zweite Zähler 21 erzeugt ein Zählsignal sowohl bei einem Anstieg als auch bei einem Abfall. Dementsprechend ist es notwendig, die Beziehung, dass (Zeit zur Pulserzeugung) < (minimale Zeit einer Zirkulation der Pulszirkulationsschaltung) gilt, zu erfüllen. Anhand des Obigen ist es notwendig, die Beziehung, dass (digitale Vergleichsbetriebszeit des Komparators 22) < (Zählerbetriebszeit) < (Zeit zur Pulserzeugung) < (minimale Zeit einer Zirkulation der Pulszirkulationsschaltung) gilt, zu erfüllen.
Gemäß 1 wird, wenn ein Vergleichsergebnissignal eines H-Pegels, das angibt, dass sämtliche Bits gleich null sind, von dem Komparator 22 ausgegeben wird, das RS-Flip-Flop 23 gesetzt und gibt von seinem Q-Ausgang ein Wandlungsdatenausgabeprozesssignal Sa eines H-Pegels aus. Das Wandlungsdatenausgabeprozesssignal Sa wird dem Stoppanschluss SP der Zähler 20 und 21 und dem Latch-Anweisungsanschluss der Latch und Codierer 14 und 15 zugeführt. Außerdem wird das Wandlungsdatenausgabeprozesssignal Sa über ein Verzögerungselement, das mit Invertern 35 aufgebaut ist, zu einem Umwandlungsbeendigungssignal Sc. Der /Q-Ausgang des RS-Flip-Flops 23 wird in das UND-Gatter 36 eingegeben. Der Startpuls SP wird den Pegelverschiebungsschaltungen 10 und 11 über das UND-Gatter 36 zugeführt. Der Ausgang des UND-Gatters 36 wird jedoch auf einen L-Pegel synchron zu dem Zeitpunkt eingestellt, zu dem der /Q-Ausgang des RS-Flip-Flops 23 auf einen L-Pegel zu dem Zeitpunkt der Beendigung der Umwandlung eingestellt wird; dementsprechend stoppt die Zirkulation eines Pulssignals. Wenn eine A/D-Wandlung erneut durchgeführt wird, wird der Startpuls SP auf einen L-Pegel eingestellt, und das RS-Flip-Flop 23 wird durch Eingeben des Rücksetzpulses RP zurückgesetzt, und dann wird die A/D-Wandlung wieder aufgenommen.
In der oben beschriebenen Konfiguration bilden der Subtrahierer 19, der Komparator 22, das RS-Flip-Flop 23 und das UND-Gatter 36 eine Wandlungssteuerschaltung 37. Die Wandlungssteuerschaltung 37 bewirkt, dass die erste bis vierte Pulszirkulationsschaltung 2 bis 5 gleichzeitig einen Pulszirkulationsbetrieb starten. Wenn eine Differenz, die von dem zweiten Zähler 21 ausgegeben wird, einen speziellen Wert Y, der im Voraus bestimmt wird, erreicht, gibt die Wandlungssteuerschaltung 37 das Wandlungsdatenausgabeprozesssignal Sa und eine Differenz, die der erste Zähler 20 und die Latch und Codierer 14 und 15 zu dieser Zeit ausgeben, als die A/D-Wandlungsdaten der analogen Eingangsspannung Vin aus.
Im Folgenden wird ein Betrieb der vorliegenden Ausführungsform mit Bezug auf die 6 bis 9 beschrieben.
6 stellt ein Beispiel der individuellen Übertragungskennlinie (in dem Fall von 16 Invertern) der Pulszirkulationsschaltungen 2 bis 5, die in der vorliegenden Ausführungsform verwendet werden, dar. Da die Pulszirkulationsschaltungen 2 bis 5 thermisch miteinander gekoppelt und mit derselben Anzahl von Inverterschaltungen Na bis Nx versehen sind, weisen die Pulszirkulationsschaltungen 2 bis 5 Übertragungskennlinien auf, die nahe beieinander liegen. Die horizontale Achse zeigt eine angelegte Energieversorgungsspannung, und die vertikale Achse zeigt eine Zirkulationsanzahl je Zeiteinheit (Anzahl / µs). Umgebungstemperaturen sind -35 °C, -5 °C, 25 °C, 55 °C und 85 °C.
Wie es aus der 6 ersichtlich ist, ist die Beziehung zwischen der Spannung und der Zirkulationsanzahl je Zeiteinheit nicht linear, sondern besitzt eine Kennlinie, die durch eine quadratische Funktion angenähert werden kann, und wenn die Umgebungstemperatur niedrig ist, wird eine Verzögerung der Inverterschaltungen Na bis Nx klein, und die Zirkulationsanzahl je Zeiteinheit erhöht sich. In der Nähe der Energieversorgungsspannung von 1,8 V kreuzen sich die Kennlinien jeder Temperatur bei einem Punkt. Dieser Punkt ist der Punkt γ (Gamma), bei dem die Differenz der Temperatureigenschaften gleich null wird, wie es in dem Patentdokument 2 beschrieben ist. Die numerischen Beispiele hängen von einem Halbleiterprozess und einem Elementlayout ab.
7 ist eine Grafik hinsichtlich der Abweichung der A/D-Wandlungsdaten, die im Folgenden beschrieben wird, und stellt die individuelle Übertragungskennlinie der Pulszirkulationsschaltungen der Systeme A bis D dar, wie in dem Fall der 6. Die horizontale Achse zeigt eine an die Pulszirkulationsschaltung angelegte Energieversorgungsspannung, und die vertikale Achse zeigt eine Zirkulationsanzahl je Zeiteinheit. Die Umgebungstemperaturen von -35 °C (niedrige Temperatur), 25 °C (normale Temperatur) und 85 °C (hohe Temperatur) sind dargestellt. Da es sich nur um eine erläuternde Grafik handelt, ist jede Kennlinie ein wenig übertrieben gezeichnet. Der Punkt (x0, y0), der in der Figur gezeigt ist, ist der Punkt γ.
Gemäß der Konfiguration der A/D-Wandlerschaltung 1, die in 1 dargestellt ist, wird eine Energieversorgungsspannung x (= die Einstellspannung Vset) an die Pulszirkulationsschaltung 5 des Systems D angelegt, und eine Energieversorgungsspannung x' (= Vcc - Vset) wird an die Pulszirkulationsschaltung 4 des Systems C angelegt. Demzufolge besitzen die Gleichung (1) und die Gleichung (2) die Bezugsspannung xref. Δx ist eine Differenzspannung zwischen der Einstellspannung Vset und der Bezugsspannung xref in dem System C und dem System D. $x = xref + Δ x$
$x' = xref - Δ x$
Das heißt, wenn die Energieversorgungsspannung der vierten Pulszirkulationsschaltung 5 des Systems D um Δx erhöht wird, verringert sich die Energieversorgungsspannung der dritten Pulszirkulationsschaltung 4 des Systems C um Δx. Wenn die Energieversorgungsspannungen der Pulszirkulationsschaltungen 4 und 5 des Systems C und des Systems D gleich werden, ist die Energieversorgungsspannung durch die Bezugsspannung xref gegeben. Die Bezugsspannung xref weist einen Spannungswert auf, der gleich der Hälfte der speziellen Spannung Vcc ist, und die Energieversorgungsspannung x (= die Einstellspannung Vset) wird unterschiedlich zu der Bezugsspannung xref eingestellt, wie es später beschrieben wird.
Die Kennlinien der Pulszirkulationsschaltungen der Systeme A bis D können durch eine quadratische Funktion angenähert werden, die durch die Gleichung (3) und die Gleichung (4), die auf eine beliebige Bezugsspannung xref zentriert sind, ausgedrückt werden. y und y' sind eine Zirkulationsanzahl je Zeiteinheit, wenn die Energieversorgungsspannung x und x' jeweils an die Pulszirkulationsschaltungen 5 und 4 des Systems D und des Systems C angelegt werden. $y = A \cdot {(Δ x)}^{2} + B \cdot (Δ x) + yref$
$y' = A \cdot {(- Δ x)}^{2} + B \cdot (- Δ x) + yref$
Hier ist A ein Koeffizient zweiter Ordnung für Δx, und B ist ein Koeffizient erster Ordnung für Δx, und diese werden jeweils wie in der Gleichung (5) und der Gleichung (6) ausgedrückt. α2 und β2 sind Koeffizienten zweiter Ordnung für die Temperatur t °C, und α1 und β1 sind Koeffizienten erster Ordnung für die Temperatur t °C. Die Ausdrücke dritter Ordnung und höherer Ordnung werden als vernachlässigbar gering angenommen. „a“ und „b“ sind die Koeffizienten für Δx bei 25 °C. In dem vorliegenden Fall wird die Bezugstemperatur auf 25 °C festgelegt, kann jedoch in eine beliebige Bezugstemperatur geändert werden. $A = a \cdot (1 + α 1 \cdot (t - 25) + α 2 \cdot {(t - 25)}^{2})$
$B = a \cdot (1 + β 1 \cdot (t - 25) + β 2 \cdot {(t - 25)}^{2})$
Wie es in 7 gezeigt ist, gilt Gleichung (7). $yref = Δ yref 0 + y 0$
Anhand der Gleichung (3) und der Gleichung (4) ergibt sich die Gleichung (8). $y - y' = 2 \cdot B \cdot Δ x$
Gemäß der Gleichung (8) ist der Ausdruck des Koeffizienten zweiter Ordnung A, der eine nichtlineare Komponente für die Spannungsänderung Δx ist, aus y - y', die die Differenz zwischen den Zirkulationsanzahlen je Zeiteinheit der Systeme D und C ist, verschwunden. Diese Tatsache bedeutet, dass eine ausgezeichnete Linearität gewährleistet wird. Außerdem wird y - y' ebenfalls für die Zirkulationsanzahl y0 bei dem Punkt γ irrelevant. Da die Pulszirkulationsschaltung 2 des Systems A und die Pulszirkulationsschaltung 3 des Systems B dieselbe Konfiguration jeweils wie diejenigen der Systeme C und D aufweisen, wird die Linearität der A/D-Wandlungsdaten auf ähnliche Weise ausgezeichnet.
Eine Zeit TAD (A/D-Wandlungszeit), wenn die Differenz zwischen den Zirkulationsanzahlen der Pulszirkulationsschaltungen 4 und 5 der Systeme C und D gleich Y wird, kann durch die Gleichung (9) ausgedrückt werden. $TAD = Y / (y - y') = Y / (2 \cdot B \cdot Δ x)$
Andererseits verringert sich ebenfalls in dem System A und dem System B, wenn die Energieversorgungsspannung der Pulszirkulationsschaltung 3 des Systems B um ΔxAB erhöht wird, die Energieversorgungsspannung der Pulszirkulationsschaltung 2 des Systems A um ΔxAB. Wenn die Energieversorgungsspannungen der Pulszirkulationsschaltungen 2 und 4 des Systems A und des Systems B gleich werden, ist die Energieversorgungsspannung durch die Bezugsspannung xref gegeben. Daher gilt wie in dem Fall des Systems C und des Systems D die Gleichung (8) mit der Ausnahme, dass die analoge Eingangsspannung Vin anstelle der Einstellspannung Vset verwendet wird.
Wenn die Pulszirkulationsschaltungen 2 bis 5 der Systeme A bis D veranlasst werden, gleichzeitig einen Pulszirkulationsbetrieb zu starten, kann die Differenz der Zirkulationsanzahlen YAB zwischen den Pulszirkulationsschaltungen 2 und 3 der Systeme A und B zu dem Zeitpunkt, nachdem die Zeit TAD verstrichen ist, durch die Gleichung (10) ausgedrückt werden. ΔxAB ist eine Differenzspannung Vin - xref zwischen der analogen Eingangsspannung Vin und der Bezugsspannung xref in den Systemen A und B. $YAB = 2 \cdot B \cdot Δ xAB \cdot TAD = (Δ xAB / Δ x) \cdot Y$
Diese Differenz der Zirkulationsanzahlen YAB selbst dient als die A/D-Wandlungsdaten der analogen Eingangsspannung Vin aus der Sicht der Bezugsspannung xref. Wie es aus der Gleichung (10) ersichtlich ist, kann Δx nicht auf 0 eingestellt werden (x = xref). Das heißt, die Eingangsspannung Vset (= x) wird derart eingestellt, dass sich die Energieversorgungsspannung des Systems C von der Energieversorgungsspannung des Systems D unterscheidet. In der Konfiguration, die in 1 dargestellt ist, ist es, da die Bezugsspannung xref einen Spannungswert aufweist, der die Hälfte der speziellen Spannung Vcc beträgt, notwendig, die Eingangsspannung Vset auf einen anderen Wert als Vcc/2 einzustellen. Bei einer Konfiguration, bei der eine Verstärkerschaltung in einer vorhergehenden Stufe angeordnet ist, wie es in 9 und 41 dargestellt ist, ist es nicht notwendig, die Bezugsspannung xref auf einen Spannungswert einzustellen, der gleich der Hälfte der speziellen Spannung Vcc ist.
ΔxAB kann sowohl einen positiven Wert als auch einen negativen Wert entsprechend der analogen Eingangsspannung Vin annehmen. Wenn die analoge Eingangsspannung Vin gleich der Bezugsspannung xref ist, gilt ΔxAB = 0, und daher gilt für die A/D-Wandlungsdaten YAB = 0. Wenn die analoge Eingangsspannung Vin gleich der Einstellspannung Vset ist, gilt ΔxAB = Δx, und daher gilt für die A/D-Wandlungsdaten YAB = Y, und wenn die analoge Eingangsspannung Vin gleich -Vset ist, gilt ΔxAB = -Δx, und daher gilt für die A/D-Wandlungsdaten YAB = -Y.
Da die Spannung Δx auf diese Weise in die Differenz der Zirkulationsanzahlen Y (spezieller Wert) umgewandelt wird, ist es notwendig, die Spannung Δx und den speziellen Wert Y beim Einstellen entsprechend einer benötigten Auflösung der A/D-Wandlungsdaten zuzuordnen. Wenn beispielsweise eine Auflösung von 12 Bits (= 2¹²) als 100 mV angenommen wird, erfolgt eine Einstellung derart, das Δx = 100 mV und Y = 4095 gilt. In dem Fall einer analogen Eingangsspannung Vin, die eine Amplitude von 100 mV aufweist und auf die Bezugsspannung Vref zentriert ist, werden 13-Bit-A/D-Wandlungsdaten wie folgt erzeugt. In der vorliegenden Ausführungsform wird, da die Latch und Codierer 14 und 15 die Zirkulationsposition eines Pulssignals innerhalb der Pulszirkulationsschaltungen 2 und 3 erfassen, eine noch größere Auflösung erzeugt.

A/D-Wandlungswert für Vin = 2,6 V = 0 1111 1111 1111 (+4095)
A/D-Wandlungswert für Vin = 2,5 V = 0 0000 0000 0000 (0)
A/D-Wandlungswert für Vin = 2,4 V = 1 0000 0000 0001 (-4095)

Wenn ein größerer Wert als der spezielle Wert Y eingestellt wird, erhöht sich die A/D-Wandlungszeit weiter, es wird jedoch auch eine größere Auflösung erzeugt. Es werden A/D-Wandlungsdaten für einen Mittelwert der analogen Eingangsspannung Vin während der Umwandlung erzeugt. Die Pulszirkulationsschaltungen 2 bis 5 weisen eine Konfiguration auf, bei der der P-Kanal-MOS-Transistor 2e und der N-Kanal-MOS-Transistor 2f in Serie geschaltet sind, wie es in 2 dargestellt ist; dementsprechend wird die analoge Eingangsspannung Vin, die einer A/D-Wandlung unterzogen wird, durch eine Schwellenspannung Vth der MOS-Transistoren 2e und 2f beeinflusst. Daher ist die analoge Eingangsspannung Vin, die einer A/D-Wandlung unterzogen wird, grob durch einen Spannungsbereich von einer Spannung, die um Vth größer als das Massepotenzial (GND) ist, bis zu einer Spannung, die um Vth niedriger als Vcc ist, gegeben. Es ist wünschenswert, den Spannungsbereich, der entsprechend einer gewünschten Genauigkeit zu verwenden ist, auf der Grundlage von Daten der Temperaturkennlinien, der Nichtlinearität etc. zu bestimmen. Bei einer Zentrierung auf die Bezugsspannung xref und die Nähe der Bezugsspannung xref werden die Temperaturkennlinien und die Nichtlinearität kleiner.
Die Gleichung (10) ist ein Ausdruck, aus dem die Koeffizienten A und B, die Temperatureigenschaften aufweisen, entfernt sind; dementsprechend gibt diese an, dass in den erzeugten A/D-Wandlungsdaten YAB keine Temperatureigenschaft bzw. -abhängigkeit vorhanden ist. Das heißt, dieses bedeutet, dass durch Erfassen einer Zeit, bei der die Differenz der Zirkulationsanzahlen je Zeiteinheit y - y' der Systeme C und D gleich dem speziellen Wert Y wird, und durch Erzeugen der Differenz der Zirkulationsanzahlen YAB der Systeme A und B zu diesem Zeitpunkt A/D-Wandlungsdaten ohne Temperaturabhängigkeit erzeugt werden können. Die A/D-Wandlerschaltung 1 kann die Temperaturabhängigkeit aus TAD entfernen, ohne einen digitalen Betrieb durchzuführen. Dementsprechend wird es nicht notwendig, eine Verarbeitung nach der A/D-Wandlung durchzuführen. Daher ist es möglich, die benötigte Wandlungszeit zu verringern, und es ist vorteilhaft, wenn die Erfindung für eine Sensorausrüstung oder Ähnliches verwendet wird, die eine Hochgeschwindigkeitsantwort bzw. -reaktion benötigen.
Es ist nicht notwendig, in der Fabrik den Punkt γ, bei dem die Differenz der Temperatureigenschaften einer Pulszirkulationsschaltung gleich null ist, zu messen. Dementsprechend ist es möglich, Zeit und Aufwand bei einem Inspektionsprozess nach der Herstellung stark zu verringern. Der Punkt γ weist einen anderen Wert für jeden Halbleiterherstellungsprozess auf, es ist jedoch nicht notwendig, diesen Punkt zu untersuchen, wenn der Halbleiterherstellungsprozess geändert wird. Dieses ist ein weiterer Vorteil der vorliegenden Erfindung.
Im Folgenden wird eine Abfolge einer detaillierten A/D-Wandlung beschrieben. Zunächst wird ein Rücksetzpuls RP zugeführt, und der erste Zähler 20 und das RS-Flip-Flop 23 werden zurückgesetzt. Zu demselben Zeitpunkt wird der spezielle Wert Y für den zweiten Zähler 21 voreingestellt. Da sich ein Zählwert des zweiten Zählers 21 erhöht, wenn die Eingangsspannung Vset, die zu verwenden ist, größer als die spezielle Spannung Vcc/2 ist, wird ein Komplement von zwei (Komplement von 2) des speziellen Werts Y für den zweiten Zähler 21 voreingestellt. Da sich ein Zählwert des zweiten Zählers 21 verringert, wenn die Eingangsspannung Vset niedriger als die spezielle Spannung Vcc/2 ist, wird im Gegensatz dazu der spezielle Wert Y für den zweiten Zähler 21 voreingestellt.
Die Erwähnung in den folgenden Ausführungsformen, dass der zweite Zähler einen speziellen Wert Y (oder Y/4) zählt, enthält sowohl einen Fall, bei dem ein Komplement von zwei des speziellen Werts Y voreingestellt ist, als auch einen Fall, bei dem der spezielle Wert Y voreingestellt ist, mit der Ausnahme eines ersichtlich ungeeigneten Falls eines Betriebs.
Danach wird ein Startpuls SP, der einen H-Pegel zumindest während der A/D-Wandlungsperiode hält, zugeführt. Da der /Q-Ausgang des RS-Flip-Flops 23 durch das Rücksetzen einen H-Pegel aufweist, starten die Pulszirkulationsschaltungen 2 bis 5 der Systeme A bis D einen Pulszirkulationsbetrieb gleichzeitig als Antwort auf die Eingabe des Startpulses SP. In den Systemen A und B führt der erste Zähler 20 einen Aufwärtszählen durch, wann immer ein Puls der Pulszirkulationsschaltung 3 des Systems B eine Zirkulation durchführt, und führt ein Abwärtszählen durch, wann immer ein Puls der Pulszirkulationsschaltung 2 des Systems A eine Zirkulation durchführt.
Andererseits führt in den Systemen C und D der zweite Zähler 21 ein Aufwärtszählen durch, wann immer ein Puls der Pulszirkulationsschaltung 5 des Systems D eine Zirkulation durchführt, und führt ein Abwärtszählen durch, wann immer ein Puls der Pulszirkulationsschaltung 4 des Systems C eine Zirkulation durchführt. Wenn der Zählwert bestimmt wird, gibt der zweite Zähler 21 ein Bestimmungsbeendigungssignal an den Komparator 22 über die Schnittstelleneinheit 29, die intern vorgesehen ist, aus (siehe 4). Der Komparator 22 bestimmt, ob die Ausgangswerte des zweiten Zählers 21 in sämtlichen Bits null aufweisen. Wenn die Bestimmung beendet ist, gibt der Komparator 22 ein Vergleichsbeendigungssignal (ein Bestimmungslöschsignal) an den zweiten Zähler 21 aus. Wenn der zweite Zähler 21 von einem Anfangsvoreinstellzustand bis zu dem speziellen Wert Y zählt und sämtliche Bits gleich null werden, wird das RS-Flip-Flop 23 gesetzt, und das Wandlungsdatenausgabeprozesssignal Sa eines H-Pegels wird ausgegeben. Das Wandlungsdatenausgabeprozesssignal Sa dient als das Umwandlungsbeendigungssignal für eine externe Schaltung.
Wenn das Wandlungsdatenausgabeprozesssignal Sa auf einen H-Pegel eingestellt wird, wird das UND-Gatter 36 geschlossen, und die Pulszirkulationsschaltungen 2 bis 5 stoppen einen Pulszirkulationsbetrieb. Zu demselben Zeitpunkt stoppt der erste Zähler 20 der Systeme A und B und gibt eine Differenz mit einer 14-Bit-Breite aus, die durch Subtrahieren der Zirkulationsanzahl eines Pulssignals in der ersten Pulszirkulationsschaltung 2 von der Zirkulationsanzahl eines Pulssignals in der zweiten Pulszirkulationsschaltung 3 erzeugt wird. Die Latch und Codierer 14 und 15 latchen (auffangen) die Positionsdaten, die jeweils eine Position eines Pulssignals in den Pulszirkulationsschaltungen 2 und 3 angeben, und geben sie aus. Der Subtrahierer 19 subtrahiert die Positionsdaten, die von dem Latch und Codierer 14 ausgegeben werden, von den Positionsdaten, die von dem Latch und Codierer 15 ausgegeben werden, und gibt die resultierenden Daten mit einer Breite von 4 Bits aus. Wenn ein Carry (Übertrag) (positiver Wert) oder ein Borrow (Leihwert) (negativer Wert) in der vorliegenden Subtraktion auftritt, werden diese auf die 14 Bits höherer Ordnung übertragen. Die 18-Bit-Daten, die durch Summieren der 14 Bits höherer Ordnung und der 4 Bits unterer Ordnung erzeugt werden, werden zu den A/D-Wandlungsdaten DT.
8 ist eine Grafik, die Gesamtfehler darstellt, die eine Nichtlinearität der A/D-Wandlerschaltung 1 enthalten. Die horizontale Achse zeigt die analoge Eingangsspannung Vin, und die vertikale Achse zeigt den Gesamtfehler (%). In 8 wird eine Pulszirkulationsschaltung, die Kennlinien, die in 6 dargestellt sind, für sämtliche Systeme A bis D mit der Umgebungstemperatur von -35 °C, -5 °C, 25 °C, 55 °C und 85 °C verwendet. Wenn die Bezugsspannung xref auf 2,5 V und Δx auf 0,6 V (die Einstellspannung beträgt 3,1 V) eingestellt werden und wenn angenommen wird, dass der Gesamtfehler bei Vin = 2,5 V und 3,1 V gleich null ist, werden die beiden Punkte durch eine gerade Linie verbunden. Die Grafik gibt einen Fehler für die gerade Linie an. Es wird angenommen, dass ein Bereich von 1,2 V (= 2 • Δx) bei Vin = 1,9 V bis 3,1 V (2,5 ± 0,6 V) 100 % eines Spannungsbereichs der analogen Eingangsspannung Vin entspricht.
In dem Eingangsspannungsbereich von 1,2 V mit der Mitte bei dem Mittelwert 2,5 V der speziellen Spannung Vcc, die die Energieversorgungsspannung zum Betrieb der A/D-Wandlerschaltung 1 ist, wird eine sehr ausgezeichnete Linearität zwischen der analogen Eingangsspannung Vin und den A/D-Wandlungsdaten DT gewährleistet. Es ist aus der Grafik deutlich zu sehen, dass sogar dann, wenn eine Temperaturänderung von -35 bis +85 °C auftritt, der Gesamtfehler sehr klein ist und dass eine hohe Linearität unabhängig von der Temperaturänderung aufrechterhalten wird.
Wenn Δx klein eingestellt wird, erhöht sich die Linearität innerhalb des Bereichs von xref ± Δx, aber die Auflösung der Umwandlungszeit wird relativ niedrig. Der Gesamtfehler wird außerhalb des Spannungsbereichs von xref ± Δx schlechter. Dieses wird als ein Faktor auf der Grundlage der Tatsache erachtet, dass die Beziehung zwischen der Energieversorgungsspannung der Pulszirkulationsschaltung und der Zirkulationsanzahl je Zeiteinheit von einer quadratischen Funktion abweicht. Daher ist es vorteilhaft, den Spannungsbereich von xref ± Δx auf gleich oder ein wenig breiter als den Spannungsbereich der analogen Eingangsspannung Vin einzustellen.
In dem Fall einer Bezugsspannung xref von 2,5 V kann, wenn der Spannungsbereich der analogen Eingangsspannung Vin von 1,9 V bis 3,1 V reicht, Δx auf ein wenig größer als 0,6 V eingestellt werden, und wenn der Spannungsbereich der analogen Eingangsspannung Vin von 1,9 V bis 3,5 V oder von 1,5 V bis 3,1 V reicht, kann Δx auf etwas größer als 1,0 V eingestellt werden. Δx kann ein negativer Wert sein. Die Einstellspannung Vset kann beispielsweise auf 1,9 V (Δx = -0,6 V) anstelle auf 3,1 V (Δx = 0,6 V) eingestellt werden.
Wie es oben beschrieben ist, weist die A/D-Wandlerschaltung 1 gemäß der vorliegenden Ausführungsform auf: die erste Pulszirkulationsschaltung 2 und die zweite Pulszirkulationsschaltung 3, die jeweils in einer vertikal gestapelten Weise aufgebaut sind, wobei die Signaleingangsleitung 7 (Vin) zwischen der speziellen Spannungsleitung 6 (Vcc) und der Masseleitung 8 (0 V) angeordnet ist; die dritte Pulszirkulationsschaltung 4 und die vierte Pulszirkulationsschaltung 5, die jeweils in einer vertikal gestapelten Weise aufgebaut sind, wobei die Einstellspannungsleitung 9 (Vset) zwischen der speziellen Spannungsleitung 6 (Vcc) und der Masseleitung 8 (0 V) angeordnet ist; den ersten Zähler 20, der eine Differenz zwischen den Zirkulationsanzahlen der ersten Pulszirkulationsschaltung 2 und der zweiten Pulszirkulationsschaltung 3 zählt; und den zweiten Zähler 21 auf, der eine Differenz zwischen den Zirkulationsanzahlen der dritten Pulszirkulationsschaltung 4 und der vierten Pulszirkulationsschaltung 5 zählt.
In der Konfiguration werden nach dem Zuführen eines Startpulses SP zu den Pulszirkulationsschaltungen 2 bis 5 gleichzeitig der Zählwert des ersten Zählers 20 (die Differenz der Anzahl der Pulszirkulationen) und die Differenz der Pulspositionen der Latch und Codierer 14 und 15 zu einem Zeitpunkt erzeugt, zu dem der zweite Zähler 21 bis zu speziellen Wert Y gezählt hat. Der Zählwert des ersten Zählers 20 und die Differenz der Pulspositionen werden jeweils als Bits höherer Ordnung und Bits niedrigerer Ordnung ausgegeben. Diese Daten werden die A/D-Wandlungsdaten der analogen Eingangsspannung Vin aus der Sicht der Bezugsspannung Vref.
Die vorliegende A/D-Wandlerschaltung 1 besitzt eine ausgezeichnete Linearität zumindest in einem Spannungsbereich der Bezugsspannung xref ± Δx (xref = Vcc/2, Δx = Vset - xref) und eine hohe Wandlungsgenauigkeit, wobei die ausgezeichnete Linearität unabhängig von einer breiten Temperaturänderung aufrechterhalten wird. Wenn die spezielle Spannung Vcc für die Energieversorgungsspannung zum Betrieb eines Sensors etc. verwendet wird, werden A/D-Wandlungsdaten hoher Genauigkeit in einem Spannungsbereich von ±Δx mit der Mitte bei der Bezugsspannung Vref (Vcc/2), die der Mittelwert der speziellen Spannung ist, erzeugt. Dementsprechend kann im Gegensatz zu der A/D-Wandlerschaltung der Vergangenheit, bei der der Temperaturkompensationsbereich auf die Seite hoher Spannung oder die Seite niedriger Spannung begrenzt war, die vorliegende A/D-Wandlerschaltung 1 in geeigneter Weise für eine A/D-Wandlung des Sensorsignals etc. verwendet werden. Da der Punkt γ, bei dem die Differenz der Temperatureigenschaften der Pulszirkulationsschaltung gleich null wird, nicht verwendet wird, wird eine Messung des Punkts γ in der Fabrik oder anderen Orten unnötig.
Die Systeme A und B sind mit den Latch und Codierern 14 und 15 versehen, die eine Bewegungsmenge, die kleiner ist als eine Zirkulation eines Pulssignals, das in der ersten Pulszirkulationsschaltung 2 und der zweiten Pulszirkulationsschaltung 3 zirkuliert, als Positionsdaten erfassen. Die erfassten Positionsdaten werden als Bits niedriger bzw. unterer Ordnung der A/D-Wandlungsdaten verwendet. Dementsprechend wird eine noch größere Auflösung entsprechend der Anzahl der Inverterschaltungen, die die Pulszirkulationsschaltungen 2 und 3 bilden, erzeugt. Es ist nur notwendig, die Latch und Codierer 14 und 15 nach Bedarf bereitzustellen.
Die A/D-Wandlerschaltung 1 gemäß der vorliegenden Ausführungsform verschiebt die Temperaturkennlinie durch die Verwendung der Tatsache, dass die vier Pulszirkulationsschaltungen 2 bis 5 dieselben Eigenschaften aufweisen. Dementsprechend ist es wünschenswert, ein Elementlayout einer integrierten Halbleiterschaltungsvorrichtung unter Berücksichtigung der folgenden Punkte zu entwickeln.

(1) Vier Pulszirkulationsschaltungen 2 bis 5 sind nahe beieinander über demselben Halbleiterchip angeordnet. Dementsprechend wird die Temperatur der Inverterschaltungen Na bis Nx nahezu gleich, und die Temperaturkennlinien können verschoben werden.
(2) Vier Pulszirkulationsschaltungen 2 bis 5 sind mit einer identischen Gestalt und einer identischen Größe angeordnet. Dementsprechend werden die Kennlinien der Inverterschaltungen Na bis Nx gleich, und die Temperaturkennlinien können in günstiger Weise verschoben werden.
(3) Vier Pulszirkulationsschaltungen 2 bis 5 sind in derselben Richtung angeordnet. Dementsprechend wird die Qualität in dem Herstellungsprozess derselbe, und die Temperaturkennlinien können in günstiger Weise verschoben werden.
(4) Die Größe der vier Pulszirkulationsschaltungen 2 bis 5 wird so weit wie möglich erhöht. Dementsprechend wird eine Größenvariation in dem Halbleiterprozess relativ gering, und die Temperaturkennlinien können in günstiger Weise verschoben werden.
(5) Periphere Schaltungen wie beispielsweise der erste Zähler 20, der zweite Zähler 21 und der Komparator 22 sind nahe bei den Pulszirkulationsschaltungen 2 bis 5 über demselben Chip angeordnet. Dementsprechend kann eine parasitäre Kapazität, die eine Verdrahtung begleitet, verringert werden, und es kann eine Fehlfunktion aufgrund einer Signalverzögerung vermieden werden.

(Ausführungsform 2)
9 stellt eine Ausführungsform 2 dar, bei der eine Konfiguration, die die Energieversorgungsspannung für die erste Pulszirkulationsschaltung 2 und die dritte Pulszirkulationsschaltung 4 verwendet, gegenüber der Ausführungsform 1 geändert ist. Die Latch und Codierer 14 und 15 sind nicht vorgesehen, obwohl sie vorgesehen sein können. Eine A/D-Wandlerschaltung 41 ist nützlich für eine Konfiguration, bei der es keine andere Alternative gibt, als ein rückseitiges Gate eines N-Kanal-MOS-Transistors, der die Pulszirkulationsschaltungen 2 und 4, die Eingangspegelverschiebungsschaltung 10 etc. bildet, mit dem Substratpotenzial (Masse) zu koppeln.
Eine erste Verstärkerschaltung 42 ist eine invertierende Verstärkungsschaltung, die mit einem Operationsverstärker 42a und Widerständen 42b und 42c aufgebaut ist. Die erste Verstärkerschaltung 42 nimmt die analoge Eingangsspannung Vin und die Bezugsspannung Vref auf und gibt eine Spannung, die durch die Gleichung (11) ausgedrückt wird, aus. Im Gegensatz zu der Ausführungsform 1 wird den Inverterschaltungen Na bis Nx der ersten Pulszirkulationsschaltung 2 eine Spannung von einer Ausgangsleitung der ersten Verstärkerschaltung 42 und der Masseleitung 8 zugeführt. $Ausgangsspannung der ersten Verstärkerschaltung 42 = Vref - (Vin - Vref)$
Eine zweite Verstärkerschaltung 43 ist mit einem Operationsverstärker 43a und Widerständen 43b und 43c aufgebaut. Die zweite Verstärkerschaltung 43 nimmt die Einstellspannung Vset und die Bezugsspannung Vref auf und gibt eine Spannung, die durch die Gleichung (12) ausgedrückt wird, aus. Im Gegensatz zu der Ausführungsform 1 wird den Inverterschaltungen Na bis Nx der dritten Pulszirkulationsschaltung 4 eine Spannung von einer Ausgangsleitung der zweiten Verstärkerschaltung 43 und der Masseleitung 8 zugeführt. $Ausgangsspannung der zweiten Verstärkerschaltung 43 = Vref - (Vset - Vref)$
Die Verbindungskonfiguration in der zweiten Pulszirkulationsschaltung 3 und der vierten Pulszirkulationsschaltung 5 ist dieselbe wie in der Ausführungsform 1. Durch die obige Konfiguration werden sämtliche Sourceanschlüsse und rückseitigen Gateanschlüsse der N-Kanal-MOS-Transistoren, die auf der Niederpotenzialseite der Pulszirkulationsschaltungen 2 bis 5 angeordnet sind, mit dem Massepotenzial gekoppelt. Die Eingangspegelverschiebungsschaltung 11 ist auf der Eingangsseite der Inverterschaltung (NAND-Gatter) Na der Pulszirkulationsschaltungen 2 bis 5 vorgesehen, und die Ausgangspegelverschiebungsschaltung 13 ist auf der Ausgangsseite der Inverterschaltung Nx der Pulszirkulationsschaltungen 2 bis 5 vorgesehen.
Gemäß der vorliegenden Konfiguration gilt wie in dem Fall der Ausführungsform 1 die folgende Beziehung: Das heißt, wenn die Energieversorgungsspannung der Pulszirkulationsschaltung 3 des Systems B um ΔxAB erhöht wird, verringert sich die Energieversorgungsspannung der Pulszirkulationsschaltung 2 des Systems A um ΔxAB, und wenn die Energieversorgungsspannung der Pulszirkulationsschaltung 5 des Systems D um Δx erhöht wird, verringert sich die Energieversorgungsspannung der Pulszirkulationsschaltung 4 des Systems C um Δx. Daher werden die A/D-Wandlungsdaten DT entsprechend der Gleichung (10) wie in dem Fall der Ausführungsform 1 erzeugt, und es wird derselbe Betriebseffekt wie in der Ausführungsform 1 erzielt.
In einem MOS-Transistor beeinflusst eine Potenzialdifferenz zu dem rückseitigen Gateanschluss die Eigenschaften aufgrund eines Substratvorspannungseffekts. In der Ausführungsform 1 weicht jeder Anschluss der Transistoren, die die erste Pulszirkulationsschaltung 2 und die dritte Pulszirkulationsschaltung 4 bilden, von dem Massepotenzial ab, und jeder Anschluss der Transistoren, die die zweite Pulszirkulationsschaltung 3 und die vierte Pulszirkulationsschaltung 5 bilden, liegt dicht bei dem Massepotenzial. Wenn daher keine andere Alternative vorhanden ist, als den rückseitigen Gateanschluss mit dem Substratpotenzial (Masse) zu koppeln, wird leicht ein Unterschied in den Eigenschaften zwischen beiden Transistoren, die ein Paar bilden, erzeugt. Im Vergleich dazu wird in der vorliegenden Ausführungsform, da sämtliche Anschlüsse der Transistoren, die die erste bis vierte Pulszirkulationsschaltung 2 bis 5 bilden, nahe bei dem Massepotenzial liegen, kaum ein Unterschied in den Eigenschaften zwischen beiden Transistoren erzeugt. Dementsprechend werden die A/D-Wandlungsdaten mit noch höherer Genauigkeit erzeugt.
In der Ausführungsform 1 sind die erste Pulszirkulationsschaltung 2 und die zweite Pulszirkulationsschaltung 3 in einer vertikal gestapelten Weise ausgebildet, wobei die Signaleingangsleitung 7 zwischen der speziellen Spannungsleitung 6 und der Masseleitung 8 angeordnet ist, und die dritte Pulszirkulationsschaltung 4 und die vierte Pulszirkulationsschaltung 5 sind in einer vertikal gestapelten Weise ausgebildet, wobei die Einstellspannungsleitung 9 zwischen der speziellen Spannungsleitung 6 und der Masseleitung 8 angeordnet ist. Daher wird die Bezugsspannung xref unausweichlich gleich Vcc/2. Im Vergleich dazu gibt es in der vorliegenden Ausführungsform keine derartigen Einschränkungen. Daher ist die Bezugsspannung xref nicht auf Vcc/2 beschränkt, sondern sollte unmittelbar eine Spannung sein, mit der die Eigenschaften der Pulszirkulationsschaltungen 2 bis 5 durch eine quadratische Funktion angenähert werden können.
(Ausführungsform 3)
10 stellt eine Ausführungsform 3 dar, bei der eine Konfiguration eines Komparators im Vergleich zu der Ausführungsform 1 geändert ist. Die Latch und Codierer 14 und 15 sind nicht vorgesehen (sie können jedoch vorgesehen sein). Eine A/D-Wandlerschaltung 51 enthält einen Komparator 52, der eine Differenz A, die von dem zweiten Zähler 21 ausgegeben wird, mit einem Vergleichsbezugswert B, der der voreingestellte Wert ist, vergleicht. Die voreingestellten Daten bzw. Voreinstelldaten des zweiten Zählers 21 werden mit sämtlichen Bits auf null (L-Pegel) eingestellt, und wenn ein Rücksetzpuls RP eingegeben wird, werden sämtliche Bits des Zählwerts auf null zurückgesetzt. Bevor ein Startpuls SP der ersten bis vierten Pulszirkulationsschaltung 2 bis 5 zugeführt wird, wird ein spezieller Wert Y als der Vergleichsbezugswert dem Komparator 52 zugeführt. Wenn ein Ausgang des Komparators 52 umgekehrt wird, wird ein Wandlungsdatenausgabeprozesssignal Sa ausgegeben.
11 stellt eine Schaltungskonfiguration des Komparators 52 mit einer 4-Bit-Konfiguration dar. Die tatsächliche Konfiguration weist jedoch dieselbe Anzahl von Bits wie der zweite Zähler 21 auf. Vergleichsbezugswerte B4 (MSB) bis B0 (LSB) werden durch einen Inverter 52a umgekehrt und in ein NOR-Gatter 52b und ein NAND-Gatter 52c zusammen mit einem Ausgangswert A3 (MSB) bis A0 (LSB) des zweiten Zählers 21 jeweils Bit-Paar-weise eingegeben. A0 und B0 werden nur in das NOR-Gatter 52b eingegeben.
Ein Ausgang eines NOR-Gatters 52b, in das A0 und B0 eingegeben werden, und ein Ausgang eines NAND-Gatters 52c, in das A1 und B1 eingegeben werden, werden in ein NAND-Gatter 52d eingegeben. Ein Ausgang eines NOR-Gatters 52b, in das A1 und B1 eingegeben werden, wird durch einen Inverter 52e invertiert und in ein NAND-Gatter 52f zusammen mit einem Ausgang des NAND-Gatters 52d eingegeben. Ein Ausgang eines NAND-Gatters 52c, in das A2 und B2 eingegeben werden, wird in ein NAND-Gatter 52g zusammen mit einem Ausgang eines NAND-Gatters 52f eingegeben. Dasselbe gilt für die NAND-Gatter 52h bis 52j.
Ein Ausgang des NAND-Gatters 52j dient über einen Inverter 52k und ein UND-Gatter 52l als ein Vergleichsergebnissignal. Ein Vergleichsstartsignal, das von dem zweiten Zähler 21 eingegeben wird, wird in einen Anschluss des UND-Gatters 52l durch eine gerade Anzahl von Invertern 52m eingegeben und zusätzlich als ein Vergleichsbeendigungssignal durch eine gerade Anzahl von Invertern 52n ausgegeben. Eine Gatterfortpflanzungsverzögerungszeit der Inverter 52m ist größer als eine Verzögerungszeit der Komparatorschaltung.
Der Komparator 52 öffnet das UND-Gatter 521, wenn die Gatterfortpflanzungsverzögerungszeit verstrichen ist, nachdem das Vergleichsstartsignal eines H-Pegels eingegeben wurde. Wenn zu diesem Zeitpunkt (Ausgangswert A des zweiten Zählers 21) ≥ (Vergleichsbezugswert B) gilt, wird ein Vergleichsergebnissignal eines H-Pegels ausgegeben. Dementsprechend wird das RS-Flip-Flop 23, das in 10 dargestellt ist, gesetzt, und es wird ein Wandlungsdatenausgabeprozesssignal Sa eines H-Pegels und somit ein Umwandlungsbeendigungssignal ausgeben. Wie in dem Fall der Ausführungsform 1 ist es, wenn die Möglichkeit besteht, dass der Komparator 52 aufgrund einer zu schnellen Änderung des Ausgangswerts des Zählers 21 einen Bestimmungsbetrieb nicht durchführt, vorteilhaft, die Bits niedriger Ordnung des Ausgangswerts des Zählers 21 zur Bestimmung nicht zu verwenden. Außerdem wird gemäß der vorliegenden Ausführungsform, die oben beschrieben ist, derselbe Betriebseffekt wie in der Ausführungsform 1 erzielt.
(Ausführungsformen 4, 5 und 6)
12, 13 und 14 stellen A/D-Wandlerschaltungen 61, 62 und 63 gemäß den jeweiligen Ausführungsformen 4, 5 und 6 dar. Diese A/D-Wandlerschaltungen unterscheiden sich von derjenigen der Ausführungsform 1 in der Konfiguration des Zählers. Die A/D-Wandlerschaltungen 61, 62 und 63 sind mit Zählern 64 und 65, die jeweils der ersten Pulszirkulationsschaltung 2 und der zweiten Pulszirkulationsschaltung 3 entsprechen, anstelle des ersten Zählers 20 der Systeme A und B versehen. In Begleitung zu den Latches 66 und 67 und einem Subtrahierer 68 bilden die Zähler 64 und 65, die ein Paar bilden, beispielsweise einen 14-Bit-Aufwärts/Abwärts-Zähler der zweiten Art. Wenn ein Rücksetzpuls RP eingegeben wird, setzen die Zähler 64 und 65 den Zählwert auf null zurück und führen jeweils ein Aufwärtszählen als Antwort auf Ausgangssignale der ersten Pulszirkulationsschaltung 2 und der zweiten Pulszirkulationsschaltung 3 durch.
Die Ausgangswerte der Zähler 64 und 65 werden als Antwort auf ein Wandlungsdatenausgabeprozesssignal Sa eines H-Pegels in den Latches 66 und 67 gehalten. Daten der Zirkulationsanzahl, die in den Latches 66 und 67 gehalten werden, dienen als die 14 Bits der höheren Ordnung, und Positionsdaten, die von den Latch und Codierern 14 und 15 ausgegeben werden, dienen als die 4 Bits niedriger Ordnung. Der Subtrahierer 68 subtrahiert die Zirkulationsanzahl und die Positionsdaten des Systems A von der Zirkulationsanzahl und den Positionsdaten des Systems B und erzeugt 18-Bit-A/D-Wandlungsdaten DT. Die vorliegende Subtraktion wird synchron zu dem Taktpuls CLK durchgeführt. Es ist nur notwendig, die Latch und Codierer 14 und 15 nach Bedarf vorzusehen.
Die Systeme C und D der A/D-Wandlerschaltungen 61 und 62, die in 12 und 13 dargestellt sind, weisen dieselbe Konfiguration wie diejenigen, die jeweils in 1 und 10 dargestellt sind, auf. In 12 sind das Bestimmungsbeendigungssignal (Vergleichsstartsignal) und das Bestimmungslöschsignal (Vergleichsbeendigungssignal) zwischen dem zweiten Zähler 21 und dem Komparator 22 weggelassen.
Die Systeme C und D der A/D-Wandlerschaltung 63, die in 14 dargestellt ist, sind mit Zählern 69 und 70, die jeweils der dritten Pulszirkulationsschaltung 4 und der vierten Pulszirkulationsschaltung 5 entsprechen, anstelle des zweiten Zählers 21 auf ähnliche Weise wie die Systeme A und B versehen. In Begleitung zu den Latches 71 und 72 und einem Subtrahierer 73 bilden die Zähler 69 und 70, die ein Paar bilden, einen Aufwärtszähler der zweiten Art. Wenn ein Rücksetzpuls RP eingegeben wird, setzen die Zähler 69 und 70 den Zählwert auf null zurück und führen jeweils ein Aufwärtszählen als Antwort auf Ausgangssignale der dritten Pulszirkulationsschaltung 4 und der vierten Pulszirkulationsschaltung 5 durch.
Ausgangswerte der Zähler 69 und 70 werden in den Latches 71 und 72 synchron zu dem Taktpuls CLK gehalten. Der Subtrahierer 73 subtrahiert die Daten der Zirkulationsanzahl des Systems C von den Daten der Zirkulationsanzahl des Systems D und erzeugt Differenzdaten der Zirkulationsanzahl. Die vorliegende Subtraktion wird ebenfalls synchron zu dem Taktpuls CLK durchgeführt. Der Komparator 52 vergleicht die Differenzdaten der Zirkulationsanzahl A mit dem Vergleichsbezugswert B (spezieller Wert Y), der der voreingestellte Wert ist. Im Gegensatz zu dem RS-Flip-Flop 23, das in 1 dargestellt ist, führt ein RS-Flip-Flop 74 einen Setz- und Rücksetzbetrieb synchron zu dem Taktpuls CLK durch.
Gemäß den Ausführungsformen 4, 5 und 6 können allgemeine Aufwärtszähler 64, 65, 69 und 70 verwendet werden. In der A/D-Wandlerschaltung 63, die die Zähler 69 und 70 in den Systemen C und D verwendet, führen die Zähler 69 und 70 selbst ein Zählen durch Erfassen sämtlicher Flanken durch. Daher gibt es kein Weglassen beim Zählen. Bevor ein Vergleichsbetrieb durch den Komparator 52 durchgeführt wird, ist es jedoch notwendig, einen Subtraktionsbetrieb durch den Subtrahierer 73 durchzuführen. Dementsprechend wird der Vergleichsbetrieb um gerade ebenso viel verzögert und kann in einigen Fällen einen A/D-Wandlungsfehler verursachen.
Andererseits ist es in den A/D-Wandlerschaltungen 61 und 62, die die allgemeinen Aufwärtszähler 64 und 65 in den Systemen A und B verwenden, nur notwendig, die Subtraktion mittels des Subtrahierers 68 nur einmal zum Ende der Umwandlung durchzuführen. Daher können die A/D-Wandlerschaltungen 61 und 62 den Subtraktionsbetrieb sogar nach einem Start der nächsten A/D-Wandlung durchführen. Dementsprechend ist es möglich, A/D-Wandlungsdaten mit hoher Genauigkeit unter Verwendung der allgemeinen Aufwärtszähler 64 und 65 zu erzeugen.
(Ausführungsform 7)
Im Folgenden wird eine Ausführungsform 7 mit Bezug auf 15 und 16 beschrieben. Eine A/D-Wandlerschaltung 81, die in 15 dargestellt ist, ist mit einem Pegelschieber und Multiplexern 82 und 83 versehen, die ein Pulssignal von Inverterschaltungen Na, Nb, --, die durch einen voreingestellten Wert niedrigerer Ordnung spezifiziert werden und an derselben Position im Vergleich zueinander in der dritten Pulszirkulationsschaltung 4 und der vierten Pulszirkulationsschaltung 5 angeordnet sind, holen. Der Pegelschieber und die Multiplexer 82 und 83 geben das geholte Pulssignal an einen Abwärtszähleingangsanschluss und einen Aufwärtszähleingangsanschluss des zweiten Zählers 21 nach der Durchführung einer Pegelumwandlung aus. Ein ODER-Gatter 85 gibt einen Carry-Wert „1“ aus, wenn der voreingestellte Wert niedriger Ordnung binär nicht „000“ ist. Ein Addierer 86 addiert einen voreingestellten Wert höherer Ordnung und den Carry-Wert und gibt den addierten Wert in den zweiten Zähler 21 ein.
16 stellt die dritte Pulszirkulationsschaltung 4 und die vierte Pulszirkulationsschaltung 5, die einem voreingestellten Wert niedriger Ordnung zugeordnet sind, dar. Obwohl eine Konfiguration mit drei Bits dargestellt ist, werden tatsächlich mehr Bits verwendet. Die Pulszirkulationsschaltungen 4 und 5 werden durch Bereitstellen einer ungeraden Anzahl von Inverterschaltungen, die das NAND-Gatter Na und die Inverter Nb, Nc, -- enthalten, dazu gebracht, zu oszillieren. Da das vorliegende Beispiel neun Inverterschaltungen Na, --, Ni (=Nx) aufweist, können nur acht Inverterschaltungen mit der 3-Bit-Konfiguration ausgewählt werden.
Daher wird eine Ausgangsposition des NAND-Gatters Na an der Spitze als binäre „001“ definiert, eine Ausgangsposition des Inverters Nb als binäre „010“ definiert, und auf ähnliche Weise eine Ausgangsposition des Inverters Nh als binäre „111“ definiert, und die Ausgangsposition des Inverters Ni an dem Ende wird als binäre „000“ definiert. Die Ausgangsposition der Inverter Nd und Ne, die in der Mitte angeordnet sind, wird als binäre „100“ definiert. In einem tatsächlichen Entwurf ist es nur notwendig, einen der Inverter Nd und Ne als die Ausgangsposition „100“ zu definieren. In 16 sind in bei den 3-Bit-Positionsdaten (voreingestellter Wert niedriger Ordnung) exakte Positionen von neun Inverterschaltungen Na bis Ni als ein Bezugswert, beispielsweise als 1/9 (= 0,111), 2/9 (= 0,222), --, 8/9 (= 0,990) und 9/9 (= 1) gezeigt. In Reihe darunter sind Werte der 3-Bit-Positionsdaten, die oben definiert sind, gezeigt.
Wenn der spezielle Wert Y beispielsweise auf 500,7 eingestellt wird, wird als ein voreingestellter Wert höherer Ordnung 500 + 1 (1 ist ein Carry-Wert) = 501 in dem zweiten Zähler 21 eingestellt, und als ein voreingestellter Wert niedriger Ordnung werden die Positionsdaten 101 (0,667) oder 110 (0,778) in der Nähe von 0,7 eingestellt. Das heißt, ein Pulssignal, das eine Zirkulation von der Inverterschaltung Na als Antwort auf den zugeführten Startpuls SP gestartet hat, zirkuliert in den Pulszirkulationsschaltungen 4 und 5 um 0,7 Runden und wird bei der Position der Inverterschaltung Nf oder Ng geholt und in den zweiten Zähler 21 eingegeben. Ein Pulssignal danach wiederholt eine Zirkulation von 500 Runden mit der Holposition als dem Startpunkt.
Ähnlich wie in der vorliegenden Ausführungsform kann, wenn ein Pulssignal von einer Position geholt wird, die durch den voreingestellten Wert niedriger Ordnung in der dritten Pulszirkulationsschaltung 4 und der vierten Pulszirkulationsschaltung 5 spezifiziert wird, die Auflösung verbessert werden, ohne den speziellen Wert Y zu erhöhen, das heißt, ohne die A/D-Wandlungszeit zu erhöhen. Wenn die Wandlungssteuerschaltung 37 eine Betriebsverzögerung aufweist und eine Ausgabe des Wandlungsdatenausgabeprozesssignals Sa dadurch verzögert wird, wird der spezielle Wert Y in der Verringerungsrichtung hinsichtlich des voreingestellten Werts niedriger Ordnung eingestellt. Dementsprechend kann eine Verschlechterung der Wandlungsgenauigkeit aufgrund der Verzögerung im Voraus verhindert werden.
In der vorliegenden Ausführungsform ist ein Inverter 84 (Verzögerungsschaltung) zwischen dem UND-Gatter 36 und den Eingangspegelverschiebungsschaltungen 10 und 11 der ersten Pulszirkulationsschaltung 2 und der zweiten Pulszirkulationsschaltung 3 vorgesehen, um den Startpuls SP um eine Zeit zu verzögern, die einer Verzögerungszeit des zweiten Zählers 21, des Komparators 22 und des RS-Flip-Flops 23 entspricht. Dementsprechend ist es möglich, den Start des Zirkulationsbetriebs der ersten Pulszirkulationsschaltung 2 und der zweiten Pulszirkulationsschaltung 3 gegenüber dem Start des Zirkulationsbetriebs der dritten Pulszirkulationsschaltung 4 und der vierten Pulszirkulationsschaltung 5 um die Verzögerungszeit von einem Zeitpunkt, zu dem eine Differenz der Zirkulationsanzahl eines Pulssignals in der dritten Pulszirkulationsschaltung 4 und der Zirkulationsanzahl eines Pulssignals in der vierten Pulszirkulationsschaltung 5 den speziellen Wert Y erreicht, bis zu einem Zeitpunkt, zu dem das Wandlungsdatenausgabeprozesssignal Sa ausgegeben wird, zu verzögern. Demzufolge ist es möglich, zu verhindern, dass sich die Anzahl von Pulszirkulationen in der ersten Pulszirkulationsschaltung 2 und der zweiten Pulszirkulationsschaltung 3 im Vergleich zu dem ursprünglichen Wert aufgrund der Betriebsverzögerung der Wandlungssteuerschaltung 37 erhöht, und es ist möglich, die A/D-Wandlungsdaten mit hoher Genauigkeit zu erzeugen.
Die vorliegende Ausführungsform verwendet eine Konfiguration, bei der der voreingestellte Wert niedriger Ordnung verwendet werden kann und gleichzeitig der Inverter 84 als eine Verzögerungsschaltung vorgesehen ist. Es ist jedoch ebenfalls vorteilhaft, eine Konfiguration zu verwenden, bei der mindestens einer von diesen vorgesehen ist.
(Ausführungsform 8)
Im Folgenden wird eine Ausführungsform 8 mit Bezug auf 17 bis 19 beschrieben. Die vorliegende Ausführungsform betrifft eine Technologie, bei der eine Offset-Spannung eines Operationsverstärkers, der in einer Eingangsschnittstelle enthalten ist, durch die Verwendung einer A/D-Wandlerschaltung eines TAD-Systems ausgelöscht bzw. beseitigt wird.
Die 17 und 18 stellen Eingangsschnittstellen 91 und 92 dar, die jeweils eine analoge Eingangsspannung Vin und eine Einstellspannung Vset an eine A/D-Wandlerschaltung 93 ausgeben. Diese Eingangsschnittstellen 91 und 92 sind in derselben integrierten Halbleiterschaltungsvorrichtung wie die A/D-Wandlerschaltung 93 ausgebildet. Die A/D-Wandlerschaltung 93 weist eine Konfiguration, bei der ein Signal eines 1/2 (halben) Zyklus bzw. ein Halbzyklussignal Sh (Wechselsignal), das zwischen der ersten halben Periode und der zweiten halben Periode einer A/D-Wandlungsperiode unterscheidet, erzeugt und ausgegeben wird, zusätzlich zu der Konfiguration einer der A/D-Wandlerschaltungen, die oben beschrieben sind oder unten beschrieben werden, auf. Eine Eingangsspannung Vs von einem Sensor etc. ist eine Signalspannung, die sich innerhalb des Bereichs von 0 V bis Vcc (5 V) als dem Energieversorgungsspannungsbereich ändert.
In 17 verstärkt ein Operationsverstärker 94 eine Eingangsspannung Vs um -k1 (0 < k1 < 1) auf der Grundlage einer Spannung von Vcc/2 (2,5 V), um die analoge Eingangsspannung Vin zu erzeugen. Dem nicht invertierenden Eingangsanschluss des Operationsverstärkers 94 wird eine halbe Spannung Vcc/2, die durch Teilen der speziellen Spannung Vcc mittels der Widerstände 95 und 96 mit demselben Widerstandswert erzeugt wird, zugeführt, und dessen invertierender Eingangsanschluss ist mit Widerständen 97 und 98 gekoppelt, die die Verstärkung bestimmen. Ein Widerstandswert des Widerstands 97 wird auf größer als ein Widerstandswert des Widerstands 98 eingestellt. Ein Operationsverstärker 99 gibt die Einstellspannung Vset, die durch Teilen der speziellen Spannung Vcc mittels der Widerstände 100 und 101 mit unterschiedlichen Widerstandswerten erzeugt wird, aus.
In 18 gibt ein Operationsverstärker 102 eine halbe Spannung Vcc/2, die durch Teilen der speziellen Spannung Vcc mittels der Widerstände 95 und 96 mit demselben Widerstandswert erzeugt wird, aus. Ein Operationsverstärker 103 gibt eine Eingangsspannung Vs, die durch Widerstände 104 und 105 auf der Grundlage der Spannung Vcc/2 geteilt wird, als analoge Eingangsspannung Vin aus. Das heißt, die Eingangsspannung Vs wird mit +k2 (0 < k2 < 1) auf der Grundlage der Spannung Vcc/2 verstärkt, um die analoge Eingangsspannung Vin zu erzeugen.
19 stellt eine Konfiguration der Operationsverstärker 94, 99, 102 und 103, die oben beschrieben sind, dar. Dieser Operationsverstärker enthält eine Differenzpaarunterschaltung 106, eine Ausgangsunterschaltung 107, eine Eingangswechselunterschaltung 108, eine Ausgangswechselunterschaltung 109, eine Lastunterschaltung 110, einen Transistor 111 (Konstantstromunterschaltung) und eine Phasenkompensationsunterschaltung 112.
Die Differenzpaarunterschaltung 106 ist mit einem ersten Transistor 106a und einem zweiten Transistor 106b aufgebaut, und ihr wird ein konstanter Strom über einen Transistor 111 zugeführt. Die Ausgangsunterschaltung 107 ist in der letzten Stufe der Differenzpaarunterschaltung 106 angeordnet und mit einem Transistor 107a, dem eine Vorspannungsspannung zugeführt wird, und einem Transistor 107b, in den eine Ausgangsspannung der Differenzpaarunterschaltung 106 eingegeben wird, aufgebaut. Die Lastunterschaltung 110 ist mit Transistoren 110a und 110b aufgebaut.
Die Eingangswechselunterschaltung 108 ist mit vier analogen Schaltern 108a bis 108d aufgebaut und gibt Eingangsspannungen, die jeweils in einen nicht invertierenden Eingangsanschluss und einen invertierenden Eingangsanschluss gespeist werden, an den ersten Transistor 106a und den zweiten Transistor 106b oder den zweiten Transistor 106b und den ersten Transistor 106a entsprechend einem Signal eines 1/2 (halben) Zyklus bzw. Halbzyklussignals Sh und einem durch einen Inverter 113 invertierten Signal des Signals Sh aus. Die Ausgangswechselunterschaltung 109 ist mit vier analogen Schaltern 109a bis 109d aufgebaut und gibt eine Ausgangsspannung des ersten Transistors 106a oder des zweiten Transistors 106b an die Ausgangsunterschaltung 107 entsprechend dem Halbzyklussignal Sh und dessen invertiertem Signal aus.
Wenn das Halbzyklussignal Sh einen H-Pegel aufweist, werden die analogen Schalter 108a, 108b, 109a und 109b auf EIN eingestellt, und die analogen Schalter 108c, 108d, 109c und 109d werden auf AUS eingestellt. Wenn das Halbzyklussignal Sh einen L-Pegel aufweist, werden sämtliche Schalter umgekehrt. Das heißt, wenn der Pegel des Halbzyklussignals Sh umgekehrt wird, wird eine Kopplung des ersten Transistors 106a und des zweiten Transistors 106b der Differenzpaarunterschaltung 106 und der Transistoren 110a und 110b der Lastunterschaltung 110 in Bezug auf die Ausgangsunterschaltung 107 entgegengesetzt. Dementsprechend wird die Richtung (positiv/negativ) einer Offset-Spannung des Operationsverstärkers entgegengesetzt.
Andererseits ändert sich in der A/D-Wandlerschaltung 93 eines TAD-Systems eine Pulszirkulationsgeschwindigkeit in den Pulszirkulationsschaltungen 2 bis 5 während einer A/D-Wandlungsperiode entsprechend der Größe der Spannungen Vcc - Vin und Vin, die an die Pulszirkulationsschaltungen 2 und 3 angelegt werden, und entsprechend der Größe der Spannungen Vcc - Vset und Vset, die an die Pulszirkulationsschaltungen 4 und 5 angelegt werden. Daher erzeugt die A/D-Wandlerschaltung 93 A/D-Wandlungsdaten für einen Mittelwert der analogen Eingangsspannung Vin und einen Mittelwert der Einstellspannung Vset während der A/D-Wandlungsperiode.
Daher wird der Pegel des Halbzyklussignals Sh in der ersten halben Periode und der zweiten halben Periode eines Zyklus der A/D-Wandlung umgekehrt, wodurch die Richtung der Offset-Spannung der Operationsverstärker 94, 99, 102 und 103 umgekehrt wird. Entsprechend diesem Schema wird der Mittelwert der Offset-Spannung, die in der analogen Eingangsspannung Vin und der Einstellspannung Vset enthalten ist, über einen Zyklus der A/D-Wandlung gleich null, und es ist möglich, A/D-Wandlungsdaten hoher Genauigkeit zu erzeugen, bei denen eine Offset-Spannung eines Operationsverstärkers ausgelöscht wird.
Vor der Umkehrung des Pegels des Halbzyklussignals Sh zu dem mittleren Zeitpunkt eines A/D-Wandlungszyklus ist es vorteilhaft, einmal den Startpuls SP auf einen L-Pegel zurückzubringen, um den Pulszirkulationsbetrieb der A/D-Wandlerschaltung 93 zu stoppen, und nach dem Umkehren des Pegels des Halbzyklussignals Sh und nach dem Warten einer Stabilisierungszeit den Startpuls SP erneut auf einen H-Pegel zurückzubringen, um den Pulszirkulationsbetrieb wieder aufzunehmen.
Eine Offset-Kompensation eines Operationsverstärkers gemäß der vorliegenden Ausführungsform verwendet die Spannungsausgleichseigenschaft in einem Pulszirkulationsbetrieb, die die A/D-Wandlerschaltung 93 besitzt. Dementsprechend werden eine Abtast-Halte-Schaltung zum Halten von Zirkulationsdaten an dem Ende der ersten halben Periode und eine Addierschaltung zum Addieren der Zirkulationsdaten der ersten halben Periode und der Zirkulationsdaten der zweiten halben Periode unnötig.
(Ausführungsform 9)
Im Folgenden wird eine Ausführungsform 9 mit Bezug auf 20 beschrieben. Die Ausführungsform 9 ist ein Beispiel der Anwendung einer A/D-Wandlerschaltung für einen Hall-Sensor. Ein Hall-Sensor 114 enthält eine Hall-Element 115, eine Schaltschaltung 116 und eine Differenzverstärkerschaltung 117. Eine A/D-Wandlerschaltung 93 ist eine der A/D-Wandlerschaltungen, die oben beschrieben sind oder die unten beschrieben wird, und führt eine A/D-Wandlung einer Hall-Spannung VH, die von dem Hall-Element 115 ausgegeben und von der Differenzverstärkerschaltung 117 verstärkt wird, durch. Die A/D-Wandlerschaltung 93 erzeugt das Halbzyklussignal Sh (Schaltsignal), das oben beschrieben ist, und gibt dieses aus.
Das Hall-Element 115 enthält ein Anschlusspaar 115a und 115b, die ein Paar bilden, und ein Anschlusspaar 115c und 115d, die ein anderes Paar bilden. Das Hall-Element 115 wird mit einem konstanten Strom durch einen Steuerstrom Ic angesteuert und gibt eine Hall-Spannung VH aus, die proportional zu dem Steuerstrom Ic und einer Flussdichte B entsprechend den magnetoelektrischen Umwandlungseigenschaften ist.
Die Schaltschaltung 116 schaltet zwischen einem Anschlusspaar, das den Steuerstrom Ic durch das Hall-Element 115 entsprechend dem Halbzyklussignal Sh fließen lässt, und einem Anschlusspaar, das die Hall-Spannung VH, die der Differenzverstärkerschaltung 117 von dem Hall-Element 115 entsprechend dem Halbzyklussignal Sh zuzuführen ist, erfasst.
Da das Hall-Element 115 als eine Brückenschaltung betrachtet werden kann, die mit einem parasitären Widerstand ausgebildet ist, weist das Hall-Element 115 eine Offset-Spannung in seinem Ausgang auf, die von der Brückenschaltung herrührt. Dementsprechend wird der Pegel des Halbzyklussignals Sh in der ersten halben Periode und der zweiten halben Periode eines Zyklus der A/D-Wandlung umgekehrt. Zu diesem Zeitpunkt werden das Anschlusspaar, das bewirkt, dass der Steuerstrom Ic fließt, und das Anschlusspaar zur Erfassung durch die Schaltschaltung 116 ausgetauscht, und die Polarität einer Offset-Spannung, die in dem Ausgang von dem Hall-Element 115 enthalten ist, wird entgegengesetzt. In der ersten halben Periode fließt beispielsweise ein Strom von dem Anschluss 115a zu dem Anschluss 115b, und es wird eine Erfassung in den Anschlüssen 115c und 115d durchgeführt. In der zweiten halben Periode fließt ein Strom von dem Anschluss 115c zu dem Anschluss 115d, und es wird eine Erfassung in den Anschlüssen 115b und 115a, nachdem die Anschlussposition um 90 Grad gedreht wurde, durchgeführt. Zu diesem Zeitpunkt weist die Hall-Spannung VH, die in dem Ausgang enthalten ist, in der ersten halben Periode und der zweiten halben Periode eines Zyklus der A/D-Wandlung dieselbe Polarität auf, eine Offset-Spannung, die in dem Ausgang enthalten ist, weist jedoch eine entgegengesetzte Polarität auf. Dementsprechend wird ein Mittelwert der Offset-Spannung über einen Zyklus der A/D-Wandlung gleich null. Wenn daher eine A/D-Wandlung der Hall-Spannung VH, die von der Differenzverstärkerschaltung 117 verstärkt wird, durch die A/D-Wandlerschaltung 93 durchgeführt wird, ist es möglich, eine Addition der ersten halben Periode und der zweiten halben Periode durchzuführen, ohne eine Abtast-Halte-Schaltung und eine Addierschaltung wie in dem Fall der Ausführungsform 8 zu verwenden. Daher ist es möglich, A/D-Wandlungsdaten hoher Genauigkeit zu erzeugen, bei denen eine Offset-Spannung ausgelöscht ist.
Außerdem ist es in der vorliegenden Ausführungsform, bevor der Pegel des Halbzyklussignals Sh zu dem mittleren Zeitpunkt eines A/D-Wandlungszyklus umgekehrt wird, vorteilhaft, einmal den Startpuls SP auf einen L-Pegel zurückkehren zu lassen, um den Pulszirkulationsbetrieb der A/D-Wandlerschaltung 93 zu stoppen, und nach dem Umkehren des Pegels des Halbzyklussignals Sh und nach dem Warten einer Stabilisierungszeit den Startpuls SP erneut auf einen H-Pegel zurückkehren zu lassen, um den Pulszirkulationsbetrieb wieder aufzunehmen.
(Ausführungsform 10)
Im Folgenden wird eine Ausführungsform 10 mit Bezug auf 21 beschrieben. Die vorliegende Ausführungsform betrifft eine Technologie, bei der ein ratiometrisches A/D-Wandlungssystem durch die Verwendung des Merkmals einer A/D-Wandlerschaltung aufgebaut ist. Eine A/D-Wandlerschaltung 93 ist eine der A/D-Wandlerschaltungen, die oben beschrieben sind oder die unten beschrieben werden.
Eine Eingangsschnittstelle 118, die in 21 dargestellt ist, nimmt eine Spannung, die zu wandeln ist (eine unterteilte Spannung der speziellen Spannung Vcc, die der erfassten physikalischen Größe entspricht), von Dehnungsmesswiderständen 119a und 119b (die Widerstandswerte sind R1 und R2) eines Drucksensors 119 mit einer Halbbrückenkonfiguration beispielsweise auf und gibt diese als eine analoge Eingangsspannung Vin durch einen Operationsverstärker 103 als Puffer aus. Die Dehnungsmesswiderstände 119a und 119b unterteilen die spezielle Spannung Vcc, und die analoge Eingangsspannung Vin wird gleich einer Verhältnis-Spannung R2/(R1 + R2) x Vcc proportional zu der speziellen Spannung Vcc. Andererseits wird in der Eingangsschnittstelle 118 die spezielle Spannung Vcc durch Widerstände 100 und 101 (die Widerstandswerte sind R3, R4) unterteilt, und die Einstellspannung Vset ist durch eine ratiometrische Spannung R4/(R3 + R4) x Vcc proportional zu der speziellen Spannung Vcc gegeben.
Demzufolge ist in der A/D-Wandlerschaltung Δx, das in der Gleichung (10) gezeigt ist, eine Differenzspannung zwischen der Einstellspannung Vset und der Bezugsspannung xref (beispielsweise Vcc/2) in den Systemen C und D und wird eine ratiometrische Spannung. Außerdem ist ΔxAB eine Differenzspannung zwischen der analogen Eingangsspannung Vin und der Bezugsspannung xref in den Systemen A und B und wird auf ähnliche Weise eine ratiometrische Spannung. Daher ist es, wie es deutlich anhand der Gleichung (10) zu sehen ist, in der A/D-Wandlerschaltung 93, wenn eine A/D-Wandlung der Ausgangsspannung des Sensors 119, der die Widerstände 119a und 119b etc. als Erfassungselement verwendet, durchgeführt wird, möglich, eine A/D-Wandlung, die nicht durch eine Änderung der Energieversorgungsspannung (der speziellen Spannung Vcc) beeinflusst wird, durch Ausgleichen der ratiometrischen Eigenschaften des Sensors 119 durchzuführen.
(Ausführungsform 11)
Im Folgenden wird eine Ausführungsform 11 mit Bezug auf 22 bis 25(a), 25(b) beschrieben. Die vorliegende Ausführungsform betrifft eine Technologie zum Verringern des Einflusses auf A/D-Wandlungsdaten, der von einer Änderung der Eigenschaften zwischen Ringverzögerungsleitungen, die als eine Pulszirkulationsschaltung verwendet werden, herrührt, in jeder oben beschriebenen Ausführungsform.
In jeder der Ausführungsformen einschließlich der vorliegenden Ausführungsform und Ausführungsformen, die eine Verringerung der Änderung bzw. Variation, die später beschrieben wird, betreffen, sind die erste bis vierte Pulszirkulationsschaltung 2 bis 5 funktionelle Elemente, die eine feste Kopplung mit der speziellen Spannungsleitung 6, der Signaleingangsleitung 7, der Einstellspannungsleitung 9, dem ersten Zähler 20 und dem zweiten Zähler 21 etc., wie es oben beschrieben ist, aufweisen. Andererseits sind die erste bis vierte Ringverzögerungsleitung a bis d wesentliche Elemente, die mit den Inverterschaltungen Na bis Nx aufgebaut sind, die in einer Ringgestalt angeordnet und auf einem Chip (einem Halbleitersubstrat) einer integrierten Halbleiterschaltungsvorrichtung ausgebildet sind.
Die erste bis vierte Ringverzögerungsleitung a bis d ist jeweils derart ausgebildet, dass sie in der Lage ist, einen Kopplungszustand mit benachbarten Schaltungen zu ändern, so dass sie als eine aus der ersten bis vierten Pulszirkulationsschaltung 2 bis 5 betrieben werden kann. In der vorliegenden Ausführungsform werden die erste Pulszirkulationsschaltung 2 und die zweite Pulszirkulationsschaltung 3 (die Systeme A und B), die ein Paar bilden, gemeinsam als erster Wandler bezeichnet, und die dritte Pulszirkulationsschaltung 4 und die vierte Pulszirkulationsschaltung 5 (Systeme C und D), die ein anderes Paar bilden, werden gemeinsam als zweiter Wandler bezeichnet.
23 stellt ein Schaltungsdiagramm der Ringverzögerungsleitungen a bis d sowie eine Schaltschaltung dar. Diese Schaltschaltung schaltet bzw. wechselt eine Position der Ringverzögerungsleitungen a bis d, das heißt, die Anordnung der ersten bis vierten Ringverzögerungsleitung a bis d, in Bezug auf die erste bis vierte Pulszirkulationsschaltung 2 bis 5. Schalter 121, 122 und 123 schalten eine hochpotenzialseitige Energiequellenleitung der Ringverzögerungsleitungen a bis d zu einer aus der speziellen Spannungsleitung 6, der Signaleingangsleitung 7 und der Einstellspannungsleitung 9. Schalter 124, 125 und 126 schalten eine niederpotenzialseitige Energiequellenleitung der Ringverzögerungsleitungen a bis d zu einer aus der Signaleingangsleitung 7, der Einstellspannungsleitung 9 und der Masseleitung 8.
Schalter 127 bis 130 schalten einen Eingangsanschluss der Inverterschaltung (NAND-Gatter) Na, die an der Spitze des Rings angeordnet ist, zu einer der Eingangspegelverschiebungsschaltungen 10 und 11 der Systeme A bis D. Schalter 131 bis 134 schalten einen Ausgangsanschluss der Inverterschaltung (Inverter) Ni (= Nx), die an dem Ende des Rings angeordnet ist, zu einer der Ausgangspegelverschiebungsschaltungen 12 und 13 der Systeme A bis D.
Diese Schalter 121 bis 134 sind analoge Schalter, die aus MOS-Transistoren ausgebildet sind, die auf demselben Chip zusammen mit den Ringverzögerungsleitungen a bis d ausgebildet sind. Es ist wünschenswert, die Größe der analogen Schalter zu optimieren, da ein Widerstandswert, eine Änderung des Widerstandswerts und eine parasitäre Kapazität eine Verzögerung etc. beeinflussen.
Wie es in der Ausführungsform 1 beschrieben ist, können die Ringverzögerungsleitungen a bis d, die als die Pulszirkulationsschaltungen 2 bis 5 verwendet werden, Änderungen bzw. Variationen gemeinsamer Eigenschaften durch Schemata wie beispielsweise eine dichte Anordnung, eine Anordnung mit identischer Gestalt und identischer Größe, eine Anordnung in derselben Richtung, eine Verwendung großer Größe etc. verringern. Es ist jedoch schwierig, eine Variation beim Aufbauen von Transistoren und eine Variation parasitärer Elemente (einschließlich des Widerstands der Verdrahtung und der parasitären Kapazität) eines Layouts vollständig auf null zu verringern. Daher tritt eine Variation der Verzögerungseigenschaften jeder der Ringverzögerungsleitungen a bis d auf.
25(a) und 25(b) stellen einen A/D-Wandlungswertfehler, der von einer Variation herrührt, dar. 25(a) zeigt eine Offset-Temperaturkennlinie, bei der sich ein A/D-Wandlungswertfehler insgesamt in Abhängigkeit von einer Temperaturänderung erhöht und verringert. 25(b) zeigt eine Empfindlichkeitstemperaturkennlinie, bei der sich ein Gradient eines A/D-Wandlungswertfehlers in Abhängigkeit von einer Temperaturänderung ändert. Im Allgemeinen sind die Offset-Temperaturkennlinie und die Empfindlichkeitstemperaturkennlinie gleichzeitig vorhanden. Sogar wenn die Offset-Temperaturkennlinie und die Empfindlichkeitstemperaturkennlinie zu null gemacht werden, kann ein Fehler aufgrund einer Abweichung der Spannungsverzögerungseigenschaften der Ringverzögerungsleitungen a bis d von einer quadratischen Funktion erzeugt werden (siehe 8).
22 stellt eine Umrisskonfiguration der A/D-Wandlerschaltung 135 dar, und 24 stellt ein Verfahren zum Ändern der Anordnung der Ringverzögerungsleitungen a bis d dar. Es wird angenommen, dass eine Periode, nachdem ein Startpuls SP zugeführt wurde bis der zweite Zähler 21 etc. ein Zählen des speziellen Werts Y beendet hat, einem Zyklus entspricht und dass eine Zeit, die durch Teilen eines Zyklus durch die Anzahl der Ringverzögerungsleitungen erzeugt wird, d. h. ein Intervall für jeden 1/4 Zyklus bzw. Viertelzyklus, dem ersten bis vierten Intervall entspricht. Wenn kein Schalten durchgeführt wird, ist ein Zyklus der A/D-Wandlung gleich der A/D-Wandlungszeit TAD. Wenn jedoch ein Schalten durchgeführt wird, tritt eine übermäßige Zeit wie beispielsweise durch ein Stoppen eines Zählens und einen Schaltbetrieb auf, und ein Zyklus der A/D-Wandlung wird dadurch länger als die AD/-Wandlungszeit TAD.
Eine Wandlungssteuerschaltung 136 schaltet den Kopplungszustand der ersten bis vierten Ringverzögerungsleitung a bis d jeden Viertelzyklus, so dass die erste bis vierte Ringverzögerungsleitung a bis d während einer gleichen Zeitperiode (= TAD/4) als jeweils die erste bis vierte Pulszirkulationsschaltung 2 bis 5 betrieben werden. Hier werden, wie es in 24 dargestellt ist, die Ringverzögerungsleitungen a bis d in Rotation aufeinanderfolgend zu den Pulszirkulationsschaltungen 2 bis 5 geschaltet. Solange die Position der Ringverzögerungsleitungen a bis d aufeinanderfolgend geschaltet wird, so dass die Ringverzögerungsleitungen a bis d jeden Viertelzyklus als eine andere Pulszirkulationsschaltung betrieben werden können, sind jedoch auch andere Verfahren zum Ändern der Anordnung als eine Rotation praktikabel.
Insbesondere gibt die Wandlungssteuerschaltung 136 ein Positionsschaltsignal nach dem Stoppen des Zählens der Zähler 20, 21 etc. aus, schaltet die Schalter 121 bis 134 und verschiebt die Position der Ringverzögerungsleitungen a bis d in Bezug auf die Pulszirkulationsschaltungen 2 bis 5 jeweils um eins. Danach gibt die Wandlungssteuerschaltung 136 nach der Stabilisierungszeit ein Zählwiederaufnahmesignal aus. Wenn ein Intervall von einem Viertelzyklus endet, wird ein Intervallendesignal von dem zweiten Wandler ausgegeben, und die Wandlungssteuerschaltung 136 stoppt das Zählen erneut und gibt das Positionsschaltsignal aus. Dieser Prozess wird von dem ersten Intervall bis zu dem vierten Intervall wiederholt. In dem vorliegenden Beispiel wird das Zählen gestoppt. Es kann jedoch stattdessen ein Pulszirkulationsbetrieb gestoppt werden.
Im Folgenden wird ein Betrieb eines Positionsschaltens mit Bezug auf 7, die die Ausführungsform 1 betrifft, beschrieben. Eine Energieversorgungsspannung x (= Einstellspannung Vset) wird an eine Ringverzögerungsleitung angelegt, die als die vierte Pulszirkulationsschaltung 5 betrieben wird, und es wird eine Energieversorgungsspannung x' (= Vcc - Vset) an eine Ringverzögerungsleitung angelegt, die als die dritte Pulszirkulationsschaltung 4 betrieben wird. Dementsprechend enthalten die Gleichung (1) und die Gleichung (2) die Bezugsspannung xref. $x = xref + Δ x$
$x' = xref - Δ x$
Das heißt, wenn die Energieversorgungsspannung der Ringverzögerungsleitung, die als die vierte Pulszirkulationsschaltung 5 des Systems D betrieben wird, um Δx erhöht wird, verringert sich die Energieversorgungsspannung der Ringverzögerungsleitung, die als die dritte Pulszirkulationsschaltung 4 des Systems C betrieben wird, um Δx. Wenn die Energieversorgungsspannungen der Ringverzögerungsleitungen des Systems C und des Systems D gleich werden, ist die Energieversorgungsspannung durch die Bezugsspannung xref gegeben.
Wenn angenommen wird, dass sich die Eigenschaften der vier Ringverzögerungsleitungen a bis d etwas voneinander unterscheiden und die Ringverzögerungsleitungen a bis d als die vierte Pulszirkulationsschaltung 5 während einer Vierteleinheitszeit während eines Zyklus der A/D-Wandlung betrieben werden, können die Eigenschaften der Ringverzögerungsleitung durch eine quadratische Funktion, die durch die Gleichung (13) ausgedrückt wird, angenähert werden, y ist die Zirkulationsanzahl je Zeiteinheit, wenn die Energieversorgungsspannung x an die vierte Pulszirkulationsschaltung 5 des Systems D angelegt wird. $\begin{matrix} y = (1 / 4) \cdot (A1 \cdot {(Δ x)}^{2} + B1 \cdot (Δ x) + yref \\ + A2 \cdot {(Δ x)}^{2} + B2 \cdot (Δ x) + yref \\ + A3 \cdot {(Δ x)}^{2} + B3 \cdot (Δ x) + yref \\ + A4 \cdot {(Δ x)}^{2} + B4 \cdot (Δ x) + yr ef) \end{matrix}$
Hier sind die Koeffizienten A1 bis A4 Koeffizienten zweiter Ordnung für Δx, und die Koeffizienten B1 bis B4 sind Koeffizienten erster Ordnung für Δx. Die Koeffizienten A1 bis A4 und die Koeffizienten B1 bis B4 werden jeweils durch die Gleichungen (14a) bis (14d) und die Gleichungen (15a) bis (15d) ausgedrückt. Die Zahl „1“ von A1 und B1 meint die Ringverzögerungsleitung a, die Zahl „2“ von A2 und B2 meint die Ringverzögerungsleitung b, und auf ähnliche Weise meinen die Zahlen „3“ und „4“ jeweils die Ringverzögerungsleitung c und d. α21 bis α24, β21 bis β24 sind Koeffizienten zweiter Ordnung für die Temperatur t °C, und α11 bis α14, β11 bis β14 sind Koeffizienten erster Ordnung für die Temperatur t °C. Ausdrücke dritter Ordnung und höherer Ordnung werden als vernachlässigbar klein angenommen. a1 bis a4, b1 bis b4 sind Koeffizienten für Δx bei 25 °C. In dem vorliegenden Fall wird die Bezugstemperatur auf 25 °C eingestellt, kann jedoch auf eine beliebige Bezugstemperatur geändert werden. $A1 = a 1 \cdot (1 + α 11 \cdot (t - 25) + α 21 \cdot {(t - 25)}^{2})$
$A2 = a2 \cdot (1 + α 12 \cdot (t - 25) + α 22 \cdot {(t - 25)}^{2})$
$A3 = a3 \cdot (1 + α 13 \cdot (t - 25) + α 23 \cdot {(t - 25)}^{2})$
$A4 = a4 \cdot (1 + α 14 \cdot (t - 25) + α 24 \cdot {(t - 25)}^{2})$
$B1 = b 1 \cdot (1 + β 11 \cdot (t - 25) + β 21 \cdot {(t - 25)}^{2})$
$B2 = b2 \cdot (1 + β 12 \cdot (t - 25) + β 22 \cdot {(t - 25)}^{2})$
$B3 = b3 \cdot (1 + β 13 \cdot (t - 25) + β 23 \cdot {(t - 25)}^{2})$
$B4 = b4 \cdot (1 + β 14 \cdot (t - 25) + β 24 \cdot {(t - 25)}^{2})$
Auf ähnliche Weise können, wenn die Ringverzögerungsleitungen a bis d als die dritte Pulszirkulationsschaltung während einer Vierteleinheitszeit betrieben werden, die Eigenschaften der Ringverzögerungsleitung durch eine quadratische Funktion, die durch die Gleichung (16) ausgedrückt wird, angenähert werden. y' ist die Zirkulationsanzahl je Zeiteinheit, wenn die Energieversorgungsspannung x' an die dritte Pulszirkulationsschaltung 4 des Systems C angelegt wird. $\begin{matrix} y = (1 / 4) \cdot (A1 \cdot {(- Δ x)}^{2} + B1 \cdot (- Δ x) + yref \\ + A2 \cdot {(Δ x)}^{2} + B2 \cdot (- Δ x) + yref \\ + A3 \cdot {(- Δ x)}^{2} + B3 \cdot (- Δ x) + yref \\ + A4 \cdot {(- Δ x)}^{2} + B4 \cdot (- Δ x) + yr ef) \end{matrix}$
Aus der Gleichung (13) und der Gleichung (16) ergibt sich die Gleichung (17). $y - y' = (1 / 2) \cdot (B 1 + B 2 + B 3 + B 4) \cdot Δ x$
Gemäß der Gleichung (17) ist der Ausdruck der Koeffizienten zweiter Ordnung A1 bis A4, die nichtlineare Komponenten für die Spannungsänderung Δx sind, aus y - y', die die Differenz zwischen den Zirkulationsanzahlen je Zeiteinheit des Systems D und des Systems C ist, verschwunden. Diese Tatsache bedeutet, dass eine ausgezeichnete Linearität gewährleistet wird. Dieses wird ebenfalls irrelevant für die Zirkulationsanzahl y0 an dem Punkt γ (wie zuvor beschrieben). Die erste Pulszirkulationsschaltung 2 des Systems A und die zweite Pulszirkulationsschaltung 3 des Systems B weisen dieselbe Konfiguration wie diejenigen des Systems C und des Systems D auf. Dementsprechend wird die Linearität der A/D-Wandlungsdaten auf dieselbe Weise günstig beeinflusst.
TAD (A/D-Wandlungszeit), die eine Zeit ist, bei der eine Differenz der Zirkulationsanzahlen der Ringverzögerungsleitungen, die als die dritte Pulszirkulationsschaltung 4 und die vierte Pulszirkulationsschaltung 5 betrieben werden, gleich Y wird, kann durch die Gleichung (18) ausgedrückt werden. $\begin{matrix} TAD = Y / (y - y') \\ = Y/ ((1 / 2) \cdot (B1 + B2 + B3 + B4) \cdot Δ x) \end{matrix}$
Außerdem verringert sich in den Ringverzögerungsleitungen, die als die erste Pulszirkulationsschaltung 2 und die zweite Pulszirkulationsschaltung 3 betrieben werden, wenn die Energieversorgungsspannung der Ringverzögerungsleitung, die als die zweite Pulszirkulationsschaltung 3 des Systems B betrieben wird, um ΔxAB erhöht wird, die Energieversorgungsspannung der Ringverzögerungsleitung, die als die erste Pulszirkulationsschaltung 2 des Systems A betrieben wird, um ΔxAB. Wenn die Energieversorgungsspannungen für die Pulszirkulationsschaltungen 2 und 3 des Systems A und des Systems B gleich sind, ist die Energieversorgungsspannung durch die Bezugsspannung xref gegeben. Daher gilt wie in dem Fall der Systeme C und D die Gleichung (17) mit der Ausnahme, dass die analoge Eingangsspannung Vin anstelle der Einstellspannung Vset verwendet wird.
Wenn die Ringverzögerungsleitungen a bis d veranlasst werden, einen Pulszirkulationsbetrieb gleichzeitig zu starten, kann eine Differenz der Zirkulationsanzahlen YAB der Ringverzögerungsleitungen, die als die erste Pulszirkulationsschaltung 2 und die zweite Pulszirkulationsschaltung 3 nach dem Verstreichen der Zeit TAD betrieben werden, durch die Gleichung (19) ausgedrückt werden. ΔxAB ist eine Differenzspannung Vin - xref zwischen der analogen Eingangsspannung Vin und der Bezugsspannung xref in den Systemen A und B. $\begin{matrix} YAB = (1 / 2) \cdot (B1 + B2 + B3 + B4) \cdot Δ xAB \cdot TAD \\ = (Δ xAB / Δ x) \cdot Y \end{matrix}$
Die Gleichung (19) gibt an, dass die Koeffizienten A1 bis A4 und B1 bis B4, die Temperatureigenschaften aufweisen, verschwunden sind und dass es keine Temperaturabhängigkeit in den erzeugen A/D-Wandlungsdaten YAB gibt. Das heißt, die Gleichung (19) bedeutet, dass die A/D-Wandlungsdaten durch Erfassen eines Zeitpunkts, zu dem eine Differenz der Zirkulationsanzahlen y - y' je Zeiteinheit der Ringverzögerungsleitungen, die als die dritte Pulszirkulationsschaltung 4 und die vierte Pulszirkulationsschaltung 5 betrieben werden, gleich dem speziellen Wert Y wird, und durch Erlangen der Differenz der Zirkulationsanzahlen YAB der Ringverzögerungsleitungen, die als die erste und die zweite Pulszirkulationsschaltung zu diesem Zeitpunkt betrieben werden, ohne Temperaturabhängigkeit erzeugt werden können.
Gemäß der vorliegenden Ausführungsform werden in einem Zyklus der A/D-Wandlung die erste bis vierte Ringverzögerungsleitung a bis d an jeder Position der ersten bis vierten Pulszirkulationsschaltung 2 bis 5 jeweils für die gleiche Zeit betrieben. Daher werden sogar dann, wenn Variationen der Eigenschaften zwischen den Ringverzögerungsleitungen a bis d vorhanden sind, die Eigenschaften in jeder Anordnung ausgeglichen, und die Offset-Temperatureigenschaften bzw. -abhängigkeiten und die Empfindlichkeitstemperatureigenschaften bzw. -abhängigkeiten können verringert werden. Als eine Alternative kann ein Zyklus durch (Anzahl von Ringverzögerungsleitungen x M), d. h. in Intervalle alle 1/(4 M) Zyklen, unterteilt werden, und die oben beschriebene Rotation (vier Schaltbetriebe) kann M-mal (M = 1, 2, --) in einer A/D-Wandlungsperiode wiederholt werden. Auf diese Weise wird ein noch größerer Ausgleichseffekt durch Erhöhen der Anzahl der Intervalle erzielt.
(Ausführungsform 12)
Im Folgenden wird eine Ausführungsform 12 mit Bezug auf 26 bis 31 beschrieben. In der vorliegenden Anmeldung stimmen, wie es aus der 28 ersichtlich ist, eine A/D-Wandlungszeit und eine Abtastperiode überein. Dementsprechend wird ein Kehrwert der A/D-Wandlungszeit zu einer Abtastfrequenz. Dasselbe gilt für weitere Ausführungsformen.
Die A/D-Wandlerschaltung des TAD-Systems, das oben beschrieben ist, weist eine Integrationswirkung in der Umwandlungszeit, d. h. einen Filtereffekt durch einen gleitenden Mittelwert auf. Wenn daher eine A/D-Wandlung einer analogen Eingangsspannung Vin mit einer vorbestimmten Abtastfrequenz (beispielsweise 1 MHz) wiederholt wird, ist eine Abschwächungstendenz bzw. Dämpfungstendenz (Filtereffekt) bei Frequenzen von einem Zehntel oder mehr der Abtastfrequenz (siehe 31 (a)) zu beobachten. Es wird erwartet, dass dieser Filtereffekt zu einem Entfernen oder einer Vereinfachung eines Anti-Aliasing-Filters beiträgt. 31(a), 31(b) und 31(c) stellen eine Schätzung des Filtereffekts dar.
Andererseits führt, um einen Wandlungsfehler aufgrund einer Temperaturänderung zu verringern, anstelle den Zirkulationsbetrieb nur für eine feste Zeit wie in der zuvor vorhandenen Technologie durchzuführen, jede A/D-Wandlerschaltung, die oben beschrieben ist, den Zirkulationsbetrieb durch, bei dem die Einstellspannung Vset den Systemen C und D zugeführt wird, bis eine Differenz der Pulszirkulationsanzahlen der dritten Pulszirkulationsschaltung 4 und der vierten Pulszirkulationsschaltung 5 den speziellen Wert Y erreicht. Daher ändert sich eine A/D-Wandlungszeit mit der Temperatur. Wenn dementsprechend eine A/D-Wandlung wiederholt mit einer konstanten Frequenz durchgeführt wird, wird die längste A/D-Wandlungszeit auf der Grundlage des Bereichs einer analogen Eingangsspannung Vin, einer Einstellspannung Vset und des Bereichs der Temperaturänderung vorhergesagt, und es wird ein Umwandlungszyklus, der länger als die vorhergesagte längste A/D-Wandlungszeit ist, eingestellt.
Wenn jedoch eine A/D-Wandlung auf diese Weise mit einer festen Abtastfrequenz durchgeführt wird, wird eine Periode, während der keine A/D-Wandlung durchgeführt wird, in jedem Umwandlungszyklus auftreten, wodurch eine Latenzzeit (Bruch) zwischen einem A/D-Wandlungsprozess und dem nächsten A/D-Wandlungsprozess erzeugt wird. Sogar in Fällen, in denen ein Zyklus einer A/D-Wandlung in das erste Intervall bis das vierte Intervall unterteilt wird und die Anordnung der ersten Ringverzögerungsleitung a bis der vierten Ringverzögerungsleitung d in Bezug auf die erste Pulszirkulationsschaltung 2 bis der vierten Pulszirkulationsschaltung 5 für jedes Intervall gewechselt wird, tritt eine Latenzzeit (Bruch), die länger als eine bloße Schaltzeit der Anordnung ist, zwischen Intervallen auf.
Da ein Betrieb einer gleitenden Mittelwertbildung in dem A/D-Wandlungsprozess durch diesen Bruch unterbrochen wird, tritt eine Verschlechterung des Filtereffekts durch die A/D-Wandlerschaltung auf. In 31(a) ist die Größe der Abschwächung bzw. Dämpfung (Absolutwert) in einem Abschnitt, der mit einer Ellipse eingeschlossen ist, verringert. Die A/D-Wandlungsschaltungen 141 und 142 gemäß der vorliegenden Ausführungsform weisen zwei Sätze aus dem ersten Zähler 20 und dem zweiten Zähler 21 auf, so dass in jedem Umwandlungszyklus kein Bruch auftritt (das heißt, es wird kontinuierlich ein gleitender Mittelwert gebildet), und führen zwei A/D-Wandlungen parallel zu einem gegeneinander verschobenen Zeitpunkt in jedem Umwandlungszyklus durch. Alternativ wird, wie es in der Ausführungsform 11 beschrieben ist, ein Zyklus der A/D-Wandlung in das erste bis vierte Intervall unterteilt, und die Anordnung der ersten bis vierten Ringverzögerungsleitung a bis d wird gewechselt. Nach dem Verstreichen einer Stabilisierungszeit nach dem Schalten geht die A/D-Wandlung zum nächsten Betrieb über.
26 und 27 stellen eine Gesamtkonfiguration der A/D-Wandlerschaltungen 141 und 142 dar. Ein Unterschied zwischen beiden Konfigurationen besteht in dem Vorhandensein oder der Abwesenheit der Latch und Codierer 14 und 15 und der zugehörigen Elemente. Die A/D-Wandlerschaltung 142 führt einen Betrieb ohne die Positionsdaten eines Zirkulationspulses im Vergleich zu der A/D-Wandlerschaltung 141 durch. Dementsprechend wird im Folgenden die Konfiguration, die in 26 dargestellt ist, erläutert.
Die A/D-Wandlerschaltung 141 ist mit einem ersten Wandler, der die erste Pulszirkulationsschaltung 2 und die zweite Pulszirkulationsschaltung 3 (Systeme A und B) enthält, einem zweiten Wandler, der die dritte Pulszirkulationsschaltung 4 und die vierte Pulszirkulationsschaltung 5 (Systeme C und D) enthält, einer Zeitpunktsteuerschaltung 143 und einem A/D-Wert-Latch 144 versehen. Signale, die in die A/D-Wandlerschaltung 141 von außen eingegeben werden, sind ein Rücksetzpuls RP, ein Startpuls SP und ein externer Takt. In dem Inneren des ersten Wandlers und des zweiten Wandlers, die in 26 dargestellt sind, sind eine spezielle Konfiguration der Pulszirkulationsschaltungen 2 bis 5, der Pegelverschiebungsschaltungen 10 bis 13, 16 und 17 und verschiedene Signalleitungen von der Zeitpunktsteuerschaltung 143 weggelassen.
Der erste Wandler und der zweite Wandler sind jeweils mit zwei ersten Zählern 20a und 20b und zwei zweiten Zählern 21a und 21b versehen, so dass eine A/D-Wandlung parallel durchgeführt werden kann. Die Konfiguration dieser Zähler 20a, 20b, 21a und 21b ist dieselbe wie die Konfiguration, die in 4 dargestellt ist. In der folgenden Beschreibung werden der erste Zähler 20a und der zweite Zähler 21a, die ein Paar bilden, gemeinsam als Zähler A bezeichnet, und der erste Zähler 20b und der zweite Zähler 21b werden gemeinsam als Zähler B bezeichnet.
In dem ersten Wandler wird ein Ausgangssignal der zweiten Pulszirkulationsschaltung 3 in einen Aufwärtszähleingangsanschluss jedes der Zähler 20a und 20b über eine Ausgangspegelverschiebungsschaltung (nicht gezeigt) eingegeben, und ein Ausgangssignal der ersten Pulszirkulationsschaltung 2 wird in einen Abwärtszähleingangsanschluss über eine Ausgangspegelverschiebungsschaltung (nicht gezeigt) eingegeben. Stoppsignale SA und SB, Stoppfreigabesignale SRA und SRB, Rücksetzsignale RA und RB, die von der Zeitpunktsteuerschaltung 143 ausgegeben werden, werden jeweils in einen Stoppanschluss SP, einen Stoppfreigabeanschluss SR und einen Voreinstellanschluss PS jedes der ersten Zähler 20a und 20b eingegeben.
Wenn ein Latchsignal für die Latch und Codierer von der Zeitpunktsteuerschaltung 143 ausgegeben wird, subtrahiert der Subtrahierer 19 die Positionsdaten, die von dem Latch und Codierer 14 ausgegeben werden, von den Positionsdaten, die von dem Latch und Codierer 15 ausgegeben werden, und speichert den Subtraktionswert in einem Speicher (MRY) 147, der eine Speichereinrichtung ist. Die Anzahl der Daten, die in dem Speicher 147 gespeichert werden, beträgt 12, wenn ein Zyklus einer A/D-Wandlung aus vier Intervallen (siehe 28) ausgebildet ist, und 24, wenn ein Zyklus einer A/D-Wandlung aus acht Intervallen (siehe 30) ausgebildet ist. Der Speicher 147 kann durch einen Latch oder andere Speicherschaltungen ersetzt werden.
Wenn ein Integrationsstartsignal IS von der Zeitpunktsteuerschaltung 143 ausgegeben wird, addiert ein Addierer 145 Zählwerte, die von den Zählern 20a und 20b ausgegeben werden, und gibt das Ergebnis an ein Latch für Bits höherer Ordnung 146 aus. Eine Teilintegrationsschaltung 148 führt einen Integrationsbetrieb auf der Grundlage der Positionsdaten, die in dem Speicher 147 gespeichert sind, durch und berechnet einen Carry (positiver Wert) oder einen Borrow (negativer Wert) für die Bits höherer Ordnung (Daten der Zirkulationsanzahl) und die Bits niedriger Ordnung. Ein Addierer 149 addiert die Daten der Zirkulationsanzahl von dem Latch für Bits höherer Ordnung 146 und einen Carry (positiver Wert) oder einen Borrow (negativer Wert) von der Teilintegrationsschaltung 148 und stellt das Ergebnis als die Bits höherer Ordnung 14 der A/D-Wandlungsdaten ein und stellt ebenfalls die Bits niedriger Ordnung von der Teilintegrationsschaltung 148 als die vier Bits niedriger Ordnung der A/D-Wandlungsdaten ein. Die vorliegenden 18-Bit-A/D-Wandlungsdaten werden in dem A/D-Wert-Latch 144 als Antwort auf ein Wandlungsbeendigungssignal gehalten.
Andererseits sind in dem zweiten Wandler Komparatoren 22a und 22b und RS-Flip-Flops 23a und 23b vorgesehen, die den zweiten Zählern 21a und 21b entsprechen. Wenn ein Vergleichsergebnissignal eines H-Pegels, das angibt, das sämtliche Bits gleich null sind, von den Komparatoren 22a und 22b ausgegeben wird, werden die RS-Flip-Flops 23a und 23b gesetzt und geben Intervallendsignale eines H-Pegels A und B, die einem Wandlungsdatenausgabeprozesssignal entsprechen, von ihren Q-Ausgängen aus. Voreinstell-/Rücksetzsignale A und B, die von der Zeitpunktsteuerschaltung 143 ausgegeben werden, werden jeweils in einen Voreinstellanschluss jedes der zweiten Zähler 21a und 21b und einen Rücksetzanschluss jedes der RS-Flip-Flops 23a und 23b eingegeben.
Wenn ein Wartezeit-Latchsignal von der Zeitpunktsteuerschaltung 143 ausgegeben wird, hält ein Wartezeit-Latch 150 einen Ausgangswert des zweiten Zählers 21a zu diesem Zeitpunkt. Als Antwort auf das Voreinstell-/Rücksetzsignal PRB stellt der zweite Zähler 21b sämtliche Bits des Zählwerts, die in dem Wartezeit-Latch 150 gehalten werden, nach Umkehrung dieser durch eine Inversionsschaltung 151 ein. Andererseits stellt der zweite Zähler 21a als Antwort auf das Voreinstell-/Rücksetzsignal PRA einen Wert (1/4 des speziellen Werts Y), der in einem ROM (nicht gezeigt) eingestellt ist, oder Daten sämtlicher Bits auf eins ein.
Im Folgenden wird ein Betrieb der vorliegenden Ausführungsform mit Bezug auf 28 bis 31(a), 31(b) und 31(c) beschrieben.
28 stellt ein schematisches Zeitdiagramm der A/D-Wandlung dar. Ein Zyklus der A/D-Wandlung wird in vier Intervalle unterteilt, d. h. in das erste Intervall bis das vierte Intervall, die jeweils eine Breite von 1/4 Zyklus bzw. einem Viertelzyklus aufweisen. Wie in dem Fall der Ausführungsform 11 unterscheidet sich jedes Intervall in der Anordnung der ersten bis vierten Ringverzögerungsleitung a bis d in Bezug auf die erste bis vierte Pulszirkulationsschaltung 2 bis 5. Die Ringverzögerungsleitungen a bis d werden jeweils für eine gleiche Zeitperiode wie die Pulszirkulationsschaltungen 2 bis 5 betrieben. Ein Schalten bzw. Wechseln des Intervalls wird synchron zu einem Anstieg eines externen Takts mit einer konstanten Periode durchgeführt.
Wie es oben beschrieben ist, wird die Breite jedes Intervalls, d. h. der Zyklus des externen Takts, als länger als 1/4 eines Umwandlungszyklus eingestellt, der länger als die längste A/D-Wandlungszeit eingestellt wird, die angenommen wird, d. h. eine Zeit TAD/4, die der zweite Zähler 21a tatsächlich den speziellen Wert Y/4 in einer A/D-Wandlung zählt. Daher weist ein Intervall eine Zeitbreite von TAD/4 auf und ist durch die Summe aus der Messzeit und der verbleibenden Wartezeit gegeben, wobei die Messzeit eine Zeit ist, die der Zähler 21a benötigt, um ein Aufwärts/Abwärts-Zählen eines Zirkulationspulses von den Systemen C und D mit dem speziellen Wert Y/4 durchzuführen.
Der zweite Zähler 21a führt das Aufwärts/Abwärts-Zählen des Zirkulationspulses von den Systemen C und D sogar während einer Wartezeit durch und misst die Wartezeit. Da sich die Wartezeit aufgrund einer Temperaturänderung ändert, wird die Wartezeit für jedes Intervall in der vorliegenden Ausführungsform gemessen. Eine Wartezeit, die zu einem Start des ersten Intervalls benötigt wird, wird unter Verwendung eines Zyklus des externen Takts vor dem Start der A/D-Wandlung (vorheriges Intervall) gemessen.
In jedem Intervall wird durch eine verschobene Ausführung des Zählbetriebs des speziellen Werts Y/4 unter Verwendung des Zählers A und des Zählbetriebs des speziellen Werts Y/4 unter Verwendung des Zählers B ein Bruch (eine Unterbrechungsperiode eines Betriebs einer Bildung eines gleitenden Mittelwerts in dem A/D-Wandlungsprozess) verhindert. Das heißt, der Zählbetrieb („Messung“ in der Figur) des speziellen Werts Y/4 unter Verwendung des Zählers A, der den A/D-Wandlungsprozess betrifft, wird zu dem Startzeitpunkt eines Intervalls gestartet, der ein Anstiegszeitpunkt des externen Takts ist, und der Zählbetrieb („Messung“ in der Figur) des speziellen Werts Y/4 unter Verwendung des Zählers B, der den A/D-Wandlungsprozess betrifft, wird zu einem Zeitpunkt gestartet, zu dem eine Wartezeit seit dem Start des Intervalls verstrichen ist. Der Zählbetrieb, der den Zähler B verwendet, endet zu dem Startzeitpunkt des nächsten Intervalls.
Der Zähler A führt das Aufwärts/Abwärts-Zählen eines Zirkulationspulses von den Systemen C und D von einem Endzeitpunkt des Zählbetriebs des speziellen Werts Y/4 vor einem Startzeitpunkt des nächsten Intervalls durch und hält zeitweilig den Zählwert in dem Wartezeit-Latch 150 als einen Wartezeitzählwert. Der Zähler B startet den Zählbetrieb des speziellen Werts Y/4, der einen A/D-Wandlungsprozess betrifft, in dem nächsten betreffenden Intervall von einem Zeitpunkt, zu dem der Zähler B einen Zirkulationspuls von den Systemen C und D mit dem Wartezeitzählwert gezählt hat. In dem vorherigen Intervall vor dem Start der A/D-Wandlung wird jedoch der Zählbetrieb des speziellen Werts Y/4, der den Zähler A verwendet, als ein Dummy-Betrieb zum Erzeugen eines Messstartzeitpunkts der Wartezeit durchgeführt.
A/D-Wandlungsdaten DT werden durch Addieren von A/D-Wandlungsdaten auf der Grundlage des Zählwerts des Zählers A und einer Differenz der Werte der Latch und Codierer 14 und 15 und von A/D-Wandlungsdaten auf der Grundlage des Zählwerts des Zählers B und einer Differenz der Werte der Latch und Codierer 14 und 15 erzeugt. Dementsprechend wird sich im Vergleich zu den jeweiligen oben beschriebenen Ausführungsformen ein gültiges Bit um ein Bit tatsächlich erhöhen. Es ist ebenfalls vorteilhaft, einen Mittelwert durch Halbieren der addierten Daten zu berechnen.
30 stellt ebenfalls ein schematisches Zeitdiagramm einer A/D-Wandlung dar. In diesem Fall werden in einem Zyklus der A/D-Wandlung von einem ersten Intervall bis zu einem vierten Intervall, die jeweils eine Breite eines 1/8 Zyklus bzw. Achtelzyklus aufweisen, zweimal wiederholt. Im Folgenden wird die A/D-Wandlung, die auf dem System, das in 28 dargestellt ist, basiert, genauer beschrieben.
29 stellt ein detailliertes Zeitdiagramm der A/D-Wandlung dar. Die A/D-Wandlung wird zu einem Zeitpunkt t0 durch Eingabe eines Rücksetzpulses RP und daran anschließender Eingabe eines Startpulses SP gestartet. In einem Zyklus der A/D-Wandlung stoppen die Zähler 20a und 20b des ersten Wandlers jeweils ein Zählen als Antwort auf Stoppsignale SA und SB und starten ein Zählen als Antwort auf Stoppfreigabesignale SRA und SRB. In beiden Zählern 20a und 20b wird, nachdem der Zählwert zu dem Zeitpunkt t2 auf null voreingestellt wurde, der Zählwert bis zu dem Zeitpunkt t6, bei dem die A/D-Wandlung endet, weder voreingestellt noch zurückgesetzt. Ein Voreinstellen des Zählwerts auf null wird als Antwort auf Rücksetzsignale RA und RB durchgeführt.
Da ein Stoppsignal SP und ein Stoppfreigabesignal SR nicht eingegeben werden, setzen die zweiten Zähler 21a und 21b einen Zählbetrieb während der gesamten Periode fort. Wenn ein Ausgangswert der zweiten Zähler 21a und 21b in sämtlichen Bits gleich null wird, werden die RS-Flip-Flops 23a und 23b gesetzt und geben Intervallendesignale IEA und IEB eines H-Pegels aus (ein Signal äquivalent zu dem Wandlungsdatenausgabeprozesssignal Sa, das oben in den jeweiligen Ausführungsformen beschrieben wurde). Es wird jedoch angenommen, dass die Zeitpunktsteuerschaltung 143 annimmt, dass die Intervallendesignale EA und EB das erste Mal während einer Periode von einem Anstieg des externen Takts bis zu dem nächsten Anstieg gültig sind. Der externe Takt und das gültige (das erste Mal) Intervallendesignal dienen als ein Auslöser eines jeweiligen Betriebs.
Zeitpunkt t0 (Vor-Wartezeitmessung)
Nach der Eingabe des Rücksetzpulses RP werden der Startpuls SP und ein Anstieg des externen Takts gleichzeitig eingegeben. Die Zeitpunktsteuerschaltung 143 erzeugt ein Voreinstell-/Rücksetzsignal PRA, RPB für den zweiten Wandler als Antwort auf den Anstieg des externen Takts. Dementsprechend wird ein Wert, der in einem ROM (nicht gezeigt) eingestellt ist, für den Zähler 21a des zweiten Wandlers voreingestellt, und der Zähler 21a startet ein Dummy-Aufwärts/Abwärts-Zählen. Das RS-Flip-Flop 23a wird zu diesem Zeitpunkt ebenfalls zurückgesetzt. Ein Wert von 1/4 des speziellen Werts Y wird im Voraus in dem ROM gespeichert.
Zeitpunkt t1 (Vor-Wartezeitmessung)
Wenn der Zähler 21a des zweiten Wandlers null erreicht, gibt das RS-Flip-Flop 23a das Intervallendesignal IEA aus. Die Zeitpunktsteuerschaltung 143 gibt das Voreinstell-/Rücksetzsignal PRA für den zweiten Wandler als Antwort auf das Intervallendesignal IEA aus. Der zweite Zähler 21a führt nachfolgend ein Aufwärts/Abwärts-Zählen für die Messung der Wartezeit durch. Das RS-Flip-Flop 23a wird zu diesem Zeitpunkt zurückgesetzt.
Der entsprechend dem Voreinstell-/Rücksetzsignal PRA voreingestellte Wert wird mit sämtlichen Bits auf eins (A1) in Vorbereitung zur Verwendung des Zählwerts, der das nächste erste Intervall betrifft, eingestellt. Das heißt, der betreffende Zählwert des zweiten Zählers 21a wird von dem Zähler 21b als die Wartezeit von dem Startpunkt in dem nächsten ersten Intervall gezählt, und wenn sämtliche Bits des Zählers 21b auf null gesetzt sind, wird das Intervallendesignal IEB ausgegeben. Zu diesem Zweck ist es notwendig, ein Komplement von zwei des betreffenden Zählwerts in dem Zähler 21b zu dem Startzeitpunkt des ersten Intervalls voreinzustellen.
Um ein Komplement von zwei zu bilden, ist es notwendig, den entsprechend dem Voreinstell-/Rücksetzsignal PRA voreingestellten Wert mit sämtlichen Bits auf eins (d. h. -1) einzustellen und den Zählwert für den zweiten Zähler 21b voreinzustellen, nachdem sämtliche Bits durch die Inversionsschaltung 151 in dem nächsten ersten Intervall umgekehrt wurden. Wenn jedoch die vorliegende Ausführungsform für die Ausführungsform 3 oder die Ausführungsform 6 verwendet wird, wird, da es nicht notwendig ist, in ein Komplement von zwei umzuwandeln, der entsprechend dem Voreinstell-/Rücksetzsignal PRA voreingestellte Wert auf null eingestellt und verhindert einen Betrieb der Inversionsschaltung 151.
Zeitpunkt t2 (Start der A/D-Wandlung)
Die Zeitpunktsteuerschaltung 143 gibt zunächst ein Wartezeit-Latchsignal an den zweiten Wandler als Antwort auf einen Anstieg des externen Takts aus. Dementsprechend wird der Zählwert des Zählers 21a des zweiten Wandlers in dem Wartezeit-Latch 150 gehalten. Anschließend gibt die Zeitpunktsteuerschaltung 143 ein Positionsschaltsignal bzw. Positionswechselsignal aus und führt eine Rotation der Ringverzögerungsleitungen a bis d in Bezug auf die Pulszirkulationsschaltungen 2 bis 5 durch.
Die Zeitpunktsteuerschaltung 143 gibt außerdem ein Stoppfreigabesignal SRA, ein Rücksetzsignal RA und ein Rücksetzsignal RB für den ersten Wandler sowie ein Voreinstell-/Rücksetzsignal PRA und ein Voreinstell-/Rücksetzsignal PRB für den zweiten Wandler aus. Der Zähler 21a des zweiten Wandlers stellt einen Wert (ein Wert von 1/4 des speziellen Werts Y), der in dem ROM eingestellt ist, als Antwort auf das Voreinstell-/Rücksetzsignal PRA ein und setzt das Zählen fort. Der Zähler 20a des ersten Wandlers stellt im Voraus den Zählwert als Antwort auf das Rücksetzsignal RA auf null ein und startet ein Aufwärts/Abwärts-Zählen eines Zirkulationspulses, der den A/D-Wandlungsprozess betrifft, als Antwort auf das Stoppfreigabesignal SRA.
Andererseits stellt der Zähler 21b des zweiten Wandlers im Voraus einen in sämtlichen Bits umgekehrten Wert eines Werts, der in dem Wartezeit-Latch 150 gehalten wird, als Antwort auf das Voreinstell-/Rücksetzsignal PRB ein und startet ein Zählen. Der Zähler 20b des ersten Wandlers setzt den Zählwert als Antwort auf das Rücksetzsignal RB zurück, aber das Zählen wird gestoppt gehalten. Die RS-Flip-Flops 23a und 23b werden ebenfalls als Antwort auf die Voreinstell-/Rücksetzsignale PRA und PRB zurückgesetzt.
Zeitpunkt t3 (Ende der Wartezeit)
Wenn ein Ausgangswert des Zählers 21b des zweiten Wandlers in sämtlichen Bits gleich null wird, wird ein Intervallendesignal IEB ausgegeben. Die Zeitpunktsteuerschaltung 143 gibt ein Latchsignal L für die Latch und Codierer als Antwort auf das Intervallendesignal IEB aus und speichert eine Differenz zwischen den Werten der Latch und Codierer 14 und 15 in dem Speicher 147 als einen Speicherwert 5 (M5). Die Zeitpunktsteuerschaltung 143 gibt außerdem ein Stoppfreigabesignal SRB für den ersten Wandler und ein Voreinstell-/Rücksetzsignal PRB für den zweiten Wandler aus.
Der Zähler 20b des ersten Wandlers startet ein Aufwärts/Abwärts-Zählen eines Zirkulationspulses, der den A/D-Wandlungsprozess betrifft, als Antwort auf das Stoppfreigabesignal SRB. Dieses Zählen wird bis zu dem nächsten Anstieg des externen Takts fortgesetzt. Der Zähler 21b des zweiten Wandlers stellt im Voraus einen in sämtlichen Bits umgekehrten Wert eines Werts, der in dem Wartezeit-Latch 150 gehalten wird, als Antwort auf das Voreinstell-/Rücksetzsignal PRB ein und setzt das Zählen fort.
Der erste Zähler 20b setzt jedoch die Durchführung des Zählens nicht bis zum Auftreten des Intervallendesignals IEB, sondern bis zu dem Start des nächsten zweiten Intervalls (diese Periode ist gleich einer Periode, während der der zweite Zähler 21b den speziellen Wert Y/4 zählt) fort. Dementsprechend wird der voreingestellte Wert zu Dummy-Daten. Da die Differenz zwischen dem voreingestellten Wert und null klein ist, wird ein weiteres Intervallendesignal IEB in einer Periode von dem derzeitigen Zeitpunkt bis zum Zeitpunkt t5 (nicht gezeigt) erzeugt. Das andere Intervallendesignal IEB wird jedoch durch die Bereitstellung des gültigen Intervallendesignals IEA, wie es oben beschrieben ist, ignoriert. Das RS-Flip-Flop 23b wird ebenfalls als Antwort auf das Voreinstell-/Rücksetzsignal PRB zurückgesetzt.
Zeitpunkt t4 (Ende der Messung durch den Zähler A)
Wenn ein Ausgangswert des Zählers 21a des zweiten Wandlers in sämtlichen Bits gleich null wird, wird ein Intervallendesignal IEA ausgegeben. Die Zeitpunktsteuerschaltung 143 gibt ein Stoppsignal SA für den ersten Wandler als Antwort auf das Intervallendesignal IEA aus und stoppt ein Zählen des Zählers 20a des ersten Wandlers. Die Zeitpunktsteuerschaltung 143 gibt außerdem ein Latchsignal L für die Latch und Codierer aus und speichert eine Differenz zwischen Werten der Latch und Codierer 14 und 15 in dem Speicher 147 als einen Speicherwert 1 (M1).
Die Zeitpunktsteuerschaltung 143 gibt außerdem das Voreinstell-/Rücksetzsignal PRA für den zweiten Wandler aus. Der zweite Zähler 21a führt ein Aufwärts/AbwärtsZählen für die Messung der Wartezeit bis zu dem nächsten Anstieg des externen Takts durch. Der voreingestellte Wert weist zu diesem Zeitpunkt in sämtlichen Bits eins auf, wie es bei (2) beschrieben wurde. Da die Differenz zwischen dem voreingestellten Wert und null klein ist, wird ein weiteres Intervallendesignal IEA in einer Periode von dem derzeitigen Zeitpunkt bis zu dem Zeitpunkt t5 (nicht gezeigt) erzeugt. Das Intervallendesignal IEA wird jedoch durch die Bereitstellung des gültigen Intervallendesignals IEA, das oben beschrieben ist, ignoriert. Das RS-Flip-Flop 23a wird ebenfalls als Antwort auf das Voreinstell-/Rücksetzsignal PRA zurückgesetzt.
Zeitpunkt t5 (Ende der Messung durch den Zähler B)
Die Zeitpunktsteuerschaltung 143 gibt ein Stoppsignal SB für den ersten Wandler als Antwort auf einen Anstieg des externen Takts aus und stoppt das Zählen des Zählers 20b des ersten Wandlers. Die Zeitpunktsteuerschaltung 143 gibt außerdem ein Latchsignal L für die Latch und Codierer aus und speichert eine Differenz zwischen den Werten der Latch und Codierer 14 und 15 in dem Speicher 145 als einen Speicherwert 6 (M6). Die Zeitpunktsteuerschaltung 143 gibt außerdem ein Wartezeit-Latchsignal an den zweiten Wandler aus, und der Zählwert des Zählers 21a des zweiten Wandlers wird in dem Wartezeit-Latch 150 gehalten. Anschließend gibt die Zeitpunktsteuerschaltung 143 ein Positionsschaltsignal bzw. Positionswechselsignal aus und führt eine Rotation der Ringverzögerungsleitungen a bis d in Bezug auf die Pulszirkulationsschaltungen 2 bis 5 durch.
Die Zeitpunktsteuerschaltung 143 gibt ein Stoppfreigabesignal SRA für den ersten Wandler und ein Voreinstell-/Rücksetzsignal PRA und ein Voreinstell-/Rücksetzsignal PRB für den zweiten Wandler aus. Der Zähler 21a des zweiten Wandlers stellt im Voraus einen Wert (einen Wert von 1/4 des speziellen Werts Y), der in dem ROM eingestellt ist, als Antwort auf das Voreinstell-/Rücksetzsignal PRA ein und setzt das Zählen fort. Der Zähler 20a des ersten Wandlers startet ein Aufwärts/Abwärts-Zählen eines Zirkulationspulses, der den A/D-Wandlungsprozess betrifft, als Antwort auf das Stoppfreigabesignal SRA. Das Zählen des Zählers 20b des ersten Wandlers wird gestoppt gehalten.
Andererseits stellt der Zähler 21b im Voraus einen in sämtlichen Bits umgekehrten Wert eines Werts, der in dem Wartezeit-Latch 150 gehalten wird, als Antwort auf das Voreinstell-/Rücksetzsignal PRB ein und setzt das Zählen fort. Die RS-Flip-Flops 23a und 23b werden ebenfalls als Antwort auf die Voreinstell-/Rücksetzsignale A und B zurückgesetzt. Anschließend wird ein Wechsel der Anordnung bis zu dem Ende der A/D-Wandlung (Zeitpunkt t6) wiederholt. Da ähnlichen Betriebe wiederholt werden, wird deren Beschreibung weggelassen.
Zeitpunkt t6 (Ende der A/D-Wandlung)
Die Zeitpunktsteuerschaltung 143 gibt ein Stoppsignal SB für den ersten Wandler als Antwort auf einen Anstieg des externen Takts aus und stoppt ein Zählen des Zählers 20b des ersten Wandlers. Die Zeitpunktsteuerschaltung 143 gibt außerdem ein Latchsignal für die Latch und Codierer aus und speichert eine Differenz zwischen den Werten der Latch und Codierer 14 und 15 in dem Speicher 147 als einen Speicherwert 12 (M12). Die Zeitpunktsteuerschaltung 143 gibt außerdem ein Wartezeit-Latchsignal an den zweiten Wandler aus, und der Zählwert des Zählers 21a des zweiten Wandlers wird in dem Wartezeit-Latch 150 gehalten. In Vorbereitung eines Starts der nächsten A/D-Wandlung gibt die Zeitpunktsteuerschaltung 143 ein Positionsschaltsignal bzw. Positionswechselsignal aus, um eine Rotation der Ringverzögerungsleitungen a bis d in Bezug auf die Pulszirkulationsschaltungen 2 bis 5 durchzuführen.
Wie es oben bei (3) beschrieben ist, gibt die Zeitpunktsteuerschaltung 143 ein Stoppfreigabesignal SRA, ein Rücksetzsignal RA und ein Rücksetzsignal RB für den ersten Wandler sowie ein Voreinstell-/Rücksetzsignal PRA und ein Voreinstell-/Rücksetzsignal PRB für den zweiten Wandler aus. Dementsprechend startet der Zähler 20a des ersten Wandlers einen Zählbetrieb. Die Zähler 21a und 21b des zweiten Wandlers setzen das Zählen stets fort, wie es oben beschrieben ist.

Die Zeitpunktsteuerschaltung 143 gibt ein Integrationsstartsignal aus. Zu diesem Zeitpunkt wird die Summe der Zähler 20a und 20b des ersten Wandlers in dem Latch der Bits höherer Ordnung 146 gehalten. Andererseits wird für die Bits niedriger Ordnung eine Differenz der Werte der Latch und Codierer 14 und 15 (Differenzdaten; eine Differenz der Positionsdaten) in dem Speicher 147 zu dem Startzeitpunkt und dem Endzeitpunkt eines Aufwärts/Abwärts-Zählens eines Zirkulationspulses, der den A/D-Wandlungsprozess betrifft, durch die Zähler 20a und 20b des ersten Wandlers (d. h. das Zählen des speziellen Werts Y/4 durch die Zähler 21a und 12b des zweiten Wandlers; als „Messung“ in 29 beschrieben) gespeichert. Da jedoch die Pulsposition jeder der Ringverzögerungsleitungen a bis d unmittelbar nach dem Wechseln der Anordnung als eine Anfangsposition eingestellt wird, ist es nicht notwendig, die Differenzdaten zu dem Startzeitpunkt der Messung des Zählers 20a zu speichern.

Speicherwert 1:	Differenzdaten am Ende der Messung des Zählers 20a in dem ersten Intervall
Speicherwert 2:	Differenzdaten am Ende der Messung des Zählers 20a in dem zweiten Intervall
Speicherwert 3:	Differenzdaten am Ende der Messung des Zählers 20a in dem dritten Intervall
Speicherwert 4:	Differenzdaten am Ende der Messung des Zählers 20a in dem vierten Intervall
Speicherwert 5:	Differenzdaten beim Start der Messung des Zählers 20b in dem ersten Intervall
Speicherwert 6:	Differenzdaten am Ende der Messung des Zählers 20b in dem ersten Intervall
Speicherwert 7:	Differenzdaten beim Start der Messung des Zählers 20b in dem zweiten Intervall
Speicherwert 8:	Differenzdaten am Ende der Messung des Zählers 20b in dem zweiten Intervall
Speicherwert 9:	Differenzdaten beim Start der Messung des Zählers 20b in dem dritten Intervall
Speicherwert 10:	Differenzdaten am Ende der Messung des Zählers 20b in dem dritten Intervall
Speicherwert 11:	Differenzdaten beim Start der Messung des Zählers 20b in dem vierten Intervall
Speicherwert 12:	Differenzdaten am Ende der Messung des Zählers 20b in dem vierten Intervall

Als Antwort auf das Integrationsstartsignal berechnet die Teilintegrationsschaltung 148 Gesamtdifferenzdaten durch Durchführen einer Berechnung (Speicherwert 1 + Speicherwert 2 + Speicherwert 3 + Speicherwert 4) + (Speicherwert 6 - Speicherwert 5) + (Speicherwert 8 - Speicherwert 7) + (Speicherwert 10 - Speicherwert 9) + (Speicherwert 12 - Speicherwert 11), d. h. eines Vorgangs (Summierung der Speicherwerte beim Stoppen) - (Summierung der Speicherwerte beim Start), und berechnet einen Carry (positiver Wert) oder einen Borrow (negativer Wert) für die Bits höherer Ordnung und die Bits niedriger Ordnung.
Der Addierer 149 addiert die Daten höherer Ordnung von dem Latch der Bits höherer Ordnung 146 und ein Carry (positiver Wert) oder ein Borrow (negativer Wert) von der Teilintegrationsschaltung 148 zu den Bits höherer Ordnung und stellt das Ergebnis als die 14 Bits höherer Ordnung der A/D-Wandlungsdaten ein. Die Bits niedriger Ordnung der Teilintegrationsschaltung 148 werden als die 4 Bits niedriger Ordnung der A/D-Wandlungsdaten eingestellt. Wenn der Betrieb beendet ist, gibt die Zeitpunktsteuerschaltung 143 ein Umwandlungsbeendigungssignal aus und hält die endgültigen 18-Bit-A/D-Wandlungsdaten DT in dem A/D-Wert-Latch 144. Dieser Betrieb kann parallel zu einer anderen Verarbeitung, beispielsweise dem nächsten A/D-Wandlungsprozess, durchgeführt werden.
Die obige Beschreibung bezieht sich auf einen Fall, bei dem ein Zyklus der A/D-Wandlung in Intervalle der Breite eines Viertelzyklus unterteilt wird und die Position der Ringverzögerungsleitungen a bis d gewechselt wird (M = 1). Gemäß einer Alternative kann ein Zyklus durch (Anzahl der Ringverzögerungsleitungen x M), d. h. in Intervalle alle 1/(4 M) eines Zyklus unterteilt werden, und die oben beschriebene Rotation (vier Schaltbetriebe) kann M-mal (M = 2, 3, --) in einer A/D-Wandlungsperiode wiederholt werden. 30 stellt ein schematisches Zeitdiagramm einer A/D-Wandlung in dem Fall von M = 2, d. h. der Unterteilung eines Zyklus in acht Intervalle dar. Der Betrieb ist derselbe wie derjenige in dem Fall von M = 1. Wenn die Latch und Codierer 14 und 15 vorgesehen sind, ist die Anzahl der Daten, die in dem Speicher 147 gespeichert werden, gleich 24, wie es oben beschrieben ist.
Die 31(a), 31(b) und 31(c) stellen Filterkennlinien mit dem Integrationseffekt der A/D-Wandlerschaltung dar. 31(a) stellt Filterkennlinien einer A/D-Wandlerschaltung dar, bei der ein Zyklus in vier Intervalle gemäß der Ausführungsform 11 unterteilt ist. 31(b) stellt Filterkennlinien der A/D-Wandlerschaltung 141 dar, bei der ein Zyklus in vier Intervalle gemäß der vorliegenden Ausführungsform unterteilt ist. 31(c) stellt Filterkennlinien der A/D-Wandlerschaltung 141 dar, bei der ein Zyklus in acht Intervalle gemäß der vorliegenden Ausführungsform unterteilt ist. Die Wiederholfrequenz (Abtastfrequenz fs) der A/D-Wandlung beträgt 1 MHz, und die die A/D-Wandlung betreffende prozentuale Messzeit für einen Zyklus der A/D-Wandlung beträgt 70 %.
In dem Fall der 31(a), bei dem die Wartezeit, wenn der Betrieb der gleitenden Mittelwertbildung unterbrochen wird, in einem Zyklus 30 % beträgt, wird die Abschwächung bzw. Dämpfung (Absolutwert) in der Nähe von 4 MHz auf 8 dB (ein Abschnitt, der durch eine Ellipse in der Figur eingeschlossen ist) verringert bzw. verschlechtert. In dem Fall der 31(b) wird andererseits die Abschwächung (Absolutwert) in der Nähe von 4 MHz auf 13 dB (ein Abschnitt, der durch eine Ellipse in der Figur umschlossen ist) verbessert, und außerdem wird die Abschwächung (Absolutwert) ebenfalls bei höheren Frequenzen insgesamt verbessert. In dem Fall der 31(c) wird die Frequenz, bei der die Abschwächung (Absolutwert) von 13 dB erzeugt wird, auf das Zweifache (8 MHz) im Vergleich zu der 31(b) verbessert. Dementsprechend ist ersichtlich, dass der Entwurf eines Anti-Aliasing-Filters entsprechend einfacher wird. Allgemein gesagt gilt, wenn ein Zyklus der A/D-Wandlung in Intervalle alle 1/(4 M) Zyklen unterteilt wird, wird eine Frequenz, bei der eine Abschwächung bzw. Dämpfung (Absolutwert) gering wird (-13 dB), bei 4 M • fs erscheinen.
Wie es oben beschrieben ist, sind die A/D-Wandlerschaltungen 141 und 142 gemäß der vorliegenden Ausführungsform mit zwei Systemen der Zähler A und B zum Zählen eines Pulses, der von der ersten bis vierten Pulszirkulationsschaltung 2 bis 5 ausgegeben wird, versehen. Wenn eine A/D-Wandlung wiederholt mit einer konstanten Periode durchgeführt wird, wird ein Zählbetrieb eines Zirkulationspulses ohne einen Bruch (mit Ausnahme der Zeit einer Änderung der Anordnung) zumindest von einem der Zähler A und B (Zähler 20a und 20b) fortgesetzt. Dementsprechend kann der Integrationseffekt der A/D-Wandlerschaltung des TAD-Systems, d. h. der Tiefpassfiltereffekt, der durch den gleitenden Mittelwert erzeugt wird, verbessert werden. Demzufolge ist es möglich, ein Anti-Aliasing-Filter zu entfernen oder zu vereinfachen, und es ist außerdem möglich, einen Layoutbereich, der für den Filter benötigt wird, in der integrierten Halbleiterschaltungsvorrichtung zu verringern.
(Ausführungsform 13)
Im Folgenden wird eine Ausführungsform 13 mit Bezug auf 32 bis 37 beschrieben. Die vorliegende Ausführungsform ist eine Modifikation der Ausführungsform 12. Es sind zwei Zähler 21a und 21b als der zweite Zähler vorgesehen, jedoch ist nur ein Zähler 163 als der erste Zähler vorgesehen. Um den Tiefpassfiltereffekt, der durch den gleitenden Mittelwert der A/D-Wandlerschaltung erzeugt wird, mit nur einem ersten Zähler zu verbessern, führt der erste Zähler 163 ein Aufwärts/Abwärts-Zählen ohne einen Bruch in jedem Intervall mit einer Breite eines Viertelzyklus durch und stoppt das Zählen zeitweilig nur zu dem Zeitpunkt des Wechsels der Intervalle.
In einer Periode, während der nur einer der ersten Zähler 20a und 20b einen Zählbetrieb in der Ausführungsform 12 durchführt (beispielsweise eine Periode von dem Zeitpunkt t2 zu dem Zeitpunkt t3 und eine Periode von dem Zeitpunkt t4 bis zu dem Zeitpunkt t5 in 29), führt der erste Zähler 163 ein Aufwärtszählen oder ein Abwärtszählen um eins durch, wenn ein Zirkulationspuls eingegeben wird (normaler Zählmodus). Andererseits führt der erste Zähler 163 in einer Periode, während der beide erste Zähler 20a und 20b einen Zählbetrieb in der Ausführungsform 12 durchführen (beispielsweise eine Periode von dem Zeitpunkt t3 bis zu dem Zeitpunkt t4 in 29), ein Aufwärtszählen oder ein Abwärtszählen um zwei durch, wenn ein Zirkulationspuls eingegeben wird (Doppelzählmodus).
32 und 33 stellen eine Gesamtkonfiguration von A/D-Wandlerschaltungen 161 und 162 dar. Ein Unterschied zwischen beiden Konfigurationen besteht in dem Vorhandensein oder der Abwesenheit der Latch und Codierer 14 und 15 und der zugehörigen Elemente. Diese Konfigurationen unterscheiden sich von den A/D-Wandlerschaltungen 141 und 142, die in 26 und 27 dargestellt sind, in den folgenden Punkten: Die Anzahl der Zähler des ersten Wandlers wird in eins geändert, und ein Ausgangssignal der Zeitpunktsteuerschaltung 164 wird entsprechend geändert, und das Wartezeit-Latch 150 des zweiten Wandlers wird in ein Normal-Messzeit-Latch 166 geändert.
34 stellt eine Teilkonfiguration eines ersten Zählers 163 in Bezug auf den Teil, der sich von dem Zähler, der in 4 dargestellt ist, unterscheidet, dar. Eine Zählmodusschaltschaltung 165 schaltet dahingehend, ob ein Zählsignal, das von einem UND-Gatter 34c ausgegeben wird, in ein T-Flip-Flop 28a der ersten Stufe (LSB) einer Zählereinheit 28 oder in ein T-Flip-Flop 28a der zweiten Stufe eingegeben wird.
Ein UND-Gatter 165a ist zwischen dem UND-Gatter 34c und dem T-Flip-Flop 28a der ersten Stufe vorgesehen. Das UND-Gatter 165a wird durch ein Zählmodussignal, das durch einen Inverter 165b umgekehrt wird, gesteuert. Ein T-Eingangsanschluss des T-Flip-Flops 28a der zweiten Stufe ist mit einem UND-Gatter 165c, das ein Carry-Signal von dem T-Flip-Flop 28a der ersten Stufe aufnimmt, und mit einem UND-Gatter 165d, das ein Zählsignal von dem UND-Gatter 34c aufnimmt, gekoppelt. Das UND-Gatter 165c wird durch das Zählmodussignal, das durch einen Inverter 165e umgekehrt wird, gesteuert, und das UND-Gatter 165d wird durch das Zählmodussignal gesteuert.
Wenn das Zählmodussignal einen L-Pegel aufweist, werden die UND-Gatter 165a und 165c in einen Durchlasszustand geschaltet, und der normale Zählmodus wird wirksam. Andererseits werden, wenn das Zählmodussignal einen H-Pegel aufweist, die UND-Gatter 165a und 165c in einen Unterbrechungszustand versetzt, und das UND-Gatter 165d wird in einen Durchlasszustand versetzt, so dass der Doppelzählmodus wirksam wird.
Im Folgenden wird ein Betrieb der vorliegenden Ausführungsform mit Bezug auf 35 bis 37 beschrieben.
35 stellt ein schematisches Zeitdiagramm der A/D-Wandlung dar. Ein Zyklus der A/D-Wandlung wird in vier Intervalle, d. h. von dem ersten Intervall bis zu dem vierten Intervall mit einer Breite von einem Viertelzyklus unterteilt. Wie in dem Fall der Ausführungsform 11 unterscheidet sich jedes Intervall in der Anordnung der ersten bis vierten Ringverzögerungsleitung a bis d in Bezug auf die erste bis vierte Pulszirkulationsschaltung 2 bis 5. Die Ringverzögerungsleitungen a bis d werden jeweils während einer gleichen Zeitperiode wie die Pulszirkulationsschaltungen 2 bis 5 betrieben. Ein Wechsein des Intervalls wird synchron zu einem Anstieg eines externen Takts mit einer konstanten Periode durchgeführt.
Die Breite jedes Intervalls, d. h. der Zyklus des externen Takts, wird auf länger als 1/4 eines Umwandlungszyklus eingestellt, der länger als die längste A/D-Wandlungszeit eingestellt wird, die angenommen wird, d. h. eine Zeit TAD/4, die der zweite Zähler 21a tatsächlich den speziellen Wert Y/4 in einer A/D-Wandlung zählt. Die Breite von (Umwandlungszyklus/4 - TAD/4) zu Beginn und zum Ende jedes Intervalls ist eine normale Messzeit bzw. Normalmesszeit, wenn der erste Zähler 163 in dem normalen Zählmodus betrieben wird, und die Breite von (TAD/2 - Umwandlungszyklus/4) eines mittleren Teils, der von diesen beiden normalen Messzeiten eingeschlossen ist, ist die doppelte Messzeit, wenn der erste Zähler 163 in dem Doppelzählmodus betrieben wird.
Der zweite Zähler 21a zählt einen Zirkulationspuls der Systeme C und D von dem Beginn jedes Intervalls bis zu dem speziellen Wert Y/4 und führt anschließend eine Messung einer normalen Messzeit (= Umwandlungszyklus/4 - TAD/4) durch Durchführen eines Zählens bis zu einem Startzeitpunkt des nächsten Intervalls durch. Der Zählwert wird zeitweilig in dem Normal-Messzeit-Latch 166 gehalten. Da sich die normale Messzeit durch eine Temperaturänderung ändert, wird die normale Messzeit für jedes Intervall in der vorliegenden Ausführungsform gemessen. Die normale Messzeit, die zu dem Startzeitpunkt des ersten Intervalls benötigt wird, wird jedoch unter Verwendung eines Zyklus des externen Takts vor dem Start der A/D-Wandlung (Vor-Intervall) gemessen.
In jedem Intervall führt der erste Zähler 163 ein Aufwärts/Abwärts-Zählen ohne einen Bruch in entweder dem normalen Zählmodus oder dem Doppelzählmodus durch. Dementsprechend wird ein Bruch (eine Zeit einer Unterbrechung eines Betriebs einer gleitenden Mittelwertbildung in dem A/D-Wandlungsprozess) verhindert. Das heißt, der Zählbetrieb in dem normalen Zählmodus wird von dem Startzeitpunkt eines Intervalls, der der Anstiegszeitpunkt des externen Takts ist, gestartet, und der Zählbetrieb wechselt zu dem Doppelzählmodus von einem Zeitpunkt an, zu dem die normale Messzeit (= Umwandlungszyklus/4 - TAD/4), die in dem vorherigen Intervall gemessen wurde, verstrichen ist. Wenn der Zählbetrieb des speziellen Werts Y/4 durch den zweiten Zähler 21a seit einem Startzeitpunkt eines Intervalls beendet ist, wechselt der Zählbetrieb erneut in den normalen Zählmodus.
A/D-Wandlungsdaten DT sind Daten, die auf einem Zählwert des ersten Zählers 163 zum Endzeitpunkt eines Zyklus der A/D-Wandlung und einer Differenz zwischen den Werten der Latch und Codierer 14 und 15 basieren. Dementsprechend wird sich im Vergleich zu den jeweiligen oben beschriebenen Ausführungsformen ein gültiges Bit um ein Bit erhöhen. Es ist ebenfalls vorteilhaft, einen Mittelwert durch Halbieren des Zählwerts des ersten Zählers 163 zu erzeugen.
37 stellt außerdem ein schematisches Zeitdiagramm einer A/D-Wandlung dar. In diesem Fall werden in einem Zyklus der A/D-Wandlung von dem ersten Intervall bis zu dem vierten Intervall, die jeweils eine Breite eines 1/8 Zyklus bzw. Achtelzyklus aufweisen, zweimal wiederholt. In dem Folgenden wird die A/D-Wandlung, die auf dem System, das in 35 dargestellt ist, basiert, genauer beschrieben.
36 stellt ein detailliertes Zeitdiagramm der A/D-Wandlung dar. Die A/D-Wandlung wird zu dem Zeitpunkt t0 durch Eingabe eines Rücksetzpulses RP und daran anschließender Eingabe eines Startpulses SP gestartet. In einem Zyklus der A/D-Wandlung stoppt der Zähler 163 des ersten Wandlers ein Zählen als Antwort auf das Stoppsignal SP und startet ein Zählen als Antwort auf das Stoppfreigabesignal SR zu dem Zeitpunkt der Änderung der Intervalle. Nach der Voreinstellung des Zählwerts zu dem Zeitpunkt t2 auf null wird der Zählwert bis zu dem Zeitpunkt t6, wenn die A/D-Wandlung endet, nicht voreingestellt oder zurückgesetzt. Ein Voreinstellen des Zählwerts auf null wird als Antwort auf ein Rücksetzsignal durchgeführt.
Da ein Stoppsignal SP und ein Stoppfreigabesignal SR nicht eingegeben werden, setzen die zweiten Zähler 21a und 21b einen Zählbetrieb während der gesamten Periode fort. Wenn der Ausgangswert der zweiten Zähler 21a und 21b in sämtlichen Bits gleich null wird, werden die RS-Flip-Flops 23a und 23b jeweils auf Intervallendesignale A und B eines H-Pegels eingestellt. Es wird jedoch angenommen, dass die Zeitpunktsteuerschaltung 164 annimmt, dass die Intervallendesignale IEA und IEAB für das erste Mal während einer Periode von einem Anstieg des externen Takts bis zu dem nächsten Anstieg wirksam sind. Der externe Takt und das wirksame (das erste Mal) Intervallendesignal dienen als ein Auslöser eines jeweiligen Betriebs.
Zeitpunkt t0 (Vor-Normalmesszeitmessung)
Nach der Eingabe des Rücksetzpulses RP werden der Startpuls SP und ein Anstieg des externen Takts gleichzeitig eingegeben. Die Zeitpunktsteuerschaltung 164 erzeugt ein Voreinstell-/Rücksetzsignal PR für den zweiten Wandler als Antwort auf den Anstieg des externen Takts. Dementsprechend wird ein Wert, der in einem ROM (nicht gezeigt) voreingestellt ist, für den Zähler 21a des zweiten Wandlers voreingestellt, und der Zähler 21a startet ein Dummy-Aufwärts/Abwärts-Zählen. Das RS-Flip-Flop 23a wird ebenfalls zu diesem Zeitpunkt zurückgesetzt. Ein Wert von 1/4 des speziellen Werts Y wird im Voraus in dem ROM gespeichert.
Zeitpunkt t1 (Vor-Normalmesszeitmessung)
Wenn der Zähler 21a des zweiten Wandlers null erreicht, gibt das RS-Flip-Flop 23a das Intervallendesignal IEA aus. Die Zeitpunktsteuerschaltung 164 gibt das Voreinstell-/Rücksetzsignal PRA für den zweiten Wandler als Antwort auf das Intervallendesignal IEA aus. Der zweite Zähler 21a führt anschließend ein Aufwärts/AbwärtsZählen für die Messung der normalen Messzeit durch. Das RS-Flip-Flop 23a wird zu diesem Zeitpunkt zurückgesetzt.
Der entsprechend dem Voreinstell-/Rücksetzsignal PRA voreingestellte Wert wird mit sämtlichen Bits auf eins in Vorbereitung zur Verwendung des betreffenden Zählwerts in dem nächsten ersten Intervall eingestellt. Das heißt, der betreffende Zählwert des zweiten Zählers 21a wird von dem Zähler 21b als die erste normale Messzeit in dem nächsten ersten Intervall gezählt, und wenn sämtliche Bits des Zählers 21b auf null eingestellt sind, wird das Intervallendesignal IEB ausgegeben. Zu diesem Zweck ist es notwendig, ein Komplement von zwei des betreffenden Zählwerts in dem Zähler 21b zu dem Startzeitpunkt des ersten Intervalls voreinzustellen.
Um ein Komplement von zwei zu bilden, ist es notwendig, den voreingestellten Wert entsprechend dem Voreinstell-/Rücksetzsignal PRA in sämtlichen Bits auf eins (d. h. -1) einzustellen und den betreffenden Zählwert für den zweiten Zähler 21b einzustellen, nachdem sämtliche Bits durch die Inversionsschaltung 151 in dem nächsten ersten Intervall umgekehrt wurden. Wenn jedoch die vorliegende Ausführungsform für die Ausführungsform 3 oder die Ausführungsform 6 verwendet wird, wird, da es nicht notwendig ist, in ein Komplement von zwei umzuwandeln, der entsprechend dem Voreinstell-/Rücksetzsignal PRA voreingestellte Wert auf null eingestellt und verhindert einen Betrieb der Inversionsschaltung 151.
Zeitpunkt t2 (Start der A/D-Wandlung)
Die Zeitpunktsteuerschaltung 164 gibt zunächst ein Normal-Messzeit-Latchsignal an den zweiten Wandler als Antwort auf einen Anstieg des externen Takts aus. Dementsprechend wird der Zählwert des Zählers 21a des zweiten Wandlers in dem Normal-Messzeit-Latch 166 gehalten. Anschließend gibt die Zeitpunktsteuerschaltung 143 ein Positionswechselsignal aus und führt eine Rotation der Ringverzögerungsleitungen a bis d in Bezug auf die Pulszirkulationsschaltungen 2 bis 5 durch.
Die Zeitpunktsteuerschaltung 164 gibt außerdem ein Stoppfreigabesignal SRA, ein Rücksetzsignal R und ein Zählmodussignal Sm eines L-Pegels für den ersten Wandler sowie ein Voreinstell-/Rücksetzsignal PRA und ein Voreinstell-/Rücksetzsignal PRB für den zweiten Wandler aus. Der Zähler 21a des zweiten Wandlers stellt im Voraus einen Wert (ein Wert von 1/4 des speziellen Werts Y), der in dem ROM eingestellt ist, als Antwort auf das Voreinstell-/Rücksetzsignal PRA ein und setzt das Zählen fort. Der Zähler 163 des ersten Wandlers stellt im Voraus den Zählwert als Antwort auf das Rücksetzsignal R auf null ein und startet ein Aufwärts/Abwärts-Zählen eines Zirkulationspulses, der den A/D-Wandlungsprozess betrifft, als Antwort auf ein Stoppfreigabesignal in dem normalen Zählmodus.
Andererseits stellt der Zähler 21b des zweiten Wandlers im Voraus einen in sämtlichen Bits umgekehrten Wert eines Werts, der in dem Normal-Messzeit-Latch 166 gehalten wird, als Antwort auf das Voreinstell-/Rücksetzsignal PRB ein und startet ein Zählen. Die RS-Flip-Flops 23a und 23b werden ebenfalls als Antwort auf die Voreinstell-/Rücksetzsignale A und B zurückgesetzt.
Zeitpunkt t3 (Ende der normalen Messzeit)
Wenn ein Ausgangswert des Zählers 21b des zweiten Wandlers in sämtlichen Bits gleich null wird, wird in Intervallendesignal IEB ausgegeben. Die Zeitpunktsteuerschaltung 164 gibt ein Latchsignal für die Latch und Codierer als Antwort auf das derzeitige Intervallendesignal IEB aus und speichert die Differenz zwischen den Werten der Latch und Codierer 14 und 15 in dem Speicher 147 als einen Speicherwert 5. Die Zeitpunktsteuerschaltung 164 gibt ebenfalls ein Zählmodussignal eines H-Pegels und ein Voreinstell-/Rücksetzsignal PRB für den zweiten Wandler aus.
Der Zähler 163 des ersten Wandlers wechselt das Aufwärts/Abwärts-Zählen eines Zirkulationspulses, der den A/D-Wandlungsprozess betrifft, von dem normalen Zählmodus in den Doppelzählmodus entsprechend dem Zählmodussignal Sm. Der Zähler 21b des zweiten Wandlers stellt im Voraus einen in sämtlichen Bits umgekehrten Wert eines Werts, der in dem Normal-Messzeit-Latch 166 gehalten wird, als Antwort auf das Voreinstell-/Rücksetzsignal PRB ein und setzt das Zählen fort. Der voreingestellte Wert bildet Dummy-Daten. Da die Differenz zwischen dem voreingestellten Wert und null gering ist, wird ein weiteres Intervallendesignal IEB in einer Periode von dem derzeitigen Zeitpunkt bis zu dem Zeitpunkt t5 (nicht gezeigt) erzeugt. Das andere Intervallendesignal IEB wird jedoch durch die Bereitstellung des gültigen Intervallendesignals IEB, das oben beschrieben ist, ignoriert. Das RS-Flip-Flop 23b wird ebenfalls als Antwort auf das Voreinstell-/Rücksetzsignal PRB zurückgesetzt.
Zeitpunkt t4 (Ende der Messung des Zählers 163)
Wenn ein Ausgangswert des Zählers 21a des zweiten Wandlers in sämtlichen Bits gleich null wird, wird ein Intervallendesignal IEA ausgegeben. Die Zeitpunktsteuerschaltung 164 ändert das Zählmodussignal von einem H-Pegel in einen L-Pegel als Antwort auf das Intervallendesignal IEA und lässt den Zähler 163 des ersten Wandlers von dem Doppelzählmodus in den Normalzählmodus zurückkehren. Die Zeitpunktsteuerschaltung 143 gibt außerdem ein Latchsignal für die Latch und Codierer aus und speichert eine Differenz der Werte der Latch und Codierer 14 und 15 in dem Speicher 147 als einen Speicherwert 1.
Die Zeitpunktsteuerschaltung 164 gibt außerdem das Voreinstell-/Rücksetzsignal PRA für den zweiten Wandler aus. Der zweite Zähler 21a führt ein Aufwärts/AbwärtsZählen für die Messung der normalen Messzeit bis zu dem nächsten Anstieg des externen Takts durch. Ein voreingestellter Wert weist zu diesem Zeitpunkt in sämtlichen Bits eins auf, wie es oben bei (2) beschrieben ist. Da die Differenz zwischen dem voreingestellten Wert und null gering ist, wird ein weiteres Intervallendesignal IEA in einer Periode von dem derzeitigen Zeitpunkt bis zu dem Zeitpunkt t5 (nicht gezeigt) erzeugt. Dieses weitere Intervallendesignal IEA wird jedoch durch die Bereitstellung des gültigen Intervallendesignals IEA, das oben beschrieben ist, ignoriert. Das RS-Flip-Flop 23a wird ebenfalls als Antwort auf das Voreinstell-/Rücksetzsignal PRA zurückgesetzt.
Zeitpunkt t5 (Ende der Messung des Zählers 163)
Die Zeitpunktsteuerschaltung 164 gibt ein Stoppsignal für den ersten Wandler als Antwort auf einen Anstieg des externen Takts aus und stoppt das Zählen des Zählers 163 des ersten Wandlers. Die Zeitpunktsteuerschaltung 164 gibt außerdem ein Latchsignal für die Latch und Codierer aus und speichert eine Differenz der Werte der Latch und Codierer 14 und 15 in dem Speicher 147 als einen Speicherwert 6. Die Zeitpunktsteuerschaltung 164 gibt außerdem ein Normal-Messzeit-Latchsignal an den zweiten Wandler aus, und der Zählwert des Zählers 21a des zweiten Wandlers wird in dem Normal-Messzeit-Latch 166 gehalten. Anschließend gibt die Zeitpunktsteuerschaltung 164 ein Positionswechselsignal aus und führt eine Rotation der Ringverzögerungsleitungen a bis d in Bezug auf die Pulszirkulationsschaltungen 2 bis 5 durch.
Die Zeitpunktsteuerschaltung 164 gibt ein Stoppfreigabesignal für den ersten Wandler sowie ein Voreinstell-/Rücksetzsignal PRA und ein Voreinstell-/Rücksetzsignal PRB für den zweiten Wandler aus. Der Zähler 21a des zweiten Wandlers stellt im Voraus einen Wert (einen Wert von 1/4 des speziellen Werts Y), der in dem ROM eingestellt ist, als Antwort auf das Voreinstell-/Rücksetzsignal PRA ein und setzt das Zählen fort. Der Zähler 163 des ersten Wandlers startet ein Aufwärts/Abwärts-Zählen eines Zirkulationspulses, der den A/D-Wandlungsprozess betrifft, als Antwort auf das Stoppfreigabesignal in dem normalen Zählmodus.
Andererseits stellt der Zähler 21b des zweiten Wandlers im Voraus einen in sämtlichen Bits umgekehrten Wert eines Werts, der in dem Normal-Messzeit-Latch 166 gehalten wird, als Antwort auf das Voreinstell-/Rücksetzsignal PRB ein und setzt das Zählen fort. Die RS-Flip-Flops 23a und 23b werden ebenfalls als Antwort auf die Voreinstell-/Rücksetzsignale A und B zurückgesetzt. Anschließend wird das Wechseln der Anordnung bis zu dem Ende der A/D-Wandlung (Zeitpunkt T6) wiederholt. Da ähnliche Betriebe wiederholt ausgeführt werden, wird deren Beschreibung weggelassen.
Zeitpunkt t6 (Ende der A/D-Wandlung)
Die Zeitpunktsteuerschaltung 164 gibt ein Stoppsignal für den ersten Wandler als Antwort auf einen Anstieg des externen Takts aus und stoppt das Zählen des Zählers 163 des ersten Wandlers. Die Zeitpunktsteuerschaltung 164 gibt außerdem ein Latchsignal für die Latch und Codierer aus und speichert eine Differenz der Werte der Latch und Codierer 14 und 15 in dem Speicher 147 als einen Speicherwert 12. Die Zeitpunktsteuerschaltung 164 gibt außerdem ein Normal-Messzeit-Latchsignal an den zweiten Wandler aus, und der Zählwert des Zählers 21a des zweiten Wandlers wird in dem Normal-Messzeit-Latch 166 gehalten. In Vorbereitung für einen Start der nächsten A/D-Wandlung gibt die Zeitpunktsteuerschaltung 143 ein Positionswechselsignal zum Durchführen einer Rotation der Ringverzögerungsleitungen a bis d in Bezug auf die Pulszirkulationsschaltungen 2 bis 5 aus.
Wie es oben bei (3) beschrieben ist, gibt die Zeitpunktsteuerschaltung 164 ein Stoppfreigabesignal SR und ein Rücksetzsignal RA für den ersten Wandler sowie ein Voreinstell-/Rücksetzsignal PRA und ein Voreinstell-/Rücksetzsignal PRB für den zweiten Wandler aus. Dementsprechend startet der Zähler 163 des ersten Wandlers einen Zählbetrieb in dem normalen Zählmodus. Wie es oben beschrieben ist, setzten die Zähler 21a und 21b des zweiten Wandlers stets das Zählen fort.

Die Zeitpunktsteuerschaltung 164 gibt ein Integrationsstartsignal aus. Zu diesem Zeitpunkt wird der Zählwert des Zählers 163 des ersten Wandlers in dem Latch für Bits höherer Ordnung 146 gehalten. Andererseits wird hinsichtlich der Bits niedriger Ordnung eine Differenz der Werte der Latch und Codierer 14 und 15 (Differenzdaten; eine Differenz der Positionsdaten) in dem Speicher 147 zu dem Zeitpunkt der Änderung von dem Normalzählmodus in den Doppelzählmodus (beispielsweise dem Zeitpunkt t3), zu dem Zeitpunkt der Änderung von dem Doppelzählmodus in den Normalzählmodus (beispielsweise zu dem Zeitpunkt t4) und zu dem Endzeitpunkt eines Intervalls (beispielsweise zu dem Zeitpunkt t5) gespeichert. Da jedoch die Pulsposition jeder der Ringverzögerungsleitungen a bis d unmittelbar nach dem Wechseln der Anordnung als eine Anfangsposition eingestellt wird, ist es nicht notwendig, die Differenzdaten zu dem Startzeitpunkt eines Intervalls zu speichern.

Speicherwert 1:	Differenzdaten zu dem Zeitpunkt der Änderung in den normalen Zählmodus in dem ersten Intervall
Speicherwert 2:	Differenzdaten zu dem Zeitpunkt der Änderung in den normalen Zählmodus in dem zweiten Intervall
Speicherwert 3:	Differenzdaten zu dem Zeitpunkt der Änderung in den normalen Zählmodus in dem dritten Intervall
Speicherwert 4:	Differenzdaten zu dem Zeitpunkt der Änderung in den normalen Zählmodus in dem vierten Intervall
Speicherwert 5:	Differenzdaten zu dem Zeitpunkt der Änderung in den Doppelzählmodus in dem ersten Intervall
Speicherwert 6:	Differenzdaten zu dem Endzeitpunkt des ersten Intervalls
Speicherwert 7:	Differenzdaten zu dem Zeitpunkt der Änderung in den Doppelzählmodus in dem zweiten Intervall
Speicherwert 8:	Differenzdaten zu dem Endzeitpunkt des zweiten Intervalls
Speicherwert 9:	Differenzdaten zu dem Zeitpunkt der Änderung in den Doppelzählmodus in dem dritten Intervall
Speicherwert 10:	Differenzdaten zu dem Endzeitpunkt des dritten Intervalls
Speicherwert 11:	Differenzdaten zu dem Zeitpunkt der Änderung in den Doppelzählmodus in dem vierten Intervall
Speicherwert 12:	Differenzdaten zu dem Endzeitpunkt des vierten Intervalls

Als Antwort auf das Integrationsstartsignal erzeugt die Teilintegrationsschaltung 148 die Gesamtdifferenzdaten durch Berechnen von (Speicherwert 1 + Speicherwert 2 + Speicherwert 3 + Speicherwert 4) + (Speicherwert 6 - Speicherwert 5) + (Speicherwert 8 - Speicherwert 7) + (Speicherwert 10 - Speicherwert 9) + (Speicherwert 12 - Speicherwert 11). Die Teilintegrationsschaltung 148 erzeugt einen Carry (positiver Wert) oder einen Borrow (negativer Wert) für die Bits höherer Ordnung und die Bits niedriger Ordnung.
Der Addierer 149 addiert die Daten höherer Ordnung von dem Latch der Bits höherer Ordnung 146 und ein Carry (positiver Wert) oder ein Borrow (negativer Wert) von der Teilintegrationsschaltung 148 zu den Bits höherer Ordnung und stellt das Ergebnis als die 14 Bits höherer Ordnung der A/D-Wandlungsdaten ein. Die Bits niedriger Ordnung der Teilintegrationsschaltung 148 werden als die 4 Bits niedriger Ordnung der A/D-Wandlungsdaten eingestellt. Wenn der Betrieb beendet ist, gibt die Zeitpunktsteuerschaltung 164 ein Umwandlungsbeendigungssignal aus und hält die endgültigen 18-Bit-A/D-Wandlungsdaten DT in dem A/D-Wert-Latch 144. Dieser Betrieb kann parallel zu einer anderen Verarbeitung, beispielsweise dem nächsten A/D-Wandlungsprozess durchgeführt werden.
Wie in dem Fall der Ausführungsform 12 kann ein Zyklus in Intervalle alle 1/(4 M) Zyklen unterteilt werden, und die Rotation kann M-mal (M = 2, 3, --) in einer A/D-Wandlungsperiode wiederholt werden. 37 stellt ein schematisches Zeitdiagramm einer A/D-Wandlung in dem Fall von M = 2, d. h. der Unterteilung eines Zyklus in acht Intervalle dar. Der Betrieb ist derselbe wie derjenige in dem Fall von M = 1. Wenn die Latch und Codierer 14 und 15 vorgesehen sind, ist die Anzahl der Daten, die in dem Speicher 147 gespeichert werden, gleich 24, wie es oben beschrieben ist.
Wie es oben beschrieben ist, zählen die A/D-Wandlerschaltungen 161 und 162 der vorliegenden Ausführungsform einen Puls, der von der ersten bis vierten Pulszirkulationsschaltung 2 bis 5 ausgegeben wird, ohne einen Bruch (mit der Ausnahme der Zeit einer Änderung der Anordnung) durch den ersten Zähler 163. Um dieselben A/D-Wandlungsdaten DT wie in dem Fall des Zählens mit zwei Zählern, wie es oben in der Ausführungsform 12 beschrieben wurde, zu erzeugen, führt der erste Zähler 163 ein Zählen durch Wechseln zwischen dem normalen Zählmodus und dem Doppelzählmodus durch.
Wie in dem Fall der Ausführungsform 12 ist es gemäß dieser Ausführungsform möglich, den Integrationseffekt der A/D-Wandlerschaltung, d. h. den Tiefpassfiltereffekt, der durch den gleitenden Mittelwert erzeugt wird, zu verbessern. Demzufolge ist es möglich, ein Anti-Aliasing-Filter zu entfernen oder zu vereinfachen, und es ist möglich, einen Layoutbereich, der für den Filter in der integrierten Halbleiterschaltungsvorrichtung benötigt wird, zu verringern. Im Vergleich zu der Ausführungsform 12 ist es möglich, den Layoutbereich entsprechend zu verringern, da es möglich ist, die Anzahl der Zähler des ersten Wandlers zu verringern.
(Ausführungsform 14)
Die Ausführungsform 14 betrifft eine A/D-Wandlerschaltung mehrerer Kanäle, wie es mit Bezug auf 38 und 39 beschrieben wird. Eine A/D-Wandlerschaltung 171, die in 38 dargestellt ist, ist eine zweikanalige Modifikation einer der A/D-Wandlerschaltungen, die oben beschrieben sind.
Die A/D-Wandlerschaltung 171 ist mit einem Block, der Systeme A und B für den ersten Kanal (ein erster Wandler 172) betrifft, einem Block, der Systeme A und B für den zweiten Kanal (ein zweiter Wandler 173) betrifft, und einem Block, der Systeme C und D, die dem ersten und dem zweiten Kanal gemeinsam sind (ein dritter Wandler 174) betrifft, aufgebaut.
Der erste Wandler 172 und der zweite Wandler 173, die unabhängig für jeden Kanal vorgesehen sind, sind jeweils mit einer ersten Pulszirkulationsschaltung, einer zweiten Pulszirkulationsschaltung, einem ersten Zähler, einer Pegelverschiebungsschaltung und, nach Bedarf, einer ersten Zirkulationspositionserfassungsschaltung und einer zweiten Zirkulationspositionserfassungsschaltung aufgebaut. Der dritte Wandler 174, der für jeden Kanal gemeinsam vorgesehen ist, ist mit einer dritten Pulszirkulationsschaltung, einer vierten Pulszirkulationsschaltung, einem zweiten Zähler, einer Pegelverschiebungsschaltung und einer Bestimmungsschaltung aufgebaut.
Es wird ein Rücksetzpuls RP in den ersten bis dritten Wandler 172 bis 174 eingegeben. Die Zähler des ersten bis dritten Wandlers 172 bis 174 werden sämtlich auf einmal durch den Rücksetzpuls RP zurückgesetzt (auf null voreingestellt). Wenn ein Startpuls SP eines H-Pegels in den dritten Wandler 174 eingegeben wird, wird außerdem der Startpuls SP dem ersten Wandler 172 und dem zweiten Wandler 173 über den dritten Wandler 174 zugeführt, und sämtliche Pulszirkulationsschaltungen starten gleichzeitig einen Pulszirkulationsbetrieb.
Die ersten Zähler des ersten Wandlers 172 und des zweiten Wandlers 173 zählen die Zirkulationsanzahl eines Pulssignals in der ersten Pulszirkulationsschaltung und die Zirkulationsanzahl eines Pulssignals in der zweiten Pulszirkulationsschaltung und stellen eine Differenz zwischen den Zirkulationsanzahlen als Daten höherer Ordnung der A/D-Wandlungsdaten ein. In Fällen, in denen die erste Zirkulationspositionserfassungsschaltung und die zweite Zirkulationspositionserfassungsschaltung vorgesehen sind, wird eine Differenz zwischen der Pulsposition in der ersten Pulszirkulationsschaltung und der Pulsposition in der zweiten Pulszirkulationsschaltung als Daten niedriger Ordnung der A/D-Wandlungsdaten entsprechend einer vorbestimmten Anzahl von Bits eingestellt. Der dritte Wandler 174 gibt ein Wandlungsdatenausgabeprozesssignal Sa aus, wenn die Differenz, die von dem zweiten Zähler ausgegeben wird, den speziellen Wert Y erreicht. Zu diesem Zeitpunkt stoppen der erste Wandler 172 und der zweite Wandler 173 jeweils den Zirkulationsbetrieb des ersten Zählers und geben A/D-Wandlungsdaten DT1 und DT2, die jeweils analogen Eingangsspannungen Vin1 und Vin2 entsprechen, aus.
Die A/D-Wandlerschaltung mit einer einkanaligen Konfiguration, die in den jeweiligen Ausführungsformen beschrieben ist, benötigt vier Pulszirkulationsschaltungen. Wenn diese jedoch derart ausgelegt ist, dass sie N Kanäle (N = 1, 2, --) unterstützt, wird die Anzahl der Pulszirkulationsschaltungen, die benötigt wird, nicht gleich 4 N, sondern 2 N + 2. Daher wird es, wenn sich die Anzahl der Kanäle erhöht, möglich, ein bereichseffizientes Layout in einer integrierten Halbleiterschaltungsvorrichtung herzustellen.
Wie in dem Fall der Ausführungsform 11 ist es in der vorliegenden Ausführungsform möglich, die Offset-Temperatureigenschaften und die Empfindlichkeitstemperatureigenschaften durch Wechseln der Anordnung der ersten bis sechsten Ringverzögerungsleitung a bis f zu verbessern. 39 stellt ein Verfahren zur Änderung der Anordnung der Ringverzögerungsleitungen (RDL) a bis f dar. Die erste bis sechste Ringverzögerungsleitung a bis f ist jeweils ausgelegt, den Kopplungszustand mit den benachbarten Schaltungen zu ändern, so dass die erste bis sechste Ringverzögerungsleitung a bis f als die erste oder zweite Pulszirkulationsschaltung des ersten Wandlers 172 und des zweiten Wandlers 173 und als die dritte oder vierte Pulszirkulationsschaltung des dritten Wandlers 174 betrieben werden können.
Es wird angenommen, dass eine Periode, nachdem ein Startpuls SP zugeführt wurde, bis der zweite Zähler des dritten Wandlers 174 das Zählen des speziellen Werts Y beendet, gleich einem Zyklus ist und dass eine Zeit, die durch Teilen eines Zyklus durch die Anzahl der Ringverzögerungsleitungen erzeugt wird, d. h. ein Intervall jeden 1/6 Zyklus als das erste Intervall bis das sechste Intervall zugewiesen wird. Die Wandlungssteuerschaltung wechselt den Kopplungszustand jeden 1/6 Zyklus bzw. Sechstelzyklus, so dass die erste bis sechste Ringverzögerungsleitung a bis f jeweils als jede der Pulszirkulationsschaltungen, die oben beschrieben sind, für eine gleiche Zeitdauer (= TAD/6) betrieben werden können. Hier werden die Ringverzögerungsleitungen a bis f in Rotation aufeinanderfolgend für jede der Pulszirkulationsschaltungen gewechselt. Solange die Position der Ringverzögerungsleitungen a bis f aufeinanderfolgend gewechselt wird, so dass die Ringverzögerungsleitungen a bis f als unterschiedliche Pulszirkulationsschaltungen jeden 1/6 Zyklus betrieben werden können, sind jedoch auch andere Verfahren zur Änderung der Anordnung als eine Rotation ebenfalls praktikabel.
Allgemein wird in dem Fall von N Kanälen (N = 1, 2, --) ein Zyklus in eine Zeit unterteilt, die durch Teilen durch (Anzahl einer Ringverzögerungsleitung x M) erzeugt wird, d. h. in jedes Intervall mit einer Periode von 1/((2 N + 2) • M), und die Rotation von (2 N + 2)-mal in einer A/D-Wandlungsperiode kann M-mal (M = 1, 2, --) wiederholt werden. Auf diese Weise wird ein noch größerer Ausgleichseffekt durch Erhöhen der Anzahl der Intervalle erzeugt.
(Ausführungsform 15)
Wenn es keine andere Alternative gibt, als das rückseitige Gate mit dem Substratpotenzial (Masse) zu koppeln, werden sich in jeder Ausführungsform (mit Ausnahme der Ausführungsform 2), die oben beschrieben ist, die Potenzialdifferenzen zwischen dem rückseitigen Gate und den anderen Elektroden als dem rückseitigen Gate (einer Source, einem Drain, einem Gate) in den N-Kanal-MOS-Transistoren 2c und 3c, die in 2 dargestellt sind, beispielsweise voneinander unterscheiden. Daher beeinflusst der Substratvorspannungseffekt die Eigenschaften. Aus diesem Grund ist es in Fällen, in denen N-Kanal-MOS-Transistoren, die die A/D-Wandlerschaltung bilden, die die Pulszirkulationsschaltungen 2 bis 5 enthält, auf demselben Halbleitersubstrat ausgebildet sind, notwendig, das rückseitige Gate der N-Kanal-MOS-Transistoren, die die Pulszirkulationsschaltungen 2 und 4, die Eingangspegelverschiebungsschaltung 10 etc. bilden, von dem Substratpotenzial (Massepotenzial) des Halbleitersubstrats elektrisch zu trennen.
Dementsprechend wird in dem Fall eines P-Halbleitersubstrats, wie es in 40(a) dargestellt ist, eine P-Wanne Pw, die von einer tiefen N-Wanne DNw umgeben ist, auf einem P-Halbleitersubstrat Ps ausgebildet, um eine Doppelwannenstruktur auszubilden, und es wird dort ein N-Kanal-MOS-Transistor ausgebildet. Entsprechend dieser Struktur kann ein Substratpotenzial, das sich von dem Massepotenzial unterscheidet, eingestellt werden. Gemäß einer anderen Einrichtung, die in 40(b) dargestellt ist, wird eine Silizium-auf-Isolierung-Schicht (SOI) eines SOI-Substrats, das einen eingebetteten Oxidfilm aufweist, in mehrere Bereiche unterteilt, die von einem Isoliertrenngraben Tch umgeben sind, der den eingebetteten Oxidfilm erreicht, und es wird ein MOS-Transistor in jedem der unterteilten Bereiche ausgebildet. Gemäß dieser Struktur kann ein unterschiedliches Substratpotenzial eingestellt werden. In 40(a) und 40(b) geben Pd, Ge, Nd, Nw, IIjeweils eine P-Diffusionsschicht, eine Gateelektrode, eine N-Diffusionsschicht, eine N-Wanne und eine Isolierschicht an.
(Ausführungsform 16)
Die A/D-Wandlerschaltung 181, die in 41 dargestellt ist, weist eine Konfiguration auf, bei der die Verstärkerschaltungen 42 und 43 gemäß der Ausführungsform 2 (siehe 9) jeweils in die erste Voll-Differenz-Verstärkerschaltung 182 und die zweite Voll-Differenz-Verstärkerschaltung 183 modifiziert sind. Die Latch und Codierer 14 und 15 sind nicht vorgesehen, obwohl sie vorgesehen sein können. Bypass-Kondensatoren Cp sind in Vorbereitung für eine momentane Spannungsverringerung aufgrund eines Stromdurchflusses zu dem Zeitpunkt der Umkehr der Inverterschaltungen Na bis Nx zwischen der nicht invertierten Ausgangsleitung der Voll-Differenz-Verstärkerschaltungen 182 und 183 und der Masseleitung sowie zwischen der invertierten Ausgangsleitung und der Masseleitung 8 vorgesehen.
Im Allgemeinen ist eine Voll-Differenz-Verstärkerschaltung mit einer Gleichtakt-Rückkopplungsschaltung versehen, so dass ein Mittelwert einer nicht invertierten Ausgangsspannung und einer invertierten Ausgangsspannung gleich einem konstanten Wert werden kann. Daher wird der Mittelwert (eine Gleichtakt-Ausgangsspannung Vcom) der Voll-Differenz-Verstärkerschaltungen 182 und 183 gleich der Bezugsspannung Vref (beispielsweise Vcc/2).
In der Voll-Differenz-Verstärkerschaltung 182 wird die nicht invertierte Ausgangsseite als ein Spannungsfolger des gewöhnlichen Operationsverstärkers betrieben, und die nicht invertierte Ausgangsspannung wird gleich der analogen Eingangsspannung Vin. Die invertierte Ausgangsspannung ist durch 2 • Vref - Vin wie in der Gleichung (11) gegeben. Das heißt, die Voll-Differenz-Verstärkerschaltung 182 gibt eine Differenzspannung aus, die durch Subtrahieren der Bezugsspannung Vref von der analogen Eingangsspannung Vin und einer polaritätsinvertierten Spannung der Differenzspannung jeweils von dem nicht invertierten Ausgangsanschluss und dem invertierten Ausgangsanschluss erzeugt wird, mit einer positiven und negativen Symmetrie in Bezug auf die Bezugsspannung Vref. Den Inverterschaltungen Na bis Nx der ersten Pulszirkulationsschaltung 2 werden die Energieversorgungsspannung von dem invertierten Ausgangsanschluss der Voll-Differenz-Verstärkerschaltung 182 und der Masseleitung 8 zugeführt. Den Inverterschaltungen Na bis Nx der zweiten Pulszirkulationsschaltung 3 werden die Energieversorgungsspannung von dem nicht invertierten Ausgangsanschluss der Voll-Differenz-Verstärkerschaltung 182 und der Masseleitung 8 zugeführt.
In der Voll-Differenz-Verstärkerschaltung 183 wird die nicht invertierte Ausgangsspannung auf dieselbe Weise gleich der Einstellspannung Vset. Die invertierte Ausgangsspannung ist durch 2 • Vref - Vset wie in der Gleichung (12) gegeben. Das heißt, die Voll-Differenz-Verstärkerschaltung 183 gibt eine Differenzspannung aus, die durch Subtrahieren der Bezugsspannung Vref von der Einstellspannung Vset und einer polaritätsinvertierten Spannung der Differenzspannung jeweils von dem nicht invertierten Ausgangsanschluss und dem invertierten Ausgangsanschluss erzeugt wird, mit einer positiven und negativen Symmetrie in Bezug auf die Bezugsspannung Vref. Den Inverterschaltungen Na bis Nx der dritten Pulszirkulationsschaltung 4 werden die Energieversorgungsspannung von dem invertierten Ausgangsanschluss der Voll-Differenz-Verstärkerschaltung 183 und der Masseleitung 8 zugeführt. Den Inverterschaltungen Na bis Nx der vierten Pulszirkulationsschaltung 5 werden die Energieversorgungsspannung von dem nicht invertierten Ausgangsanschluss der Voll-Differenz-Verstärkerschaltung 183 und der Masseleitung 8 zugeführt.
Gemäß der vorliegenden Ausführungsform werden sämtliche Sourceanschlüsse und rückseitigen Gateanschlüsse der N-Kanal-MOS-Transistoren, die auf der Niederpotenzialseite der Pulszirkulationsschaltungen 2 bis 5 angeordnet sind, mit dem Massepotenzial gekoppelt. Dementsprechend wird derselbe Betriebseffekt wie in der Ausführungsform 2 erzielt. Die Bezugsspannung xref ist nicht auf Vcc/2 beschränkt. Da die Voll-Differenz-Verstärkerschaltungen 182 und 183 jeweils vor dem Eingang der Systeme A und B und dem Eingang der Systeme C und D liegen, werden eine Verzögerung des Eingangs der Systeme A und B und eine Verzögerung des Eingangs der Systeme C und D im Wesentlichen einander gleich. Demzufolge ist es, da es einfach wird, die Phase der Differenzausgangsspannungen sogar bei einer analogen Eingangsspannung bei hohen Frequenzen in Übereinstimmung zu bringen, möglich, zu erwarten, dass sich die A/D-Wandlungsgenauigkeit weiter erhöht.
(Ausführungsform 17)
Im Folgenden wird eine Ausführungsform 17 mit Bezug auf 42 bis 47 beschrieben. Wie in dem Fall der Ausführungsform 8 betrifft die vorliegende Ausführungsform eine Technologie, bei der eine Offset-Spannung eines Voll-Differenz-Operationsverstärkers, der in einer Eingangsschnittstelle enthalten ist, durch die Verwendung der Eigenschaft einer A/D-Wandlerschaltung eines TAD-Systems gelöscht bzw. beseitigt wird.
42 und 43 stellen Eingangsschnittstellen 191 und 192 dar, die 2 • Vref - Vin, Vin, 2 • Vref - Vset und Vset in eine A/D-Wandlerschaltung 193 ausgeben. Das heißt, es ist nur notwendig, zu denken, dass die Voll-Differenz-Verstärkerschaltungen 182 und 183, die in 41 dargestellt sind, durch Voll-Differenz-Verstärkerschaltungen 194, 195 und 196 ersetzt werden, die in 42 und 43 dargestellt sind. Es sollte beachtet werden, dass keine Verstärkerschaltung in der A/D-Wandlerschaltung 193 enthalten ist. Dasselbe gilt für die 48 der Ausführungsform 18 und die 49 der Ausführungsform 19, die später beschrieben werden. Dementsprechend unterscheidet sich die Behandlung der Eingangsspannung Vin ebenfalls derart, dass die Eingangsspannung beispielsweise als Vs eingestellt wird. Diese Eingangsschnittstellen 191 und 192 werden in derselben integrierten Halbleiterschaltungsvorrichtung wie die A/D-Wandlerschaltung 193 ausgebildet. Die A/D-Wandlerschaltung 193 ist mit Pulszirkulationsschaltungen 2 bis 5 ausgebildet, denen die vier Spannungen mit einem Bezugspotenzial der Masseleitung 8 zugeführt werden, und gibt ein 1/2-Zyklussignal bzw. ein Halbzyklussignal Sh, das bereits beschrieben wurde, aus.
In 42 wird eine Verstärkung des Voll-Differenz-Operationsverstärkers 194 durch Widerstände 97 und 98 bestimmt. Wenn die Widerstandswerte R5 und R6 der Widerstände 97 und 98 die Beziehung R5 > R6 erfüllen, wird die Verstärkung gleich dem -k3-Fachen (0 < k3 < 1). Zu diesem Zeitpunkt sind die Spannungen 2 • Vref - Vin und Vin, die jeweils in die A/D-Wandlerschaltung 193 von einem nicht invertierten Ausgangsanschluss und einem invertierten Ausgangsanschluss des Voll-Differenz-Operationsverstärkers 194 eingegeben werden, durch die Gleichung (20) und die Gleichung (21) gegeben. Hier ist die Spannung Vs eine Eingangsspannung von einem Sensor etc. $2 \cdot Vref - Vin = - (R6/R5) \cdot (Vs - Vref) + Vref$
$Vin = + (R6/R5) \cdot (Vs - Vref) + Vref$
In dem Voll-Differenz-Operationsverstärker 195 wird die nicht invertierte Ausgangsseite als ein Spannungsfolger betrieben, die nicht invertierte Ausgangsspannung wird gleich der Einstellspannung Vset, und die invertierte Ausgangsspannung wird gleich 2 • Vref - Vset.
Gemäß 43 wird in dem Voll-Differenz-Operationsverstärker 196 die nicht invertierte Ausgangsseite als ein Spannungsfolger betrieben. Spannungen Vin und 2 • Vref - Vin, die in die A/D-Wandlerschaltung 193 jeweils von einem nicht invertierten Ausgangsanschluss und einem invertierten Ausgangsanschluss des Voll-Differenz-Operationsverstärkers 196 eingegeben werden, sind durch die Gleichung (22) und die Gleichung (23) gegeben. Das heißt, die Verstärkung wird gleich dem +k4-Fachen (0 < k4 < 1). $Vin = + (R 8 / (R7 + R 8)) \cdot (Vs - Vref) + Vref$
$2 \cdot Vref - Vin = - (R8/ (R 7 + R 8)) \cdot (Vs - Vref) + Vref$
44 stellt eine Konfiguration der Voll-Differenz-Operationsverstärker 194, 195 und 196, die oben beschrieben sind, dar. Die Voll-Differenz-Operationsverstärker 194, 195 und 196 sind mit einer ersten Schaltschaltung 197, einer ersten Differenzpaarunterschaltung 198, einer zweiten Schaltschaltung 199, ersten Ausgangsunterschaltungen 200a und 200b und einer Gleichtakt-Rückkopplungsschaltung 201 versehen.
Wechselschalter 197a, 197b, 199a und 199b, die die Schaltschaltungen 197 und 199 bilden, sind mit vier analogen Schaltern 202a bis 202d ausgebildet, wie es in 46 dargestellt ist, und erstellen eine Verbindung zwischen einem Anschluss C und einem Anschluss A sowie zwischen dem Anschluss C und einem Anschluss B als Antwort auf ein 1/2-Zyklussignal Sh und ein durch einen Inverter 203 invertiertes Signal des Signals Sh. Die erste Schaltschaltung 197 tauscht zwei Verbindungsleitungen zwischen dem invertierenden Eingangsanschluss und dem nicht invertierenden Eingangsanschluss des Voll-Differenz-Operationsverstärkers und dem invertierenden Eingangsanschluss und dem nicht invertierenden Eingangsanschluss der ersten Differenzpaarunterschaltung 198 aus. Die zweite Schaltschaltung 199 tauscht zwei Verbindungsleitungen zwischen dem nicht invertierten Ausgangsanschluss und dem invertierten Ausgangsanschluss der ersten Differenzpaarunterschaltung 198 und den ersten Ausgangsunterschaltungen 200a und 200b aus.
Die erste Differenzpaarunterschaltung 198 ist mit Transistoren 204 bis 215 aufgebaut, die in einer gefalteten Kaskadenverbindung, wie es in 45 dargestellt ist, angeordnet sind. Die Transistoren 204 und 205 bilden ein Differenzpaar, und zwischen deren Sourceanschlüssen und der speziellen Spannungsleitung 6 sind die Transistoren 206 und 207, die als eine Konstantstromschaltung betrieben werden, in Kaskade miteinander verbunden. Zwischen der speziellen Spannungsleitung 6 und der Masseleitung 8 sind Transistoren 208 und 209, Transistoren 210 und 211, Transistoren 212 und 213 sowie Transistoren 214 und 215, die jeweils ein Paar bilden, in Serie geschaltet. Die Transistoren 208 und 210 sowie die Transistoren 209 und 211 sind jeweils in Kaskade geschaltet und dienen als eine aktive Last 216 für das Differenzpaar.
Die Transistoren 214 und 215 bilden eine Konstantstromschaltung 217, um den Ausgangsstrom des Differenzpaars zu reflektieren und diesen in die aktive Last 216 einzugeben. Ein Gleichtakt-Rückkopplungssignal CMFB wird in die gemeinsame Gateleitung der Transistoren 214 und 215 eingegeben. Die Transistoren 212 und 213, die zwischen die aktive Last 216 und die Konstantstromschaltung 217 geschaltet sind, sind vorgesehen, um das Auftreten eines Spiegeleffekts in den Transistoren 204 und 205 zu unterdrücken. Die Sourceanschlüsse der Transistoren 212 und 213 (d. h. die Drainanschlüsse der Transistoren 214 und 215) sind jeweils mit den Drainanschlüssen der Transistoren 204 und 205 gekoppelt. Jeder der Drainanschlüsse der Transistoren 210 und 211 dient als ein Ausgangsanschluss der ersten Differenzpaarunterschaltung 198.
In einer Voll-Differenz-Verstärkerschaltung wird gewöhnlich eine Gleichtakt-Rückkopplung als eine negative Rückkopplung verwendet, so dass ein Mittelwert der beiden Ausgangsspannungen (+, -) gleich der Bezugsspannung Vref werden kann. In der vorliegenden Ausführungsform wird, um eine Oszillation durch eine negative Rückkopplung zu verhindern, ein Phasenkompensationskondensator von dem gewöhnlichen Operationsverstärker verwendet. Aufgrund der Konfiguration wird ein Spiegeleffekt erzeugt, und es kann ein kleiner Kondensator verwendet werden, was eine einfache Montage auf einer integrierten Schaltung ermöglicht.
Die Gleichtakt-Rückkopplungsschaltung 201, die in 44 dargestellt ist, ist mit einer dritten Schaltschaltung 218, einer Gleichtakt-Spannungserfassungseinheit 219, einer zweiten Differenzpaarunterschaltung 220, einer zweiten Ausgangsunterschaltung 221, einer vierten Schaltschaltung 222 und einer fünften Schaltschaltung 223 aufgebaut. Wechselschalter 218a, 218b, 222a, 222b, 223a und 223b, die die Schaltschaltungen 218, 222 und 223 bilden, weisen eine in 46 dargestellte Konfiguration auf.
Die Gleichtakt-Spannungserfassungseinheit 219 ist eine Serienschaltung aus Widerständen 219a und 219b mit dem gleichen Widerstandswert. Die Gleichtakt-Spannungserfassungseinheit 219 nimmt eine Ausgangsspannung der ersten Ausgangsunterschaltungen 200a und 200b auf und erfasst eine Gleichtakt-Spannung Vcom als eine Mittelspannung. Die dritte Schaltschaltung 218 überkreuzt zwei Verbindungsleitungen zwischen den ersten Ausgangsunterschaltungen 200a und 200b (ein nicht invertierter Ausgangsanschluss und ein invertierter Ausgangsanschluss des Voll-Differenz-Operationsverstärkers) und der Gleichtakt-Spannungserfassungseinheit 219.
Die zweite Differenzpaarunterschaltung 220 ist mit Transistoren 224 bis 235 aufgebaut, die wie in dem Fall der ersten Differenzpaarunterschaltung 198 in einer gefalteten Kaskadenverbindung angeordnet sind. Die Transistoren 224 und 225 bilden ein Differenzpaar, und die Transistoren 226 und 227 bilden eine Konstantstromschaltung. Die Transistoren 232 und 234 sowie die Transistoren 233 und 235 bilden eine aktive Last 236 für das Differenzpaar. Die Transistoren 228 und 229 bilden eine Konstantstromschaltung 237.
Die zweite Ausgangsunterschaltung 221 ist mit Transistoren 238 bis 241 aufgebaut, die in Serie zwischen die spezielle Spannungsleitung 6 und die Masseleitung geschaltet sind. Zwei Ausgangsanschlüsse der zweiten Differenzpaarunterschaltung 220 sind mit Drainanschlüssen der Transistoren 239 und 240 über einen Wechselschalter 223b und einen Kondensator 242 zur Phasenkompensation und mit einem Gateanschluss des Transistors 241 über den Wechselschalter 223b verbunden. Die Ausgangsspannung der zweiten Differenzpaarunterschaltung 220, die durch den Wechselschalter 223b ausgewählt wird, dient als das Gleichtakt-Rückkopplungssignal CMFB.
Die vierte Schaltschaltung 222 überkreuzt Eingangsleitungen der Bezugsspannung Vref und der Gleichtakt-Spannung Vcom zu der zweiten Differenzpaarunterschaltung 220. Der Wechselschalter 223b der fünften Schaltschaltung 223 wählt einen der Ausgangsanschlüsse der zweiten Differenzpaarunterschaltung 220 aus und koppelt diesen mit der zweiten Ausgangsunterschaltung 221. Hiermit wählt ein Wechselschalter 223a einen Ausgangsanschluss, der von dem Wechselschalter 223b nicht ausgewählt wird, aus und koppelt diesen mit Gateanschlüssen der Transistoren 234 und 235.
Vier Vorspannungen BIAS1 bis BIAS4, die von dem Voll-Differenz-Operationsverstärker verwendet werden, werden durch eine Vorspannungserzeugungsschaltung 248 erzeugt, die mit Transistoren 243 bis 246 und einem Widerstand 247 aufgebaut ist, wie es in 47 dargestellt ist.
Gemäß der vorliegenden Ausführungsform wird, wenn das Halbzyklussignal Sh einen H-Pegel aufweist, ein analoger Schalter, der durch eine Seite eines Anschlusses A jedes Wechselschalters verläuft, auf EIN eingestellt, und wenn das Halbzyklussignal Sh einen L-Pegel aufweist, wird ein analoger Schalter, der durch eine Seite eines Anschlusses B jedes Wechselschalters verläuft, auf EIN eingestellt. Ein Pegel des Halbzyklussignals Sh wird in einer ersten Halbperiode und einer zweiten Halbperiode eines Zyklus der A/D-Wandlung umgekehrt, und die Richtung einer Offset-Spannung der Voll-Differenz-Operationsverstärker 194, 195 und 196 wird umgekehrt. Entsprechend diesem Schema wird der Mittelwert der Offset-Spannung, die in der analogen Eingangsspannung Vin und der Einstellspannung Vset enthalten ist, über einen Zyklus der A/D-Wandlung gleich null, und es ist möglich, A/D-Wandlungsdaten hoher Genauigkeit zu erzeugen, bei denen eine Offset-Spannung eines Voll-Differenz-Operationsverstärkers beseitigt ist.
Da die Voll-Differenz-Operationsverstärker 194, 196 oder 195 vor einem Eingang der Systeme A und B sowie einem Eingang der Systeme C und D liegen, werden eine Verzögerung des Eingangs der Systeme A und B und eine Verzögerung des Eingangs der Systeme C und D im Wesentlichen einander gleich, und es wird einfach, die Phase der Differenzausgänge sogar bei einem Hochfrequenzsignal in Übereinstimmung zu bringen. Demzufolge ist es möglich, zu erwarten, dass sich die A/D-Wandlungsgenauigkeit weiter erhöht.
(Ausführungsform 18)
Die Eingangsschnittstelle 251, die in 48 dargestellt ist, bildet ein ratiometrisches A/D-Wandlungssystem in dem Fall der Verwendung von Voll-Differenz-Operationsverstärkern 195 und 196. Gemäß der vorliegenden Ausführungsform ist es, wie es in der Ausführungsform 10 beschrieben wurde, beim Durchführen der A/D-Wandlung der Ausgangsspannung eines Sensors 119 möglich, eine A/D-Wandlung, die durch eine Änderung der Energieversorgungsspannung (der speziellen Spannung Vcc) nicht beeinflusst wird, durch Ausgleichen der ratiometrischen Eigenschaften des Sensors 19 durchzuführen.
(Ausführungsform 19)
49 stellt eine Ausführungsform 19 dar, bei der die A/D-Wandlerschaltung die Verarbeitung einer Ausgangsspannung eines Drucksensors verwendet wird. Eine Eingangsschnittstelle 261 transformiert einen Strom, der von dem Drucksensor 262 eingegeben wird, in eine Spannung, verstärkt die Spannung und gibt diese an die A/D-Wandlerschaltung 193 aus. Außerdem erzeugt die Eingangsschnittstelle 261 eine Einstellspannung Vset und eine Spannung 2 • Vref - Vset und gibt diese an die A/D-Wandlerschaltung 193 aus.
Der Drucksensor 262 ist mit einer Vollbrückenschaltung versehen, die mit vier Dehnungsmessstreifen 262a, 262b, 262c und 262d (Widerstände R11, R12, R13 und R14) aufgebaut ist, die einen piezoresistiven Effekt besitzen. Die Dehnungsmessstreifen 262a und 262b sowie die Dehnungsmessstreifen 262c und 262d sind derart ausgebildet, dass die Richtung der Änderung des Widerstandswerts als eine Funktion des Verzerrungsbetrags jeweils entgegengesetzt ist, und die Dehnungsmessstreifen 262a und 262d sowie die Dehnungsmessstreifen 262b und 262c sind derart ausgebildet, dass die Richtung der Änderung des Widerstandswerts als eine Funktion des Verzerrungsbetrags jeweils dieselbe ist.
Die Konfiguration des Teils der Verstärkerschaltung ist herkömmlich (beispielsweise JP 2002-148131 A ). Im Gegensatz zu der gewöhnlichen Verstärkerschaltung erzeugt die vorliegende Verstärkerschaltung eine Ausgangsspannung durch Bewirken, dass ein Strom, der sich mit der Änderung des Widerstandswerts als Funktion des Verzerrungsbetrags des Dehnungsmessstreifens ändert, durch Widerstände 264 und 265 fließt. Eine nicht invertierte Ausgangsseite des Voll-Differenz-Operationsverstärkers 263 wird in einen invertierenden Eingangsanschluss über den Widerstand 264 zurückgeführt, und eine invertierte Ausgangsseite wird in einen nicht invertierenden Eingangsanschluss über den Widerstand 265 zurückgeführt. Gewöhnlich werden der Widerstandswert R9 des Widerstands 264 und der Widerstandswert R10 des Widerstands 265 auf denselben Wert eingestellt.
Eine Ausgangsempfindlichkeit (entsprechend dem gewöhnlichen Verstärkungsgrad) kann durch Vergrößern des Widerstandswerts der Widerstände 264 und 265 eingestellt werden. Die Dehnungsmessstreifen 262a bis 262d und die Widerstände 264 und 265 werden durch Widerstandsdiffusion mit unterschiedlicher Verunreinigungskonzentration ausgebildet und sind derart ausgelegt, dass sie die Temperatureigenschaften der Empfindlichkeit durch Einstellen der jeweiligen Verunreinigungskonzentration auf geeignete Weise unterdrücken. Der Voll-Differenz-Operationsverstärker 263 der vorliegenden Ausführungsform entspricht dem Voll-Differenz-Operationsverstärker 196, der in 48 dargestellt ist.
Die Widerstände 266 bis 269, die in Serie geschaltet sind, unterteilen andererseits die spezielle Spannung Vcc, um die Bezugsspannung Vref und die Einstellspannung Vset zu erzeugen. In der vorliegenden Ausführungsform gilt für die Widerstandswerte R15 bis R18 der Widerstände 266 bis 269: R15 + R16 = R17 + R18. Dementsprechend ist die Bezugsspannung Vref gleich Vcc/2, und die Einstellspannung Vset ist größer als die Bezugsspannung Vref.
In vielen der oben beschriebenen Ausführungsformen ist die Verstärkerschaltung in Form eines Spannungsfolgers ausgebildet. Es muss jedoch nicht immer ein Spannungsfolger, wie er beispielhaft in 49 dargestellt ist, sein. Das heißt, da kein Operationsverstärker in der A/D-Wandlerschaltung 193, die in 49 dargestellt ist, enthalten ist, gibt die vorliegende Ausführungsform die Tatsache an, dass die analoge Schaltung eines Sensors, der eine A/D-Wandlerschaltung benötigt, mit zwei Voll-Differenz-Operationsverstärkern ausgebildet sein kann. Diese Tatsache gibt an, dass eine Verringerung der Anzahl der analogen Teile möglich ist, was zu geringeren Herstellungskosten führt, da im Vergleich zu einem digitalen Teil, das durch feinere Geometrien eines Halbleiterherstellungsprozesses miniaturisiert werden kann, die analogen Teile nicht einfach mit einer feineren Geometrie herzustellen sind und durch Eigenschaften wie beispielsweise eine Offset-Spannung beschränkt sind. Außerdem ist es in 49 möglich, eine A/D-Wandlung, die nicht durch eine Änderung der Energieversorgungsspannung (der speziellen Spannung Vcc) beeinflusst wird, durch Ausgleichen der ratiometrischen Eigenschaften des Drucksensors 262 durchzuführen.
In der vorliegenden Ausführungsform werden verschiedene Kompensationen von Eigenschaften durchgeführt, wie es oben beschrieben ist. Es ist nur notwendig, eine geringere Betriebskorrektur in einem derartigen Ausmaß durchzuführen, dass eine Offset-Korrektur und eine Empfindlichkeitskorrektur der Brückenschaltungseinheit nach der A/D-Wandlung durchgeführt werden. Daher ist die A/D-Wandlung gemäß der vorliegenden Ausführungsform geeignet, für einen Sensor, der eine Hochgeschwindigkeitsantwort benötigt, verwendet zu werden.
(Weitere Ausführungsformen)
Oben wurden die bevorzugten Ausführungsformen der vorliegenden Erfindung beschrieben. Die vorliegende Erfindung ist jedoch nicht auf die oben beschriebenen Ausführungsformen beschränkt. Diese können innerhalb des Bereichs der Erfindung geändert, modifiziert oder verschiedentlich erweitert werden.
Die Pulszirkulationsschaltung (Ringverzögerungsleitung), die oben beschrieben ist, ist mit einer Serienkopplung einer ungeraden Anzahl von Elementen einschließlich eines NAND-Gatters und Invertern im Hinblick auf die Verwirklichung einer zuverlässigen Oszillation ausgebildet. Die Pulszirkulationsschaltung kann jedoch mit einer geraden Anzahl von Invertern (siehe beispielsweise JP 2010-148005 A etc.) und anderen Elementen ausgebildet sein, die eine zuverlässige Oszillation realisieren. Da die Zirkulationspulsposition und die codierten Daten in einer Eins-zu-eins-Entsprechung durch die Verwendung einer geraden Anzahl vorliegen, wird die Linearität der Bits niedriger Ordnung verbessert.
Das NAND-Gatter und die Inverter, die die Ringverzögerungsleitung bilden, können mit anderen Schaltungen als der Schaltung, die in 2 dargestellt ist, ausgebildet sein. Außerdem wird die Erfassung einer Zirkulationspulsposition anhand sämtlicher Ausgänge der Inverter durchgeführt, die Erfassung kann jedoch durch Überspringen beispielsweise von jedem zweiten Inverter durchgeführt werden.
Die Eingangspegelverschiebungsschaltungen 10 und 11 und die Ausgangspegelverschiebungsschaltungen 12 und 13, die in 2 dargestellt sind, werden in jeder Ausführungsform benötigt, sind jedoch nicht auf die Schaltungskonfiguration, die in 2 dargestellt ist, beschränkt. Ein Beispiel des Aufwärts/Abwärts-Zählers und des Überlappungsdetektors 31 ist in 4 dargestellt. Diese sind jedoch nicht auf die Schaltungskonfiguration, die in 4 dargestellt ist, beschränkt.
Es werden Inverter an verschiedenen Stellen verwendet, um eine Verzögerungszeit in jeder Ausführungsform zu erzeugen. Die Fortsetzungsanzahl kann entsprechend einer benötigten Verzögerungszeit geändert werden, vorausgesetzt, dass berücksichtigt wird, ob die Fortsetzungsanzahl ungerade oder gerade ist. Als ein Verzögerungselement zum Erzeugen einer Verzögerungszeit können Kondensatoren oder eine parasitäre Kapazität einer Verdrahtung in einem Chip oder einem Element anstatt eines Inverters verwendet werden.
In den Ausführungsformen der vorliegenden Anmeldung wird durch Einstellen sämtlicher Bits auf null ein A/D-Wandlungswert für die Bezugsspannung Vref auf in sämtlichen Bits gleich null als dem Voreinstellungswert des Aufwärts/Abwärts-Zählers der ersten Art wie der erste Zähler 20, der in 1 dargestellt ist, eingestellt. Wenn andererseits ein beliebiger Wert voreingestellt wird, kann dieser zu dem A/D-Wandlungswert addiert werden. Das vorliegende Schema kann für eine Offset-Korrektur bei der Anwendung für einen Sensor etc. verwendet werden.
In jeder Ausführungsform, in der die Latch und Codierer 14 und 15 vorgesehen sind, ist es möglich, die Latch und Codierer 14 und 15 wegzulassen.
Außerdem ist es in jeder Ausführungsform mit der Ausnahme der Ausführungsform 2 vorteilhaft, eine Konfiguration, wie sie in der Ausführungsform 2 dargestellt ist, zu verwenden, bei der die erste Verstärkerschaltung 42 und die zweite Verstärkerschaltung 43 vorgesehen sind und sämtliche Sourceanschlüsse und rückseitigen Gateanschlüsse der N-Kanal-MOS-Transistoren, die auf der Niederpotenzialseite der Pulszirkulationsschaltungen 2 bis 5 angeordnet sind, mit dem Massepotenzial gekoppelt sind.
Außerdem ist es in jeder Ausführungsform mit der Ausnahme der Ausführungsform 16 vorteilhaft, eine Konfiguration, wie sie in der Ausführungsform 16 dargestellt ist, zu verwenden, bei der die erste Voll-Differenz-Verstärkerschaltung 182 und die zweite Voll-Differenz-Verstärkerschaltung 183 vorgesehen sind und die Sourceanschlüsse und rückseitigen Gateanschlüsse der N-Kanal-MOS-Transistoren, die auf der Niederpotenzialseite der Pulszirkulationsschaltungen 2 bis 5 angeordnet sind, mit dem Massepotenzial gekoppelt sind.
Außerdem kann in jeder Ausführungsform mit der Ausnahme der Ausführungsform 7, wie es in der Ausführungsform 7 dargestellt ist, in der dritten und der vierten Pulszirkulationsschaltung ein Pulssignal von Inverterschaltungen Na, Nb, --, und Nx-1, die an derselben Position angeordnet sind, zusätzlich zu der Inverterschaltung Nx geholt werden, und das Pulssignal kann an den zweiten Zähler ausgegeben werden. Außerdem kann bei oder anstelle der vorliegenden Konfiguration der Inverter 84 (Verzögerungsschaltung) zum Verzögern des Starts eines Zirkulationsbetriebs der ersten und der zweiten Pulszirkulationsschaltung vorgesehen sein.
Außerdem ist es in jeder Ausführungsform mit der Ausnahme der Ausführungsform 3 bis Ausführungsform 6, wie es in der Ausführungsform 3 bis Ausführungsform 6 dargestellt ist, vorteilhaft, eine Konfiguration zu verwenden, bei der die Zähler 64 und 65 anstelle des ersten Zählers 20 vorgesehen sind, die Zähler 69 und 70 anstelle des zweiten Zählers 21 vorgesehen sind und der Komparator 52 anstelle des Komparators 22 vorgesehen ist.
Die Komparatoren 22, 22a und 22b erfassen die Tatsache, dass die Ausgangswerte der zweiten Zähler 21, 21a und 21b in sämtlichen Bits null erreicht haben. Die Komparatoren 22, 22a und 22b können jedoch die Tatsache erfassen, dass die Ausgangswerte der zweiten Zähler 21, 21a und 21b in sämtlichen Bits eins erreicht haben. Der vorliegende Fall verwendet eine Konfiguration, bei der eine Differenz zwischen den Werten sämtlicher Bits von gleich eins und dem speziellen Wert Y (oder Y/4 etc.) als der voreingestellte Wert höherer Ordnung in den zweiten Zählern 21 und 21a voreingestellt ist, und wenn eine Differenz, die von den zweiten Zählern 21 und 21a ausgegeben wird, in sämtlichen Bits eins erreicht, werden das Wandlungsdatenausgabeprozesssignal Sa und das Intervallendesignal IEA ausgegeben.
In der Ausführungsform 16, der Ausführungsform 17 und der Ausführungsform 18 ist der Bypass-Kondensator Cp in Vorbereitung für die momentane Spannungsverringerung aufgrund eines Durchfließens eines Stroms zu dem Zeitpunkt der Umkehr der Inverterschaltungen Na bis Nx vorgesehen. In jeder der anderen Ausführungsformen kann jedoch der Bypass-Kondensator Cp ebenfalls auf dieselbe Weise vorgesehen sein.
Ein Magnetsensor, der ein Hall-Element und den Drucksensor verwendet, ist als eine Anwendung für die A/D-Wandlerschaltung für Sensorprodukte beispielhaft angegeben. Die A/D-Wandlerschaltung gemäß der vorliegenden Erfindung kann jedoch auch in anderen Sensoren wie beispielsweise einem Temperatursensor verwendet werden. Nicht auf die Anwendung auf Sensoren beschränkt, ist es möglich, die A/D-Wandlerschaltung als eine periphere Schaltung einer digitalen Signalverarbeitungsvorrichtung wie beispielsweise eines Mikroprozessors (Mikrocontroller), eines DSP (digitaler Signalprozessor) etc. zu montieren.

Claims

A/D-Wandlerschaltung (1, 41, 51, 61, 62, 63, 81, 93, 135, 141, 142, 161, 162, 181, 193), die aufweist: eine erste Pulszirkulationsschaltung (2), die mit mehreren Verzögerungseinheiten (Na - Nx), die in einer Ringgestalt miteinander gekoppelt sind und zum Zirkulieren eines Pulssignals um die Verzögerungseinheiten (Na - Nx) betreibbar sind, aufgebaut ist, wobei die Verzögerungseinheiten (Na - Nx) eine Differenzspannung zwischen einer speziellen Spannung (Vcc) und einer analogen Eingangsspannung (Vin) als einer ersten Energieversorgungsspannung verwenden und ein Eingangssignal nach einer Verzögerung mit einer Verzögerungszeit, die entsprechend der ersten Energieversorgungsspannung definiert wird, ausgeben; eine zweite Pulszirkulationsschaltung (3), die mit mehreren Verzögerungseinheiten (Na - Nx), die in einer Ringgestalt miteinander gekoppelt sind und zum Zirkulieren eines Pulssignals um die Verzögerungseinheiten (Na - Nx) betreibbar sind, aufgebaut ist, wobei die Verzögerungseinheiten (Na - Nx) die analoge Eingangsspannung (Vin) als eine zweite Energieversorgungsspannung verwenden und ein Eingangssignal nach einer Verzögerung mit einer Verzögerungszeit, die entsprechend der zweiten Energieversorgungsspannung definiert wird, ausgeben; einen ersten Zähler (20, 20a, 20b, 163), der zum Zählen einer Zirkulationsanzahl des Pulssignals in der ersten Pulszirkulationsschaltung (2) und einer Zirkulationsanzahl des Pulssignals in der zweiten Pulszirkulationsschaltung (3) und zum Ausgeben einer Differenz zwischen den Zirkulationsanzahlen betreibbar ist; eine dritte Pulszirkulationsschaltung (4), die mit mehreren Verzögerungseinheiten (Na - Nx), die in einer Ringgestalt miteinander gekoppelt sind und zum Zirkulieren eines Pulssignals um die Verzögerungseinheiten (Na - Nx) betreibbar sind, aufgebaut ist, wobei den Verzögerungseinheiten (Na - Nx) eine Einstellspannung (Vset), die sich von einer Bezugsspannung (Vref) unterscheidet, zugeführt wird, und die Verzögerungseinheiten (Na - Nx) eine Differenzspannung zwischen der speziellen Spannung (Vcc) und der Einstellspannung (Vset) als eine dritte Energieversorgungsspannung verwenden und ein Eingangssignal nach einer Verzögerung mit einer Verzögerungszeit, die entsprechend der dritten Energieversorgungsspannung definiert wird, ausgeben; eine vierte Pulszirkulationsschaltung (5), die mit mehreren Verzögerungseinheiten (Na - Nx), die in einer Ringgestalt miteinander gekoppelt sind und zum Zirkulieren eines Pulssignals um die Verzögerungseinheiten (Na - Nx) betreibbar sind, aufgebaut ist, wobei die Verzögerungseinheiten (Na - Nx) unter Verwendung der Einstellspannung (Vset) als einer vierten Energieversorgungsspannung betrieben werden und ein Eingangssignal nach einer Verzögerung mit einer Verzögerungszeit, die entsprechend der vierten Energieversorgungsspannung definiert wird, ausgeben; einen zweiten Zähler (21, 21a, 21b), der zum Zählen der Zirkulationsanzahl des Pulssignals in der dritten Pulszirkulationsschaltung (4) und der Zirkulationsanzahl des Pulssignals in der vierten Pulszirkulationsschaltung (5) und zum Ausgeben einer Differenz zwischen den Zirkulationsanzahlen betreibbar ist; und eine Wandlungssteuerschaltung (37, 136), die zum Bewirken, dass die erste bis vierte Pulszirkulationsschaltung (2, 3, 4, 5) einen jeweiligen Zirkulationsbetrieb der Pulssignale gleichzeitig starten, zum Ausgeben eines Wandlungsdatenausgabeprozesssignals, wenn die Differenz, die von dem zweiten Zähler (21, 21a, 21b) ausgegeben wird, einen vorbestimmten speziellen Wert erreicht, und zum Ausgeben der Differenz, die von dem ersten Zähler (20, 20a, 20b,163) zu einem Zeitpunkt ausgegeben wird, als A/D-Wandlungsdaten, die der analogen Eingangsspannung (Vin) entsprechen, betreibbar ist, wobei die Verzögerungseinheiten (Na - Nx), die in jeder der ersten bis vierten Pulszirkulationsschaltung (2, 3, 4, 5) vorgesehen sind, dieselbe Anzahl aufweisen und in einem thermisch miteinander gekoppelten Zustand ausgebildet sind.
A/D-Wandlerschaltung (1, 41, 51, 61, 62, 63, 81, 93, 135, 141, 142, 161, 162, 181, 193) nach Anspruch 1, wobei die Bezugsspannung (Vref) einen Spannungswert von gleich der Hälfte der speziellen Spannung (Vcc) aufweist; die Einstellspannung (Vset) unterschiedlich zu der Bezugsspannung (Vref) eingestellt wird, den Verzögerungseinheiten (Na - Nx) der ersten Pulszirkulationsschaltung (2) die erste Energieversorgungsspannung von einer speziellen Spannungsleitung der speziellen Spannung (Vcc) und einer Signaleingangsleitung der analogen Eingangsspannung (Vin) zugeführt wird; den Verzögerungseinheiten (Na - Nx) der zweiten Pulszirkulationsschaltung (3) die zweite Energieversorgungsspannung von der Signaleingangsleitung und einer Masseleitung zugeführt wird; den Verzögerungseinheiten (Na - Nx) der dritten Pulszirkulationsschaltung (4) die dritte Energieversorgungsspannung von der speziellen Spannungsleitung und einer Einstellspannungsleitung der Einstellspannung (Vset) zugeführt wird; und den Verzögerungseinheiten (Na - Nx) der vierten Pulszirkulationsschaltung (5) die vierte Energieversorgungsspannung von der Einstellspannungsleitung und der Masseleitung zugeführt wird.
A/D-Wandlerschaltung (41) nach Anspruch 1, die außerdem aufweist: eine erste Verstärkerschaltung (42), die zum Aufnehmen der analogen Eingangsspannung (Vin) und der Bezugsspannung (Vref) und zum Ausgeben einer Differenzspannung zwischen der analogen Eingangsspannung (Vin) und einer Spannung von gleich dem Zweifachen der Bezugsspannung (Vref) betreibbar ist; und eine zweite Verstärkerschaltung (43), die zum Aufnehmen der Einstellspannung (Vset) und der Bezugsspannung (Vref) und zum Ausgeben einer Differenzspannung zwischen der Einstellspannung (Vset) und der Spannung von gleich dem Zweifachen der Bezugsspannung (Vref) betreibbar ist; wobei den Verzögerungseinheiten (Na - Nx) der ersten Pulszirkulationsschaltung (2) die erste Energieversorgungsspannung von einer Ausgangsleitung der ersten Verstärkerschaltung (42) und der Masseleitung zugeführt wird, wobei den Verzögerungseinheiten (Na - Nx) der zweiten Pulszirkulationsschaltung (3) die Energieversorgungsspannung von der Signaleingangsleitung und der Masseleitung zugeführt wird, wobei den Verzögerungseinheiten (Na - Nx) der dritten Pulszirkulationsschaltung (4) die Energieversorgungsspannung von einer Ausgangsleitung der zweiten Verstärkerschaltung (43) und der Masseleitung zugeführt wird, und wobei den Verzögerungseinheiten (Na - Nx) der vierten Pulszirkulationsschaltung (5) die Energieversorgungsspannung von der Einstellspannungsleitung und der Masseleitung zugeführt wird.
A/D-Wandlerschaltung (181) nach Anspruch 1, die außerdem aufweist: eine erste Voll-Differenz-Verstärkerschaltung (182), die zum Ausgeben einer Differenzspannung, die durch Subtrahieren der Bezugsspannung (Vref) von der analogen Eingangsspannung (Vin) und deren polaritätsinvertierter Spannung von jeweils einem nicht invertierten Ausgangsanschluss und einem invertierten Ausgangsanschluss mit einer positiven und negativen Symmetrie in Bezug auf die Bezugsspannung (Vref) erzeugt wird, betreibbar ist; und eine zweite Voll-Differenz-Verstärkerschaltung (183), die zum Ausgeben einer Differenzspannung, die durch Subtrahieren der Bezugsspannung (Vref) von der Einstellspannung (Vset) und deren polaritätsinvertierter Spannung von jeweils einem nicht invertierten Ausgangsanschluss und einem invertierten Ausgangsanschluss mit einer positiven und negativen Symmetrie in Bezug auf die Bezugsspannung (Vref) erzeugt wird, betreibbar ist, wobei den Verzögerungseinheiten (Na - Nx) der ersten Pulszirkulationsschaltung (2) die erste Energieversorgungsspannung von dem invertierten Ausgangsanschluss der ersten Voll-Differenz-Verstärkerschaltung (182) und einer Masseleitung zugeführt wird, wobei den Verzögerungseinheiten (Na - Nx) der zweiten Pulszirkulationsschaltung (3) die zweite Energieversorgungsspannung von dem nicht invertierten Ausgangsanschluss der ersten Voll-Differenz-Verstärkerschaltung (182) und der Masseleitung zugeführt wird, wobei den Verzögerungseinheiten (Na - Nx) der dritten Pulszirkulationsschaltung (4) die dritte Energieversorgungsspannung von dem invertierten Ausgangsanschluss der zweiten Voll-Differenz-Verstärkerschaltung (183) und der Masseleitung zugeführt wird, und wobei den Verzögerungseinheiten (Na - Nx) der vierten Pulszirkulationsschaltung (5) die vierte Energieversorgungsspannung von dem nicht invertierten Ausgangsanschluss der zweiten Voll-Differenz-Verstärkerschaltung (183) und der Masseleitung zugeführt wird.
A/D-Wandlerschaltung (1, 41, 51, 61, 62, 63, 81, 93, 135, 141, 142, 161, 162, 181, 193) nach einem der Ansprüche 1 bis 4, die außerdem aufweist: eine erste Zirkulationspositionserfassungsschaltung (14), die zum Erfassen einer Pulsposition in der ersten Pulszirkulationsschaltung (2) zu einem Zeitpunkt der Ausgabe des Wandlungsdatenausgabeprozesssignals betreibbar ist; und eine zweite Zirkulationspositionserfassungsschaltung (15), die zum Erfassen einer Pulsposition in der zweiten Pulszirkulationsschaltung (3) zu dem Zeitpunkt der Ausgabe des Wandlungsdatenausgabeprozesssignals betreibbar ist, wobei die Wandlungssteuerschaltung (37, 136) zu dem Zeitpunkt der Ausgabe des Wandlungsdatenausgabeprozesssignals eine Differenz zwischen der Pulsposition in der ersten Pulszirkulationsschaltung (2) und der Pulsposition in der zweiten Pulszirkulationsschaltung (3) als Daten niedriger Ordnung von A/D-Wandlungsdaten konform zu einer vorbestimmten Anzahl von Bits und eine Summe aus einer Differenz, die von dem ersten Zähler (20, 20a, 20b, 163) ausgegeben wird, und einem Carry (positiver Wert) oder einem Borrow (negativer Wert) von den Daten niedriger Ordnung als Daten höherer Ordnung der A/D-Wandlungsdaten einstellt.
A/D-Wandlerschaltung (1, 41, 51, 61, 62, 63, 81, 93, 135, 141, 142, 161, 162, 181, 193) nach einem der Ansprüche 1 bis 5, wobei der erste Zähler (20, 20a, 20b, 163) ein Abwärtszählen und ein Aufwärtszählen durchführt, wenn das Pulssignal von den Verzögerungseinheiten (Na - Nx), die jeweils in derselben Position in der ersten und zweiten Pulszirkulationsschaltung (2, 3) angeordnet sind, ausgegeben wird; und der zweite Zähler (21, 21a, 21b) ein Abwärtszählen und ein Aufwärtszählen durchführt, wenn das Pulssignal von den Verzögerungseinheiten (Na - Nx), die jeweils in derselben Position in der dritten und vierten Pulszirkulationsschaltung (4, 5) angeordnet sind, ausgegeben wird.
A/D-Wandlerschaltung (1, 41, 51, 61, 62, 63, 81, 93, 135, 141, 142, 161, 162, 181, 193) nach Anspruch 6, wobei der erste und zweite Zähler (20, 20a, 20b, 163, 21, 21a, 21b) jeweils einen Zählstoppanschluss, einen Aufwärtszähleingangsanschluss und einen Abwärtszähleingangsanschluss enthalten und mit einem Aufwärts/Abwärts-Zähler einer ersten Art oder einem Aufwärts/Abwärts-Zähler einer zweiten Art aufgebaut sind, wobei der Aufwärts/Abwärts-Zähler der ersten Art einen Aufwärtszählmodus und einen Abwärtszählmodus, gemäß dem der Aufwärtszähleingangsanschluss und der Abwärtszähleingangsanschluss das Pulssignal aufnimmt, ändert und den Zählbetrieb bei einer Bedingung, bei der das Wandlungsdatenausgabeprozesssignal in den Zählstoppanschluss eingegeben wird, stoppt, und wobei der Aufwärts/Abwärts-Zähler der zweiten Art mit zwei Zählerpaaren zum Erzeugen eines Aufwärtszählwerts und eines Abwärtszählwerts und einem Latch zum Latchen des Zählwerts synchron zu einem Takt und zum Ausgeben einer Differenz zwischen den Zählwerten, die von den beiden Latches gelatcht werden, versehen ist.
A/D-Wandlerschaltung (1, 41, 51, 61, 62, 63, 81, 93, 135, 141, 142, 161, 162, 181, 193) nach Anspruch 7, wobei der Aufwärts/Abwärts-Zähler der ersten Art eine Eingangseinheit (27), die zum Erzeugen eines Zählsignals und eines Modussignals zum Anweisen eines Aufwärtszählens und Abwärtszählens entsprechend einem eingegebenen Pulssignal betreibbar ist, und eine Zählereinheit (28), die zum Durchführen eines Aufwärtszählens oder Abwärtszählens des Zählsignals entsprechend dem Modussignal betreibbar ist, enthält; die Eingangseinheit (27) einen Überlappungsdetektor (31) und eine Zählsignalausgabeeinheit (32) enthält; der Überlappungsdetektor (31) das Auftreten oder Nichtauftreten eines Überlappungszustands überwacht, bei dem das Pulssignal gleichzeitig in den Aufwärtszähleingangsanschluss und den Abwärtszähleingangsanschluss eingegeben wird, ein Überlappungserfassungssignal ausgibt, wenn das Auftreten des Überlappungszustands erfasst wird, und das Ausgeben des Überlappungserfassungssignals stoppt, nachdem zumindest eine Zeitverzögerung von der Eingabe bis zu der Ausgabe in der Zählsignalausgabeeinheit (32) seit einem Zeitpunkt, zu dem die beiden Überlappungspulssignale geendet haben, verstrichen ist; und die Zählsignalausgabeeinheit (32) ein Zählsignal an die Zählereinheit (28) bei einer Bedingung ausgibt, dass das Pulssignal, das in den Aufwärtszähleingangsanschluss oder den Abwärtszähleingangsanschluss eingegeben wird, beendet ist, wenn das Überlappungserfassungssignal von dem Überlappungsdetektor (31) nicht eingegeben wird, und das Zählsignal nicht in die Zählereinheit (28) eingibt, wenn das Überlappungserfassungssignal eingegeben wird.
A/D-Wandlerschaltung (81) nach einem der Ansprüche 6 bis 8, die außerdem aufweist: einen Multiplexer (82, 83) und/oder eine Verzögerungsschaltung (84), wobei die Verzögerungsschaltung (84) zum Verzögern eines Starts eines Zirkulationsbetriebs der ersten und zweiten Pulszirkulationsschaltung (2, 3) in Bezug auf einen Start eines Zirkulationsbetriebs der dritten und vierten Pulszirkulationsschaltung (4, 5) mit einer Verzögerungszeit von einem Zeitpunkt, zu dem eine Differenz der Zirkulationsanzahl eines Pulssignals in der dritten Pulszirkulationsschaltung (4) und der Zirkulationsanzahl eines Pulssignals in der vierten Pulszirkulationsschaltung (5) den speziellen Wert erreicht, bis zu einem Zeitpunkt, zu dem die Wandlungssteuerschaltung (37) das Wandlungsdatenausgabeprozesssignal ausgibt, betreibbar ist; und wobei der Multiplexer (82, 83) zum Extrahieren eines Pulssignals von den Verzögerungseinheiten (Na - Nx), die an derselben Position angeordnet sind und durch einen voreingestellten Wert niedriger Ordnung in der dritten und vierten Pulszirkulationsschaltung (4, 5) spezifiziert werden, und zum Ausgeben des extrahierten Pulssignals an den zweiten Zähler (21, 21a, 21b) betreibbar ist.
A/D-Wandlerschaltung (1, 41, 51, 61, 62, 63, 81, 93, 135, 141, 142, 161, 162, 181, 193) nach einem der Ansprüche 6 bis 9, wobei der zweite Zähler (21, 21a, 21b) zum Einstellen eines voreingestellten Werts höherer Ordnung auf eine auszugebende Differenz betreibbar ist; und die Wandlungssteuerschaltung (37, 136) eine Bestimmungsschaltung enthält, die zum Erfassen, dass der Zählwert des zweiten Zählers (21, 21a, 21b) in sämtlichen Bits null oder in sämtlichen Bits eins erreicht hat, betreibbar ist, für den zweiten Zähler (21, 21a, 21b) eine Differenz zwischen einem Wert mit sämtlichen Bits gleich null oder mit sämtlichen Bits gleich eins und dem speziellen Wert als dem voreingestellten Wert höherer Ordnung voreinstellt, bevor sie bewirkt, dass die erste bis vierte Pulszirkulationsschaltung (2, 3, 4, 5) den Zirkulationsbetrieb des Pulssignals gleichzeitig starten, und das Wandlungsdatenausgabeprozesssignal ausgibt, wenn die Differenz, die von dem zweiten Zähler (21, 21a, 21b) ausgegeben wird, in sämtlichen Bits null oder in sämtlichen Bits eins erreicht.
A/D-Wandlerschaltung (1, 41, 51, 61, 62, 63, 81, 93, 135, 141, 142, 161, 162, 181, 193) nach einem der Ansprüche 6 bis 9, wobei die Wandlungssteuerschaltung (37, 136) einen Komparator (22) enthält, der zum Vergleichen einer Differenz, die von dem zweiten Zähler (21, 21a, 21b) ausgegeben wird, mit einem Vergleichsbezugswert als dem voreingestellten Wert höherer Ordnung betreibbar ist, den speziellen Wert dem Komparator (22) als den Vergleichsbezugswert zuführt, bevor sie bewirkt, dass die erste bis vierte Pulszirkulationsschaltung (2, 3, 4, 5) den Zirkulationsbetrieb des Pulssignals gleichzeitig starten, und das Wandlungsdatenausgabeprozesssignal ausgibt, wenn ein Ausgang des Komparators (22) umgekehrt wird.
A/D-Wandlerschaltung (135) nach einem der Ansprüche 1 bis 11, wobei die Verzögerungseinheiten (Na - Nx), die in der Ringgestalt als eine jeweilige erste bis vierte Ringverzögerungsleitung (a - d) miteinander gekoppelt sind, auf einem Halbleitersubstrat ausgebildet sind; die erste bis vierte Ringverzögerungsleitung (a - d) in der Lage sind, einen jeweiligen Kopplungszustand zu wechseln, um als eine der ersten bis vierten Pulszirkulationsschaltung (2, 3, 4, 5) betrieben zu werden; und die Wandlungssteuerschaltung (136) den Kopplungszustand jede Periode von 1/(4 M) einer A/D-Wandlungszeit wechselt, so dass die erste bis vierte Ringverzögerungsleitung (a - d) für eine gleiche Zeitdauer wie die jeweilige erste bis vierte Pulszirkulationsschaltung (2, 3, 4, 5) betrieben werden und der betreffende Schaltbetrieb M-mal (M = 1, 2, --) in einer A/D-Wandlungsperiode wiederholt wird.
A/D-Wandlerschaltung (135) nach einem der Ansprüche 1 bis 4, wobei die Verzögerungseinheiten (Na - Nx), die in der Ringgestalt als erste bis vierte Ringverzögerungsleitung (a - d) miteinander gekoppelt sind, auf einem Halbleitersubstrat ausgebildet sind; die erste bis vierte Ringverzögerungsleitung (a - d) zum Wechseln eines jeweiligen Kopplungszustands zum Betreiben als eine der ersten bis vierten Pulszirkulationsschaltung (2, 3, 4, 5) betreibbar sind; der erste Zähler (20, 20a, 20b, 163) einen ersten Unterzähler und einen zweiten Unterzähler enthält, die in der Lage sind, ein Zählen zu stoppen, und die betreibbar sind, die Zirkulationsanzahl des Pulssignals in der ersten Pulszirkulationsschaltung (2) und die Zirkulationsanzahl des Pulssignals in der zweiten Pulszirkulationsschaltung (3) zu zählen und die Differenz zwischen den Zirkulationsanzahlen auszugeben; der zweite Zähler (21, 21a, 21b) einen dritten Unterzähler und einen vierten Unterzähler enthält, die betreibbar sind, die Zirkulationsanzahl eines Pulssignals in der dritten Pulszirkulationsschaltung (4) und die Zirkulationsanzahl eines Pulssignals in der vierten Pulszirkulationsschaltung (5) zu zählen und die Differenz zwischen den Zirkulationsanzahlen auszugeben; die Wandlungssteuerschaltung (136) bewirkt, dass die erste bis vierte Pulszirkulationsschaltung (2, 3, 4, 5) einen Zirkulationsbetrieb des Pulssignals gleichzeitig starten, den Kopplungszustand für jeden Zyklus eines Bezugstaktsignals mit einer konstanten Periode wechselt, die länger als 1/(4 M) der A/D-Wandlungszeit eingestellt ist, um einen Wechselbetrieb M-mal (M = 1, 2, --) in einer A/D-Wandlungsperiode zu wiederholen, wobei der Wechselbetrieb ein Betrieb ist, bei dem die erste bis vierte Ringverzögerungsleitung (a - d) während einer gleichen Zeitdauer wie jeweils die erste bis vierte Pulszirkulationsschaltung (2, 3, 4, 5) betrieben werden, ein Zählen durch den ersten Unterzähler zu einem Startzeitpunkt jedes Zyklus des Bezugstaktsignals startet, das Wandlungsdatenausgabeprozesssignal ausgibt, wenn ein Ausgangswert des dritten Unterzählers von dem Startzeitpunkt des betreffenden Zyklus 1/(4 M) des speziellen Werts erreicht, den ersten Unterzähler stoppt und den dritten Unterzähler zurücksetzt, um das Zählen fortzusetzen, und den Ausgangswert des dritten Unterzählers als einen Wartezeitzählwert zu einem Startzeitpunkt des folgenden Zyklus des Bezugstaktsignals hält, und die Wandlungssteuerschaltung (136) parallel zu dem Betrieb des ersten Unterzählers und des dritten Unterzählers, wenn ein Ausgangswert des vierten Unterzählers von einem Startzeitpunkt jedes Zyklus des Bezugstaktsignals den Wartezeitzähtwert, der in der vorhergehenden Periode des Bezugstaktsignals erzeugt wurde, erreicht, das Wandlungsdatenausgabeprozesssignal ausgibt, ein Zählen durch den zweiten Unterzähler startet, ein Zählen durch den zweiten Unterzähler zu einem Startzeitpunkt des folgenden Zyklus des Bezugstaktsignals stoppt und die Summe der Differenzen, die jeweils durch den ersten Unterzähler und den zweiten Unterzähler zu dem Zeitpunkt der Beendigung der 4 M Zyklen des Bezugstaktsignals ausgegeben werden, als die A/D-Wandlungsdaten für die analoge Eingangsspannung (Vin) ausgibt.
A/D-Wandlerschaltung (135) nach Anspruch 13, die außerdem aufweist: eine erste Zirkulationspositionserfassungsschaltung (14), die zum Erfassen einer Pulsposition in der ersten Pulszirkulationsschaltung (2) betreibbar ist; und eine zweite Zirkulationspositionserfassungsschaltung (15), die zum Erfassen einer Pulsposition in der zweiten Pulszirkulationsschaltung (3) betreibbar ist, wobei die Wandlungssteuerschaltung (136) Differenzdaten zwischen der Pulsposition in der ersten Pulszirkulationsschaltung (2) und der Pulsposition in der zweiten Pulszirkulationsschaltung (3) zu dem Zeitpunkt des Starts des Zählens und des Stopps des Zählens des jeweiligen ersten Unterzählers und des zweiten Unterzählers in jeder Periode von 4 M Zyklen des Bezugstaktsignals speichert, Gesamtdifferenzdaten zur Erzeugung der A/D-Wandlungsdaten durch Addieren eines Werts über 4 M Zyklen, der nach der Subtraktion der Differenzdaten zu dem Zeitpunkt des Starts des Zählens von den Differenzdaten zu dem Zeitpunkt des Stopps des Zählens des ersten Unterzählers erzeugt wird, und eines Werts, der nach der Subtraktion der Differenzdaten zu dem Zeitpunkt des Starts des Zählens von den Differenzdaten zu dem Zeitpunkt des Stopps des Zählens des zweiten Unterzählers erzeugt wird, berechnet, die Bits niedriger Ordnung der Gesamtdifferenzdaten als Daten niedriger Ordnung der A/D-Wandlungsdaten konform zu der vorbestimmten Anzahl von Bits einstellt und die Summe der Differenzen, die von dem ersten Unterzähler und dem zweiten Unterzähler ausgegeben werden, und der Bits höherer Ordnung der Gesamtdifferenzdaten als Daten höherer Ordnung der A/D-Wandlungsdaten einstellt.
A/D-Wandlerschaltung (135) nach einem der Ansprüche 1 bis 4, wobei die Verzögerungseinheiten (Na - Nx), die in einer Ringgestalt als die jeweilige erste bis vierte Ringverzögerungsleitung (a - d) gekoppelt sind, auf einem Halbleitersubstrat ausgebildet sind; die erste bis vierte Ringverzögerungsleitung (a - d) zum Wechseln eines jeweiligen Kopplungszustands betreibbar sind, um als eine der ersten bis vierten Pulszirkulationsschaltung (2, 3, 4, 5) betrieben zu werden; der erste Zähler (20, 20a, 20b, 163) einen normalen Zählmodus, bei dem die Zirkulationsanzahl des Pulssignals in der ersten Pulszirkulationsschaltung (2) und die Zirkulationsanzahl des Pulssignals in der zweiten Pulszirkulationsschaltung (3) um eins für jede Zirkulation gezählt werden und die Differenz zwischen den Zirkulationsanzahlen ausgegeben wird, und einen Doppelzählmodus aufweist, bei dem die Zirkulationsanzahl um zwei für jede Zirkulation gezählt und die Differenz zwischen den Zirkulationsanzahlen ausgegeben wird; der zweite Zähler (21, 21a, 21b) einen dritten Unterzähler und einen vierten Unterzähler enthält, die betreibbar sind, die Zirkulationsanzahl des Pulssignals in der dritten Pulszirkulationsschaltung (4) und die Zirkulationsanzahl des Pulssignals in der vierten Pulszirkulationsschaltung (5) zu zählen und die Differenz zwischen den Zirkulationsanzahlen auszugeben; die Wandlungssteuerschaltung (136) bewirkt, dass die erste bis vierte Pulszirkulationsschaltung (2, 3, 4, 5) einen Zirkulationsbetrieb des Pulssignals gleichzeitig starten, den Kopplungszustand für jeden Zyklus eines Bezugstaktsignals mit einer konstanten Periode, die länger als 1/(4 M) der A/D-Wandlungszeit eingestellt ist, wechselt, um einen Schaltbetrieb M-mal (M = 1, 2, --) in einer A/D-Wandlungsperiode zu wiederholen, wobei der Schaltbetrieb ein Betrieb ist, bei dem die erste bis vierte Ringverzögerungsleitung (a - d) während einer gleichen Zeitdauer wie die erste bis vierte Pulszirkulationsschaltung (2, 3, 4, 5) betrieben werden, bewirkt, dass der erste Zähler (20, 20a, 20b, 163) einen Zählbetrieb während 4 M Zyklen des Bezugstaktsignals mit der Ausnahme des Zeitpunkts des Wechselns des Kopplungszustands fortsetzt, den ersten Zähler (20, 20a, 20b, 163) zu einem Startzeitpunkt jedes Zyklus des Bezugstaktsignals auf den normalen Zählmodus einstellt, den ersten Zähler (20, 20a, 20b, 163) auf den Doppelzählmodus einstellt, wenn ein Ausgangswert des vierten Unterzählers von dem betreffenden Zeitpunkt den Normal-Messzeitzählwert erreicht, der in der vorhergehenden Periode des Bezugstaktsignals erzeugt wurde, den ersten Zähler (20, 20a, 20b, 163) auf den normalen Zählmodus einstellt, wenn ein Ausgangswert des dritten Unterzählers von einem Startzeitpunkt jedes Zyklus des Bezugstaktsignals 1/(4 M) des speziellen Werts erreicht, den dritten Unterzähler zurücksetzt, um ein Zählen fortzusetzen, einen Ausgangswert des dritten Unterzählers als einen Normal-Messzeitzählwert zu einem Startzeitpunkt des folgenden Zyklus des Bezugstaktsignals hält und die Differenz, die von dem ersten Zähler (20, 20a, 20b, 163) zu dem Zeitpunkt der Beendigung von 4 M Zyklen des Bezugstaktsignals ausgegeben werden, als A/D-Wandlungsdaten für die analoge Eingangsspannung (Vin) ausgibt.
A/D-Wandlerschaltung (135) nach Anspruch 15, die außerdem aufweist: eine erste Zirkulationspositionserfassungsschaltung (14), die zum Erfassen der Pulsposition in der ersten Pulszirkulationsschaltung (2) betreibbar ist; und eine zweite Zirkulationspositionserfassungsschaltung (15), die zum Erfassen der Pulsposition in der zweiten Pulszirkulationsschaltung (3) betreibbar ist, wobei die Wandlungssteuerschaltung (136) Differenzdaten zwischen der Pulsposition in der ersten Pulszirkulationsschaltung (2) und der Pulsposition in der zweiten Pulszirkulationsschaltung (3) zu einem Start einer Periode, zu dem Zeitpunkt der Änderung von dem Doppelzählmodus in den normalen Zählmodus, zu dem Zeitpunkt der Änderung von dem normalen Zählmodus in den Doppelzählmodus und zu einem Ende der Periode in jeder Periode von 4 M Zyklen des Bezugstaktsignals speichert, Gesamtdifferenzdaten zur Erzeugung von A/D-Wandlungsdaten durch Addieren eines Werts, der nach Subtraktion der Differenzdaten zu dem Start der Periode von den Differenzdaten zu dem Zeitpunkt der Änderung in den normalen Zählmodus erzeugt wird, und eines Werts, der nach Subtraktion der Differenzdaten zu dem Zeitpunkt der Änderung in den normalen Zählmodus von den Differenzdaten zum Ende der Periode erzeugt wird, über 4 M Zyklen berechnet, die Bits niedriger Ordnung der Gesamtdifferenzdaten als Daten niedriger Ordnung der A/D-Wandlungsdaten konform zu der vorbestimmten Anzahl von Bits einstellt und die Summe aus der Differenz, die von dem ersten Zähler (20, 20a, 20b, 163) ausgegeben wird, und der Bits höherer Ordnung der Gesamtdifferenzdaten als Daten höherer Ordnung der A/D-Wandlungsdaten einstellt.
A/D-Wandlerschaltung (1, 41, 51, 61, 62, 63, 81, 93, 135, 141, 142, 161, 162, 181, 193) nach einem der Ansprüche 1 bis 16, wobei die erste Pulszirkulationsschaltung (2), die zweite Pulszirkulationsschaltung (3) und der erste Zähler (20, 20a, 20b, 163) für jede der analogen Eingangsspannungen (Vin) vorgesehen sind, und die dritte Pulszirkulationsschaltung (4), die vierte Pulszirkulationsschaltung (5) und der zweite Zähler (21, 21a, 21b) gemeinsam für sämtliche analogen Eingangsspannungen (Vin) vorgesehen sind, die A/D-Wandlerschaltung (1, 41, 51, 61, 62, 63, 81, 93, 135, 141, 142, 161, 162, 181, 193) als mehrere Kanäle zum gleichzeitig Durchführen einer A/D-Wandlung der analogen Eingangsspannungen (Vin) betrieben wird.
A/D-Wandlerschaltung (135) nach Anspruch 17, wobei die Anzahl der Kanäle gleich N (N = 1, 2, ---) ist; erste bis (2 N + 2)-te Ringverzögerungsleitungen (a - d), die jeweils die Verzögerungseinheiten (Na - Nx), die in der Ringgestalt miteinander gekoppelt sind, enthalten, auf einem Halbleitersubstrat ausgebildet sind; die erste bis (2 N + 2)-te Ringverzögerungsleitung (a - d) zum Wechseln eines jeweiligen Kopplungszustands betreibbar sind, um als eine der ersten bis vierten Pulszirkulationsschaltung (2, 3, 4, 5) betrieben zu werden; und die Wandlungssteuerschaltung (136) den Kopplungszustand für jede 1/(2 N + 2) • M)-Periode wechselt, um einen Schaltbetrieb M-mal (M = 1, 2, --) zu wiederholen, bei dem die erste bis (2 N + 2)-te Ringverzögerungsleitung (a - d) für eine gleiche Zeitdauer wie die jeweilige erste bis vierte Pulszirkulationsschaltung (2, 3, 4, 5) betrieben werden.
A/D-Wandlerschaltung (93, 193) nach einem der Ansprüche 1 bis 18, wobei die analoge Eingangsspannung (Vin) eine unterteilte Spannung der speziellen Spannung (Vcc) ist, die der erfassten physikalischen Größe entspricht, die von einem Sensor (119, 262) ausgegeben wird, dem die spezielle Spannung (Vcc) als eine Energieversorgungsspannung zugeführt wird; und die Einstellspannung (Vset) eine Spannung ist, die durch Unterteilen der speziellen Spannung (Vcc) erzeugt wird.
A/D-Wandlerschaltung (93) nach einem der Ansprüche 1 bis 19, die außerdem aufweist: mehrere Operationsverstärker (94, 99) zum Empfangen einer Erfassungsspannung, die von einem Sensor (119) ausgegeben wird, jeweils als die analoge Eingangsspannung (Vin) und die Einstellspannung (Vset), wobei jeder der Operationsverstärker (94, 99) enthält: eine Differenzpaarunterschaltung (106), die einen ersten und einen zweiten Transistor (106a, 106b) aufweist, eine Ausgangsunterschaltung (107), die in einer Ausgangsstufe der Differenzpaarunterschaltung (106) angeordnet ist, eine Eingangsschaltunterschaltung (109), die zum Ausgeben von Eingangsspannungen (Vin) in einen nicht invertierenden Eingangsanschluss und einen invertierenden Eingangsanschluss für den ersten und zweiten Transistor (106a, 106b) oder den zweiten und ersten Transistor (106b, 106a) jeweils entsprechend einem Schaltsignal betreibbar ist, und eine Ausgangsschaltunterschaltung (109), die zum Ausgeben einer Ausgangsspannung des ersten oder des zweiten Transistors (106a, 106b) an die Ausgangsunterschaltung (107) entsprechend dem Schaltsignal betreibbar ist, und wobei die Wandlungssteuerschaltung (136) das Schaltsignal zum dem Zeitpunkt, zu dem die erste Halbperiode einer A/D-Wandlungsperiode verstrichen ist, schaltet.
A/D-Wandlerschaltung (193) nach einem der Ansprüche 1 bis 19, die außerdem aufweist: mehrere Voll-Differenz-Operationsverstärker (194, 195, 196) zum Empfangen einer Erfassungsspannung, die von einem Sensor ausgegeben wird, jeweils als die analoge Eingangsspannung (Vin) und die Einstellspannung (Vset), wobei jeder Voll-Differenz-Operationsverstärker (194, 195, 196) enthält: eine erste Differenzpaarunterschaltung (198), die mit einem Gleichtakt-Rückkopplungseingangsanschluss und einem Differenzausgangsformat versehen ist, ein Paar von ersten Ausgangsunterschaltungen (200a, 200b), die in einer Ausgangsstufe eines nicht invertierten Ausgangsanschlusses und eines invertierten Ausgangsanschlusses der ersten Differenzpaarunterschaltung (198) jeweils angeordnet sind, eine erste Schaltschaltung (197), die zum Kreuzen von Verbindungsleitungen zwischen einem nicht invertierenden Eingangsanschluss und einem invertierenden Eingangsanschluss des betreffenden Voll-Differenz-Operationsverstärkers (194, 195, 196) und einem nicht invertierenden Eingangsanschluss und einem invertierenden Eingangsanschluss der ersten Differenzpaarunterschaltung (198) betreibbar ist, eine zweite Schaltschaltung (199), die zum Kreuzen von Verbindungsleitungen zwischen einem nicht invertierten Ausgangsanschluss und einem invertierten Ausgangsanschluss der Differenzpaarunterschaltung (106) und dem Paar von Ausgangsunterschaltungen (200a, 200b) betreibbar ist, und eine Gleichtakt-Rückkopplungsschaltung (201), wobei die Gleichtakt-Rückkopplungsschaltung (201) enthält: eine Gleichtakt-Spannungserfassungseinheit (219), die zum Aufnehmen von Ausgangsspannungen des Paars von ersten Ausgangsunterschaltungen (200a, 200b) betreibbar ist, um eine Gleichtakt-Spannung zu erfassen, eine dritte Schaltschaltung (218), die zum Kreuzen von Verbindungsleitungen zwischen dem Paar von ersten Ausgangsunterschaltungen (200a, 200b) und der Gleichtakt-Spannungserfassungseinheit (219) betreibbar ist, eine zweite Differenzpaarunterschaltung (220), eine vierte Schaltschaltung (222), die zum Kreuzen einer Eingangsleitung der Bezugsspannung (Vref) und einer Eingangsleitung der Gleichtakt-Spannung für die zweite Differenzpaarunterschaltung (220) betreibbar ist, und eine fünfte Schaltschaltung (223), die zum Auswählen von einem von zwei Ausgangsanschlüssen der zweiten Differenzpaarunterschaltung (220) und zum Koppeln des gewählten Ausgangsanschlusses mit dem Gleichtakt-Rückkopplungseingangsanschluss betreibbar ist, und wobei die Wandlungssteuerschaltung (136) die erste bis fünfte Schaltschaltung (197, 199, 218, 222, 223) durch das Schaltsignal zu dem Zeitpunkt, zu dem die erste Halbperiode einer A/D-Wandlungsperiode verstrichen ist, schaltet.
A/D-Wandlerschaltung (93) nach einem der Ansprüche 1 bis 21, wobei die analoge Eingangsspannung (Vin) von einem Hall-Element (115) geliefert wird, das mit vier Anschlüssen versehen ist, die als ein Paar gegenüberliegender Eingangsanschlüsse, durch die ein Steuerstrom fließt, und als ein Paar gegenüberliegender Ausgangsanschlüsse, von denen einen Hall-Spannung ausgegeben wird, dienen, eine Differenzverstärkerschaltung (117) zum Verstärken der Hall-Spannung und eine Schaltschaltung (116) zum Schalten der Eingangsanschlüsse und der Ausgangsanschlüsse entsprechend einem Schaltsignal vorgesehen sind, und die Wandlungssteuerschaltung (37, 136) den Prozentanteil einer Kopplungsperiode mit den Eingangsanschlüssen und den Ausgangsanschlüssen jeweils auf 1/2 und 1/2 einer A/D-Wandlungsperiode steuert.