DE102007021311B4

DE102007021311B4 - Digitalisierungsvorrichtung

Info

Publication number: DE102007021311B4
Application number: DE102007021311A
Authority: DE
Inventors: Shigenori Kariya Yamauchi; Takamoto Kariya Watanabe
Original assignee: Denso Corp
Current assignee: Denso Corp
Priority date: 2006-05-15
Filing date: 2007-05-07
Publication date: 2010-09-09
Anticipated expiration: 2027-05-08
Also published as: US7450049B2; US20070263732A1; JP4626581B2; JP2007336503A; DE102007021311A1

Abstract

Eine Digitalisierungsvorrichtung, aufweisend:
einen Impulsverzögerungsschaltkreis, gebildet durch eine Mehrzahl von Impulsverzögerungseinheiten, die seriell oder in Ringform verbunden sind, wobei jede der Impulsverzögerungseinheiten eine Verzögerungszeit abhängig von einem Spannungspegel eines hieran als Treiberspannung angelegten analogen Eingangssignals hat, wobei der Impulsverzögerungsschaltkreis ermöglicht, dass ein Impulssignal durch die Impulsverzögerungseinheiten läuft, während es aufeinanderfolgend um die Verzögerungszeit verzögert wird;
einen höher codierenden Schaltkreis, der bei Empfang eines Messsignals von außen her, das einen Messzeitpunkt angibt, digitalisierte Daten erzeugt, die die Anzahl der Impulsverzögerungseinheiten anzeigen, welche das Impulssignal durchlaufen hat;
einen Umkehrzeitentnahmeschaltkreis, der als Umkehrzeitsignal einen Zeitpunkt entnimmt, zu dem irgendeine der Impulsverzögerungseinheiten das erste Mal nach dem Messzeitpunkt ihren Ausgangspegel umgekehrt hat;
eine erste Verzögerungsleitung, gebildet durch eine Mehrzahl erster Verzögerungseinheiten in Serien- oder Ringform, wobei jede der ersten Verzögerungseinheiten eine erste Verzögerungszeit hat, wobei die erste Verzögerungszeit es dem Umkehrzeitsignal ermöglicht, durch die ersten Verzögerungseinheiten zu laufen, während es...

Description

Diese Anmeldung geht zurück auf die japanischen Patentanmeldungen Nr. 2006-135624 vom 15. Mai 2006 und Nr. 2006-181652 vom 30. Juni 2006; auf die dortigen Offenbarungsgehalte wird hier vollinhaltlich Bezug genommen.
Die vorliegende Erfindung betrifft eine Digitalisierungsvorrichtung, die zum Digitalisieren eines Signalwerts oder Signalpegels eines Analogsignals, von Zeitintervallen eines Pulssignals etc. verwendet wird.
Ein Beispiel einer derartigen Digitalisierungsvorrichtung ist ein A/D-Wandler des TAD-Typs (nachfolgend als ”TAD” bezeichnet), von dem alle Teile durch einen digitalen Schaltkreis gebildet sind.
Wie beispielsweise in der japanischen Patentanmeldung mit der Offenlegungsnummer 5-259907 beschrieben, erhält der TAD einen Impulsverzögerungsschaltkreis, gebildet durch eine Mehrzahl von Verzögerungseinheiten, die seriell oder in Ringform verbunden sind. Die Verzögerungszeit dieser Verzögerungseinheiten hängt von einer Betriebsspannung hiervon ab. Der TAD gibt die Anzahl von Verzögerungseinheiten, durch welche ein Impulssignal während einer bestimmten Messzeitdauer läuft, als Digitalisierungsdaten (A/D-gewandelte Daten) aus, die eine Spannung eines analogen Eingangssignals an diesen Verzögerungseinheiten als deren Betriebsspannung anzeigen.
Das heißt, der TAD ist so aufgebaut, dass eine Durchlaufgeschwindigkeit des Impulssignals, das durch den Impulsverzögerungsschaltkreis läuft, abhängig von dem analogen Eingangssignal geändert wird, das an den Verzögerungseinheiten als deren Betriebsspannung anliegt, und diese Durchlaufgeschwindigkeit wird durch Zählen der Anzahl von Verzögerungseinheiten gemessen, welche das Impulssignal während der bestimmten Messzeitdauer durchläuft.
Der TAD kann auch als Zeitmessvorrichtung verwendet werden, welche in der Lage ist, Ausgangsdaten auszugeben, die die Länge einer verstrichenen Zeit in digitalisierter Form anzeigen, wenn ein konstantes Spannungssignal an die Verzögerungseinheiten als analoges Eingangssignal angelegt wird, um die Verzögerungszeit der Verzögerungseinheiten auf einen bekannten Konstantwert festzusetzen.
Um im TAD die Auflösung seiner digitalisierten Ausgangsdaten (A/D-gewandelte Daten) zu erhöhen, muss die Verzögerungszeit einer jeden der Verzögerungseinheiten kürzer gemacht werden oder die Messzeitdauer muss länger gemacht werden, wenn der TAD als eine A/D-Wandlervorrichtung verwendet wird.
Eine Verkürzung der Verzögerungszeit einer jeden Verzögerungseinheit hat jedoch Einschränkungen, da die Verzögerungszeit durch einen Miniaturisierungsgrad (CMOS-Gestaltungsregel) der Elemente bestimmt wird, die die Verzögerungseinheit bilden (beispielsweise Gatterschaltkreise, also Inverter oder dergleichen). Zusätzlich, wenn es nötig ist, den TAD mit niedriger Spannung aus Energieeinspargründen zu betreiben, wird die Verzögerungszeit der Verzögerungseinheit durch diese niedere Betriebsspannung beschränkt. Weiterhin ist es in einem System, das den TAD zur Durchführung einer A/D-Wandlung mit hoher Geschwindigkeit (z. B. einige MHz bis einige-zig MHz) verwendet, nicht möglich, die Messzeitdauer zur Erhöhung der Auflösung zu verlängern.
Die US 2005/0062482 A1 beschreibt eine Digitalisierungsvorrichtung mit zwei Verzögerungsleitungen, wobei an eine Verzögerungsleitung ein analoges Eingangssignal und an die andere Verzögerungsleitung ein Referenzsignal angelegt wird.
Die DE 102 31 999 A1 beschreibt einen A/D-Wandler mit Verzögerungsschaltung, wobei unter Verwendung einer zweiten Verzögerungsschaltung der Abtastzyklus in Abhängigkeit von der Größe der Eingangspannung verändert wird.
Die US 5 828 717 beschreibt eine Digitalisierungsvorrichtung, bei der unter Verwendung einer Verzögerungsschaltung eine Zeitdifferenz bezüglich eines Eingangsimpulses aufgenommen wird.
Es ist auch ein A/D-Wandler des Paralleltyps (oder Flash-Typs) bekannt, der in der Lage ist, eine A/D-Wandlung mit hoher Geschwindigkeit durchzuführen. Dieser A/D-Wandler des Paralleltyps muss jedoch unter Verwendung von analogen Schaltkreisen abhängig von der benötigten Auflösung eine Anzahl von Referenzspannungen erzeugen. Im Fall eines A/D-Wandlers des Paralleltyps bedeutet somit eine Erhöhung seiner Ausgangsauflösung, dass die Schaltkreisgröße zunimmt, so dass die Herstellungskosten anwachsen.
Die vorliegende Erfindung schafft demgegenüber eine Digitalisierungsvorrichtung, welche aufweist:
einen Impulsverzögerungsschaltkreis, gebildet durch eine Mehrzahl von Impulsverzögerungseinheiten, die seriell oder in Ringform verbunden sind, wobei jede der Impulsverzögerungseinheiten eine Verzögerungszeit abhängig von einem Spannungspegel eines hieran als Treiberspannung angelegten analogen Eingangssignals hat, wobei der Impulsverzögerungsschaltkreis ermöglicht, dass ein Impulssignal durch die Impulsverzögerungseinheiten läuft, während es aufeinanderfolgend um die Verzögerungszeit verzögert wird;
einen höher codierenden Schaltkreis, der bei Empfang eines Messsignals von außen her, das einen Messzeitpunkt angibt, digitalisierte Daten erzeugt, die die Anzahl der Impulsverzögerungseinheiten anzeigen, welche das Impulssignal durchlaufen hat;
einen Umkehrzeitentnahmeschaltkreis, der als Umkehrzeitsignal einen Zeitpunkt entnimmt, zu dem irgendeine der Impulsverzögerungseinheiten das erste Mal nach dem Messzeitpunkt ihren Ausgangspegel umgekehrt hat;
eine erste Verzögerungsleitung, gebildet durch eine Mehrzahl erster Verzögerungseinheiten in Serien- oder Ringform, wobei jede der ersten Verzögerungseinheiten eine erste Verzögerungszeit hat, wobei die erste Verzögerungszeit es dem Umkehrzeitsignal ermöglicht, durch die ersten Verzögerungseinheiten zu laufen, während es aufeinanderfolgend um die erste Verzögerungszeit verzögert wird;
eine zweite Verzögerungsleitung, gebildet durch eine Mehrzahl zweiter Verzögerungseinheiten in Serien- oder Ringform, wobei jede der zweiten Verzögerungseinheiten eine zweite Verzögerungszeit hat, die um das 1/M-Fache größer als die Verzögerungszeit der Impulsverzögerungseinheiten als die erste Verzögerungszeit ist (M ist eine ganze Zahl nicht kleiner als 2), wobei es die erste Verzögerungsleitung dem Umkehrzeitsignal ermöglicht, durch die zweiten Verzögerungseinheiten zu laufen, während es sukzessive um die zweite Verzögerungszeit verzögert wird; und
einen unteren Codierungsschaltkreis, der digitalisierte Daten erzeugt, die eine Zeitdifferenz zwischen dem Messzeitpunkt und dem Umkehrzeitpunkt anzeigen, basierend auf der Anzahl der ersten Verzögerungseinheiten, die das Umkehrzeitsignal durchlaufen hat, wenn die Anzahl der ersten Verzögerungseinheiten die Anzahl der zweiten Verzögerungseinheiten, die das Messsignal durchlaufen hat, überholt; wobei
die Digitalisierungsvorrichtung Daten ausgibt, die gebildet werden durch die digitalisierten Daten, erzeugt von dem höher codierenden Schaltkreis als höhere Bits hiervon, und die digitalisierten Daten, erzeugt von dem unteren Codierungsschaltkreis als untere Bits hiervon.
Gemäß der vorliegenden Erfindung ist es möglich, eine Digitalisierungsvorrichtung zu schaffen, die alleine aus digitalen Schaltkreisen aufgebaut ist und die in der Lage ist, einen Signalwert oder Signalpegel eines Analogsignals oder Zeitintervalle zwischen aufeinanderfolgenden impulsartigen Signalen mit hoher Geschwindigkeit und hoher Auflösung zu digitalisieren, ohne dass irgendwelche komplizierten analogen Schaltkreise benötigt werden.
Die ersten Verzögerungseinheiten und die zweiten Verzögerungseinheiten können als Treiberspannung hiervon das analoge Eingangssignal erhalten.
Die Digitalisierungsvorrichtung kann weiterhin eine Zeitmessvorrichtung haben, die ein konstantes Spannungssignal als das analoge Eingangssignal erzeugt und ein Startsignal erzeugt, um zu veranlassen, dass das Impulssignal beginnt, durch die Impulsverzögerungseinheiten des Impulsverzögerungsschaltkreises zu laufen, wobei die Digitalisierungsvorrichtung Daten ausgibt, die in digitaler Form ein Zeitintervall darstellen, das zwischen einem Startzeitpunkt, angegeben durch das Startsignal, und dem Messzeitpunkt liegt, jedes Mal dann, wenn das Messsignal dem höher codierenden Schaltkreis eingegeben wird.
Die Digitalisierungsvorrichtung kann weiterhin mit einem A/D-Wandlersteuerschaltkreis versehen sein, der dem höher codierenden Schaltkreis das Messsignal zu bestimmten konstanten Perioden zuführt, wobei die Digitalisierungsvorrichtung an dem Messzeitpunkt, der durch das Messsignal angegeben wird, Daten ausgibt, die einen Spannungspegel des analogen Eingangssignals in digitalisierter Form darstellen.
Die Digitalisierungsvorrichtung kann weiterhin einen Differenzialberechnungsschaltkreis aufweisen zum sukzessiven Speichern von Ausgangsdaten, die von der Digitalisierungsvorrichtung erzeugt wurden, und zum Berechnen einer Differenz zwischen den Ausgangsdaten, die zu einer vorherigen Zeit erzeugt wurden, und den Ausgangsdaten, die zur vorliegenden Zeit erzeugt wurden.
Der niedrig codierende Schaltkreis kann einen Flankenerkennungsschaltkreis enthalten, der gebildet wird durch eine Mehrzahl von Flip-Flop-Schaltkreisen in einer Eins-zu-eins-Beziehung zu den ersten Verzögerungseinheiten und zu den zweiten Verzögerungseinheiten, wobei jeder Flip-Flop-Schaltkreis einen Ausgang einer entsprechenden der ersten Verzögerungseinheiten an einem Dateneingangsanschluss oder einem Takteingangsanschluss hiervon erhält und einen Ausgang einer entsprechenden der zweiten Verzögerungseinheiten an dem entsprechend anderen von Dateneingangsanschluss und Takteingangsanschluss empfängt, sowie weiterhin einen Encoder aufweist, der Stufennummerdaten erzeugt, die in digitalisierter Form eine Stufennummer eines der Flip-Flop-Schaltkreise darstellen, dessen Ausgangspegel sich geändert hat, und einen Datenwandlerschaltkreis aufweist, der die Stufennummerdaten in derartige Daten wandelt, deren Wert monoton mit einem Anstieg einer Zeitdifferenz zwischen dem Umkehrzeitpunkt und dem Messzeitpunkt ansteigt.
Der Datenwandlerschaltkreis kann wenigstens entweder eine Beseitigung eines in den Stufennummerdaten enthaltenen Offset oder eine Korrektur eines Verstärkungsfehlers in den Stufennummerdaten durchführen.
Die Digitalisierungsvorrichtung kann weiterhin einen Testsignalerzeugungsschaltkreis mit der Funktion der Erzeugung des analogen Eingangssignals und der Erzeugung des Messsignals in einer sich kontinuierlich ändernden Periode, und einen Korrekturdatenberechnungsschaltkreis aufweisen, der Korrekturdaten berechnet, die benötigt werden, damit der Datenwandlerschaltkreis eine Beseitigung des Offset oder eine Korrektur des Verstärkungsfehlers auf der Grundlage der Stufennummerdaten durchführt, die vom Encoder ausgegeben werden, wenn die Digitalisierungsvorrichtung mit dem analogen Eingangssignal und dem Messsignal arbeitet, das von dem Testsignalerzeugungsschaltkreis erzeugt wird.
Ein Verzögerungsschaltkreis mit der gleichen Charakteristik bezüglich wenigstens entweder der Treiberspannung oder der Umgebungstemperatur gegenüber den Impulsverzögerungseinheiten kann an einer Eingangsseite der zweiten Verzögerungsleitung angeordnet sein.
Die Digitalisierungsvorrichtung kann weiterhin einen ersten D/A-Wandler, der aus einem einstellbaren digitalen Setzwert eine einstellbare Treiberspannung erzeugt, die den ersten Verzögerungseinheiten zuzuführen ist, und einen zweiten D/A-Wandler haben, der aus einem einstellbaren digitalen Setzwert eine einstellbare Treiberspannung erzeugt, die den zweiten Verzögerungseinheiten zuzuführen ist.
Jede der Impulsverzögerungseinheiten kann durch eine Serienverbindung einer Mehrzahl von Invertergatterschaltkreisen gebildet sein.
Jeder der Invertergatterschaltkreise kann ein CMOS-Invertergatterschaltkreis sein, wobei die Treiberspannung der Impulsverzögerungseinheit auf einen Wert kleiner als eine Summe einer Schwellenwertspannung von N-Kanaltransistor und einer Schwellenspannung von P-Kanaltransistor gesetzt wird, welche den CMOS-Invertergatterschaltkreis bilden.
Der Umkehrzeitentnahmeschaltkreis kann Latchschaltkreise enthalten, die das Messsignal jeweils sychron mit Ausgängen von den Impulsverzögerungseinheiten zwischenspeichern, die den Impulsverzögerungsschaltkreis bilden, wobei ein ODER-Schaltkreis eine logische Summe von Ausgängen der Latchschaltkreise als das Umkehrzeitsignal ausgibt.
Weitere Vorteile und Einzelheiten der Erfindung ergeben sich besser aus der nachfolgenden Beschreibung unter Bezugnahme auf die Zeichnung.
In der Zeichnung zeigt:
1A ein Blockdiagramm des Gesamtaufbaus einer Zeitmessvorrichtung mit einem Digitalisierungsabschnitt gemäß einer ersten Ausführungsform der Erfindung;
1B ein Zeitdiagramm des Betriebs der Zeitmessvorrichtung von 1A;
2 ein Blockdiagramm des Aufbaus des Digitalisierungsabschnitts von 1A;
3 ein Diagramm zur Erläuterung des Aufbaus einer Verzögerungseinheit, die einen Impulsverzögerungsschaltkreis im Digitalisierungsabschnitt von 2 bildet;
4 ein Schaltkreisdiagramm eines Umkehrzeitentnahmeschaltkreises, der in dem Digitalisierungsabschnitt von 2 enthalten ist;
5 ein Diagramm des Aufbaus eines Interpolationsschaltkreises, der in dem Digitalisierungsabschnitt von 2 enthalten ist;
6 ein Zeitdiagramm zur Erläuterung der Arbeitsweise des Interpolationsschaltkreises von 5;
7 eine erläuternde Darstellung einer Beziehung zwischen Stufennummerdaten, Umkehrzeit und Messzeit;
8 eine erläuternde Darstellung des Betriebs eines Datenwandlerschaltkreises in einem niedrig codierenden Abschnitt im Interpolationsschaltkreis von 5;
9 ein Schaltkreisdiagramm einer Abwandlung des Umkehrzeitentnahmeschaltkreises in dem Digitalisierungsabschnitt von 2;
10 ein Blockdiagramm des Gesamtaufbaus einer Zeitmessvorrichtung mit einem Digitalisierungsabschnitt gemäß einer zweiten Ausführungsform der Erfindung;
11 ein Blockdiagramm des Aufbaus eines Digitalisierungsabschnitts in einer Zeitmessvorrichtung gemäß einer dritten Ausführungsform der Erfindung;
12 ein Schaltkreisdiagramm des Aufbaus eines Latch/Umkehrzeitentnahmeschaltkreises in dem Digitalisierungsabschnitt von 11;
13 ein Schaltkreisdiagramm des Aufbaus um eine erste Verzögerungsleitung und eine zweite Verzögerungsleitung eines Interpolationsschaltkreises eines Digitalisierungsabschnitts herum, enthalten in einer Zeitmessvorrichtung gemäß einer vierten Ausführungsform der Erfindung;
14 ein Schaltkreisdiagramm des Gesamtaufbaus eines Interpolationsschaltkreises eines Digitalisierungsabschnitts in einer Zeitmessvorrichtung gemäß einer fünften Ausführungsform der Erfindung;
15A ein Blockdiagramm des Gesamtaufbaus einer A/D-Wandlervorrichtung mit einem Digitalisierungsabschnitt gemäß einer sechsten Ausführungsform der Erfindung;
15B ein Zeitdiagramm des Betriebs der A/D-Wandlervorrichtung von 15A; und
16 ein Blockdiagramm des Aufbaus eines Kalibrierschaltkreises in einer Zeitmessvorrichtung oder einer A/D-Wandlervorrichtung mit einem Digitalisierungsabschnitt gemäß einer siebten Ausführungsform der Erfindung.
Erste Ausführungsform
1A ist ein Blockdiagramm, das den Gesamtaufbau einer Zeitmessvorrichtung 1 mit einem Digitalisierungsabschnitt 10 gemäß einer ersten Ausführungsform der Erfindung zeigt. 1B ist ein Zeitdiagramm, das den Betrieb der Zeitmessvorrichtung 1 erläutert.
Wie in der Figur gezeigt, wird die Zeitmessvorrichtung 1 gebildet durch den Digitalisierungsabschnitt 10 und einen Zeitmesssteuerabschnitt 3. Der Zeitmesssteuerabschnitt 3 erzeugt ein analoges Eingangssignal Vin einer Konstantspannung (5 V in dieser Ausführungsform) und ein Startsignal PA, das sich von einem nichtaktiven Pegel (niedriger Pegel in dieser Ausführungsform) zu einem aktiven Pegel (hoher Pegel in dieser Ausführungsform) in Antwort auf einen Startbefehl ändert, der der Zeitmessvorrichtung 1 von außen her zugeführt wird. Der Digitalisierungsabschnitt 10 empfängt zusätzlich zu dem analogen Eingangssignal Vin der Konstantspannung und dem Startsignal PA von dem Zeitmesssteuerabschnitt 3 ein impulsartiges Messsignal PB, das zu Messzeitpunkten Ti (i = 1, 2, 3...) ansteigt, wie in 1B gezeigt. Der Digitalisierungsabschnitt 10 ist so konfiguriert, dass, wenn er mit dem Messsignal PB beliefert wird, nachdem das Startsignal PA zu einem Startzeitpunkt Ts sich auf den aktiven Pegel geändert hat, der Digitalisierungsabschnitt 10 ein Zeitintervall zwischen dem Startzeitpunkt Ts und einem ersten Messzeitpunkt T1 oder ein Zeitintervall zwischen einem vorherigen Zeitmesszeitpunkt Ti – 1 und dem vorliegenden Zeitmesszeitpunkt T1 misst und Daten DT in digitalisierter Form ausgibt, die das gemessene Zeitintervall angeben.
2 ist ein Blockdiagramm, das den Aufbau des Digitalisierungsabschnitts 10 zeigt. Wie in dieser Figur gezeigt, enthält der Digitalisierungsabschnitt 10 eine Impulsverzögerungsleitung 11, einen Latch/Encoder 12, einen Umlaufanzahlzähler 15 und einen Latchschaltkreis 16. Die Impulsverzögerungsleitung 11 wird gebildet durch L (L = 2^b, wobei b eine positive ganze Zahl ist), Verzögerungseinheiten DU, die in Ringform verbunden sind, um als Ringverzögerungsleitung zu arbeiten, durch welche ein Impulssignal läuft oder umläuft, wenn das Startsignal PA eingegeben wird, wobei jede der Verzögerungseinheiten DU ihr Eingangssignal (das Impulssignal) um eine Verzögerungszeit Td verzögert. Der Latch/Encoder 12 führt eine Zwischenspeicherung der Ausgänge P1 bis PL der Verzögerungseinheiten DU am Messzeitpunkt Ti des Messsignals PB durch und gibt b-Bit digitale Daten (welche nachfolgend auch als ”mittlere Daten” bezeichnet werden) DM aus, die angeben, an welcher Stufennummer der Verzögerungseinheiten DU das Impulssignal ist. Der Umlaufanzahlzähler 15 ist ein c-Bit Zähler (c ist eine positive ganze Zahl), der den Ausgang (das umlaufende Impulssignal) der Verzögerungseinheit DU der letzten Stufe zählt. Der Latchschaltkreis 16 arbeitet dahingehend, den Zählwert vom Umlaufanzahlzähler 15 zum Messzeitpunkt zwischenzuspeichern, und gibt c-Bit digitale Daten (nachfolgend auch als ”höhere Daten” bezeichnet) DH aus, die den zwischengespeicherten Zählwert angeben.
Wie in (a) von 3 gezeigt, ist jede der Verzögerungseinheiten DU ein Pufferschaltkreis, gebildet durch eine serielle Verbindung von zwei CMOS-Invertergatterschaltkreisen mit der Ausnahme, dass die Verzögerungseinheit DU der ersten Stufe gebildet wird durch einen UND-Gatterschaltkreis, dessen einer Eingangsanschluss ein Startanschluss ist.
Der andere Eingangsanschluss der Verzögerungseinheit DU der ersten Stufe ist mit einem Ausgangsanschluss der Verzögerungseinheit DU der letzten Stufe verbunden, so dass die Verzögerungseinheiten DU eine Ringverzögerungsleitung bilden. Obgleich in der Zeichnung nicht näher dargestellt, weist der Impulsverzögerungsschaltkreis 11 Mittel auf, um den Signalpegel am Eingangsanschluss der Verzögerungseinheit DU der ersten Stufe einzustellen, um es zu ermöglichen, dass das Impulssignal fortfährt, in dem Impulsverzögerungsschaltkreis 11 umzulaufen. Da der Aufbau des Impulsverzögerungsschaltkreises gemäß obiger Beschreibung im Detail beispielsweise in der offengelegten japanischen Patentanmeldung 6-216721 beschrieben ist, wird auf den speziellen Aufbau hier nicht näher eingegangen.
Jede der Verzögerungseinheiten DU erhält als ihre Treiberspannung das analoge Eingangssignal Vin, das über einen Pufferschaltkreis 18 von dem Zeitmesssteuerabschnitt 3 geliefert wird. Folglich ändert sich die Verzögerungszeit einer jeden Verzögerungseinheit DU abhängig vom Spannungspegel des analogen Eingangssignals Vin.
Bei dieser Ausführungsform wird jedoch der Spannungspegel des analogen Eingangssignals Vin konstant gehalten, und folglich ist die Verzögerungszeit einer jeden Verzögerungseinheit DU ebenfalls konstant. Daher ändert sich die Anzahl von Verzögerungseinheiten DU, welche vom Impulssignal durchlaufen werden, proportional zu einer Zeitperiode zwischen dem Startzeitpunkt Ts und dem Messzeitpunkt Ti.
Der Impulsverzögerungsschaltkreis 11 enthält weiterhin einen Umkehrzeitentnahmeschaltkreis 13, einen Interpolationsschaltkreis 14 und einen Differenzialberechnungsschaltkreis 17. Der Umkehrzeitentnahmeschaltkreis 13 erzeugt ein Umkehrzeitsignal PR, das einen Zeitpunkt angibt, an welchem irgendeiner der Ausgänge P1 bis PL der Verzögerungseinheiten DU sich das erste Mal umgekehrt hat, seit das Messsignal PB eingegeben wurde. Der Interpolationsschaltkreis 14 gibt ein a-Bit digitales Signal DL (a ist eine positive ganze Zahl) aus (das nachfolgend als ”niedrige Daten” bezeichnet wird), das eine Zeitdifferenz zwischen einer Umkehrzeit, angegeben durch das Umkehrzeitsignal PR, und einer Messzeit darstellt, angegeben durch das Messsignal PB in einer Auflösung M (M = 2^a)-mal feiner als die Mitteldaten DM, die vom Latch/Encoder 12 ausgegeben werden. Der Differenzialberechnungsschaltkreis 17 speichert sukzessive als Absolutwertdaten DA, die das Zeitintervall zwischen dem Startzeitpunkt Ts und dem Messzeitpunkt Ti darstellen, N-Bitdaten (N = a + b + c), gebildet aus den unteren Daten DL, die als untere Bits vom Interpolationsschaltkreis 14 empfangen wurden, den mittleren Daten DM, die als mittlere Bits vom Latch/Encoder 12 empfangen wurden, und den höheren Daten DH, die als höhere Bits vom Latchschaltkreis 16 empfangen wurden, berechnet eine Differenz zwischen den Absolutwertdaten DA, die zu einem vorhergehenden Zeitpunkt gespeichert wurden, und den Absolutwertdaten DA, die zum vorliegenden Zeitpunkt gespeichert wurden, und erzeugt N-Bitdaten DT, die ein Zeitintervall zwischen dem vorherigen Messzeitpunkt Ti – 1 und dem momentanen Messzeitpunkt Ti darstellen.
Wie in 4 gezeigt, enthält der Umkehrzeitentnahmeschaltkreis 13 L Flip-Flop-Schaltkreise DFF, einen ODER-Schaltkreis OR und einen Enable-Signal-Erzeugungsschaltkreis 19. Die L Flip-Flop-Schaltkreise DFF empfangen gemeinsam das Messsignal PB an ihren Dateneingangsanschlüssen und empfangen jeweils die Ausgänge P1 bis PL der Verzögerungseinheiten DU, die den Impulsverzögerungsschaltkreis 11 bilden, an ihren Takteingangsanschlüssen. Der ODER-Schaltkreis OR empfängt die Ausgänge der L Flip-Flop-Schaltkreise DFF und erzeugt das Umkehrzeitsignal PR, das dem Interpolationsschaltkreis 14 zugeführt wird. Der Enable-Signal-Erzeugungsschaltkreis 19 erzeugt ein Enable-Signal EN, das veranlasst, dass die Flip-Flop-Schaltkreise DFF ihre Ausgänge an der steigenden Flanke des Messsignals PB zurücksetzen (d. h. zum Messzeitpunkt Ti), und das veranlasst, dass die Flip-Flop-Schaltkreise DFF ihre Zwischenspeicherfunktionen durchführen, bis das Umkehrzeitsignal PR ansteigt.
Wie sich aus dem Obigen ergibt, steigt das Umkehrzeitsignal PR immer dann an, wenn einer der Ausgänge der Flip-Flop-Schaltkreise DFF das erste Mal ansteigt (in der Praxis liegt eine Verzögerung aufgrund der Verzögerungen in den Flip-Flop-Schaltkreisen DFF und dem ODER-Schaltkreis OR vor), nachdem das Messsignal PB angestiegen ist (d. h. nach dem momentanen Messzeitpunkt Ti), und verbleibt in diesem Zustand, bis das Messsignal Pb das nächste Mal ansteigt (bis zum folgenden Messzeitpunkt Ti + 1).
Wie in 5 gezeigt, enthält der Interpolationsschaltkreis 14 eine erste Verzögerungsleitung 21, eine zweite Verzögerungsleitung 22, einen Flankenerkennungsschaltkreis 23 und einen unteren Codierungsabschnitt 24. Die erste Verzögerungsleitung 21, die durch eine Serienverbindung von P (P ≥ M) Verzögerungseinheiten DU gebildet wird, von denen jede ihr Eingangssignal um eine bestimmte Verzögerungszeit Td1 verzögert, erhält das Umkehrzeitsignal PR, das von dem Umkehrzeitentnahmeschaltkreis 13 ausgegeben wird. Die zweite Verzögerungsleitung 22, die durch eine Serienverbindung von P Verzögerungseinheiten DU2 gebildet wird, von denen jede ihr Eingangssignal um eine bestimmte Verzögerungszeit Td2 verzögert, empfängt das Messsignal PB. Der Flankenerkennungsschaltkreis 23 wird durch P Flip-Flop-Schaltkreise DFF gebildet, wobei der Flip-Flop-Schaltkreis der p-ten Stufe (p = 1, 2, ..., P) den Ausgang Dp der Verzögerungseinheit DU1 der p-ten Stufe der ersten Verzögerungsleitung 21 an ihrem Dateneingangsanschluss erhält und den Ausgang CKp der Verzögerungseinheit DU2 der p-ten Stufe der zweiten Verzögerungsleitung 22 an ihrem Takteingangssignal erhält. Der untere Codierungsabschnitt 24 erzeugt die unteren Daten DL, die die Zeitdifferenz zwischen dem Messzeitpunkt und der Umkehrzeit darstellen, basierend auf den Ausgängen QV1 bis QVP der Flip-Flop-Schaltkreise DFF, die den Flankenerkennungsschaltkreis 23 bilden.
Obgleich in dieser Figur nicht gezeigt, erhalten die Verzögerungseinheiten DU1, die die erste Verzögerungsleitung 21 bilden, und die Verzögerungseinheiten DU2, die die zweite Verzögerungsleitung 22 bilden, das analoge Eingangssignal Vin als ihre Antriebsspannung wie die Verzögerungseinheiten DU, die den Impulsverzögerungsschaltkreis 11 bilden.
Die Verzögerungszeit Td2 der Verzögerungseinheiten DU2, die die zweite Verzögerungsleitung 22 bilden, ist größer als die Verzögerungszeit Td1 der Verzögerungseinheiten DU1, die die erste Verzögerungsleitung 21 bilden, und zwar um 1/;M der Verzögerungszeit Td der Verzögerungseinheiten DU, die den Impulsverzögerungsschaltkreis 11 bilden.
Das heißt, es gilt die folgende Gleichung (1): Td2 = Td1 + Td/M (1)
In dieser Ausführungsform ist Td1 gleich Td und M ist gleich 16 (d. h. a = 4).
Wie in 6 gezeigt, wird das Umkehrzeitsignal PR der ersten Verzögerungsleitung 21 zu einer Zeit eingegeben, die hinter einer Zeit herhinkt, zu der dass Messsignal PB der zweiten Verzögerungsleitung 22 eingegeben wurde (die Hinterherhinkzeit ist nicht größer als die Verzögerungszeit Td). Da die Verzögerungszeiten der Verzögerungseinheiten DU1 und DU2 in der in Gleichung (1) angegebenen Beziehung sind, übernimmt der verzögerte Impuls, der sich aus dem Umkehrzeitsignal PR ergibt (kann nachfolgend auch als ”erster Verzögerungsimpuls” bezeichnet werden), den verzögerten Impuls, der aus dem Messsignal PB stammt (kann nachfolgend auch als ”zweiter Verzögerungsimpuls” bezeichnet werden), zu dem Moment, wenn er durch die Verzögerungseinheit DU1 der M-ten Stufe läuft.
Zu diesem Zeitpunkt ist der Ausgang QVp des Flip-Flop-Schaltkreises DFF der p-ten Stufe, der den Flankenerkennungsschaltkreis 23 bildet, auf niedrigem Pegel, wenn der verzögerte Impuls auf der ersten Verzögerungsleitung 21 noch nicht den verzögerten Impuls auf der zweiten Verzögerungsleitung 22 überholt hat, und ist ansonsten auf hohem Pegel.
Zurückkehrend zu 5 enthält der untere Codierierungsabschnitt 24 einen Encoder 25 und einen Datenwandlerschaltkreis 26. Der Encoder 25 erzeugt Stufennummerdaten, die die Nummer oder Anzahl der Verzögerungseinheiten DU1 und DU2 angeben, welche die obigen ersten und zweiten Verzögerungsimpulse durchlaufen haben, bevor der erste Verzögerungsimpuls den zweiten Verzögerungsimpuls überholt hat, wobei die Datenerzeugung auf der Grundlage der Ausgänge QV1 bis QVp der Flip-Flop-Schaltkreise DFF des Flankenerkennungsschaltkreises 23 erfolgt. Der Datenwandlerschaltkreis 26 korrigiert die Stufennummerdaten, die vom Encoder 25 erzeugt werden, um die unteren Daten DL zu erzeugen.
Der Datenwandlerschaltkreis 26 ist gebildet durch einen Speicher 27, einen Subtrahierer 28 und einen Teiler 29. Der Speicher 27 dient zum Speichern von Offsetdaten und Divisionsdaten, die später erläutert werden. Der Subtrahierer 28 subtrahiert die Stufennummerdaten DD, die vom Encoder 25 erzeugt werden, von den im Speicher 27 gespeicherten Offsetdaten. Der Teiler 29 dient zum Teilen des Subtraktionsergebnisses (kann nachfolgend auch als ”erste Korrekturdaten HD1” bezeichnet werden) des Subtrahierers 28 durch die im Speicher 27 gespeicherten Divisionsdaten. Der Datenwandlerschaltkreis 26 gibt ein Divisionsergebnis (kann nachfolgend auch als ”zweite Korrekturdaten HD2” bezeichnet werden) vom Teiler 29 als untere Daten DL.
Somit haben gemäß 7 die Stufennummerdaten DD, die vom Encoder 25 erzeugt werden, ihren Minimalwert DDmin, wenn eine Umkehrzeit oder ein Umkehrzeitpunkt Tr, zu dem irgendeiner der Ausgänge der Verzögerungseinheiten DU sich umkehrt (zu dem Zeitpunkt, zu dem das LSB der mittleren Daten DM sich umkehrt), und der Messzeitpunkt Ti einander übereinstimmend sind, und haben ihren Maximalwert DDmax zu dem Moment, zu dem der Messzeitpunkt Ti hinter dem Umkehrzeitpunkt Tr herhinkt. Wenn diese Zeitverzögerung zunimmt, mit anderen Worten, wenn der zeitliche Vorsprung des Messzeitpunkts Ti gegenüber dem Umkehrzeit punkt Tr abnimmt, nehmen die Stufennummerdaten DD ab. Das heißt, der Wert der Stufennummerdaten DD ändert sich in einer Sägezahnwelle mit der Änderung des Messzeitpunkts Ti.
Der Minimalwert DDmin wird 0, wenn der Umkehrzeitpunkt Tr und ein Eingabezeitpunkt, zu dem das Umkehrzeitsignal PR der ersten Verzögerungsleitung 21 eingegeben wird, exakt miteinander übereinstimmen. Da tatsächlich der Eingabezeitpunkt hinter dem Umkehrzeitpunkt aufgrund des Vorhandenseins des Umkehrzeitentnahmeschaltkreises 13 herhinkt, wird der Minimalwert DDmin nicht 0, das heißt, es tritt ein so genannter Offset auf.
Die Differenz zwischen dem Maximalwert DDmax und dem Minimalwert DDmin ist gleich M – 1, wenn die Verzögerungszeitdifferenz ΔT (= Td2 – Td1) zwischen der Verzögerungszeit der Verzögerungseinheit DU1 und der Verzögerungszeit der Verzögerungseinheit DU2 exakt gleich Td/M ist. Wenn ΔT > Td/M, ist DDmax – DDmin ≥ M – 1, und wenn ΔT < Td/M, ist DDmax – DDmin ≤ M – 1. Somit wird ein Fehler der Verzögerungszeitdifferenz ΔT ein Verstärkungsfehler der Stufennummerdaten DD, was die Steigung der Stufennummerdaten DD ändert, wie in 7 gezeigt.
Da der Wert der Stufennummerdaten DD abnimmt, wenn die Zeitverzögerung des Messzeitpunkts Ti gegenüber dem Umkehrzeitpunkt Tr zunimmt, muss eine Umwandlung derart erfolgen, dass der Wert zunimmt, wenn die Zeitverzögerung zunimmt, um die unteren Daten DL zu erzeugen.
Folglich erhält der Datenwandlerschaltkreis 26 die ersten Korrekturdaten HD1 mit der Charakteristik, die durch die gerade Linie B in 8 gezeigt ist, gemäß der folgenden Gleichung (2) unter Verwendung des Maximalwerts DDmax als Offsetdaten, so dass der Offset beseitigt wird, und die Stufennummerdaten DD mit der Charakteristik gemäß der geraden Linie A in 8 werden so gewandelt, dass der Wert mit einem Anstieg der Zeitverzögerung des Messzeitpunkts Ti gegenüber dem Umkehrzeitpunkt Tr monoton ansteigt. HD1 = DDmax – DD (2)
Zusätzlich erhält der Datenwandlerschaltkreis 26 weiterhin die zweiten Korrekturdaten HD2 mit der Charakteristik, die in 8 mit der geraden Linie C dargestellt wird, gemäß der folgenden Gleichung (3), so dass die ersten Korrekturdaten HD1 mit der Charakteristik gemäß der geraden Linie B in 8 so gewandelt werden, dass die unteren Daten DL in einem Wertebereich von 0 bis M – 1 liegen. HD2 (= DL) = HD1 × M/(DDmax – DDmin) (3)
Da der Maximalwert DDmax der Stufennummerdaten DD sich abhängig vom Offset und dem Verstärkungsfehler ändert, ist es notwendig, die Stufennummern der Verzögerungseinheiten DU1 und DU2 unter Berücksichtigung von Offset und Verstärkungsfehler zu bestimmen.
Wie oben erwähnt, misst die Zeitmessvorrichtung dieser Ausführungsform, die als ”Hauptmaßstab” den Impulsverzögerungsschaltkreis 11, den Latch/Encoder 12, den Umlaufanzahlzähler 15 und den Latchschaltkreis 16 enthält und als ”Feineinstellung” den Umkehrzeitentnahmeschaltkreis 13 und den Interpolationsschaltkreis 14 enthält, unter Verwendung der Grobeinstellung das Zeitintervall zwischen zwei aufeinanderfolgenden Messzeitpunkten der Signale PB in einer Auflösung gleich der Verzögerungszeit einer jeden der Verzögerungseinheiten DU und misst (digitalisiert) unter Verwendung der Feineinstellung das Zeitintervall zwischen dem Umkehrzeitpunkt Tr der Verzögerungseinheiten DU und dem Messzeitpunkt in einer Auflösung M-mal feiner als die Auflösung des Haupt- oder Grobmaßstabs.
Der Interpolationsschaltkreis 14, der die erste Verzögerungsleitung 21 enthält, die durch die Mehrzahl von Verzögerungseinheiten DU1 mit jeweils der Verzögerungszeit Td1 gebildet ist, und die zweite Verzögerungsleitung 22 enthält, die durch die Mehrzahl von Verzögerungseinheiten DU2 mit jeweils der Verzögerungszeit Td2 gebildet ist, die größer als die Verzögerungszeit Td1 um ΔT (= Td/M) ist, ist so konfiguriert, dass die Auflösung der Feineinstellung nicht durch die Verzögerungszeiten der Verzögerungseinheiten DU1 und DU2 bestimmt ist, sondern durch die Verzögerungszeitdifferenz ΔT zwischen der Verzögerungszeit der Verzögerungseinheit DU1 und der Verzögerungszeit der Verzögerungseinheit DU2.
Bei dieser Ausführungsform ist es möglich, die Zeitintervalle aufeinanderfolgender Messzeitpunkte der Messsignale PB mit hoher Geschwindigkeit und hoher Auflösung zu digitalisieren, ohne dass irgendwelche komplizierten Analogschaltkreise nötig sind und CMOS-Gestaltungsregeln für feine Schaltkreismuster beachtet werden müssen.
In dieser Ausführungsform wird gemäß 4 der Umkehrzeitentnahmeschaltkreis 13 durch die Flip-Flops DFF, den ODER-Schaltkreis OR und den Enable-Signal-Erzeugungsschaltkreis 19 gebildet. Dieser Umkehrzeitentnahmeschaltkreis 3 kann jedoch ein Problem dahingehend haben, dass die Flip-Flop-Schaltkreise DFF abhängig von dem Zeitpunkt instabil werden können, zu dem das Messsignal PB, das den Dateneingangsanschlüssen hiervon angelegt wird, seinen Wert ändert. Dies bewirkt, dass sich die Verzögerungszeit der Flip-Flop-Schaltkreise DFF ändert, was den Umkehrzeitentnahmeschaltkreis 13 daran hindert, das Umkehrzeitsignal PR stabil auszugeben.
Um diesem Problem zu begegnen, kann anstelle des Umkehrzeitentnahmeschaltkreises 13 von 4 ein anderer Umkehrzeitentnahmeschaltkreis 13a gemäß 9 verwendet werden. Wie in 9 gezeigt, enthält der Umkehrzeitentnahmeschaltkreis 13a zusätzlich Flip-Flop-Schaltkreise DEF_E hinterhalb der Flip-Flop-Schaltkreise DEF in einer Eins-zu-eins-Beziehung. Jeder Flip-Flop-Schaltkreis DEF_E erhält an seinem Dateneingangsanschluss den Ausgang des entsprechenden Flip-Flop-Schaltkreises DEF und an seinem Takteingangsanschluss einen der Ausgänge P1 bis PL, der um 180 Grad gegenüber einem anderen Ausgang P1 bis PL phasenverschoben ist, der dem Takteingangsanschluss des Flip-Flop-Schaltkreises DFF eingegeben wird, der vor diesem entsprechenden Flip-Flop-Schaltkreis DEF liegt, und erhält die invertierte Version des Ausgangs vom ODER-Schaltkreis OR (d. h. das Umkehrzeitsignal PR) am Enable-Anschluss. Die Ausgänge der Flip-Flop-Schaltkreise DEF_E werden dem ODER-Schaltkreis OR eingegeben. Der Umkehrzeitentnahmeschaltkreis 13a kann so gestaltet sein, dass das Enable-Signal EN einem Ausgewählten der Flip-Flop-Schaltkreise DFF und Flip-Flop-Schaltkreise DEF_E zugeführt wird.
In dem Umkehrzeitentnahmeschaltkreis 13a beeinflusst die Verzögerungszeitänderung der Flip-Flop-Schaltkreise DFF an der Vorderseite nicht das Umkehrzeitsignal PR. Die Zeitverzögerung des Umkehrzeitsignals PR bezüglich des Umkehrzeitpunkts, gezeigt durch die Ausgänge der Verzögerungseinheiten DU, nimmt um die Verzögerungszeit der Flip-Flop-Schaltkreise DEF_E an der Rückseite zu. Da jedoch die Verzögerungszeit der Flip-Flop-Schaltkreise DEF_E konstant gemacht wird, ist es möglich, zu veranlassen, dass der Interpolationsschaltkreis 14 die unteren Daten DL mit einem hohen Genauigkeitsgrad erzeugt, indem ein Verzögerungsschaltkreis geschaffen wird, der die gleiche konstante Zeitverzögerung wie die Flip-Flop-Schaltkreise DEF_E zur Verzögerung des Messsignals PB hat.
In dem Fall, in dem die Verzögerungseinheit DU durch CMOS-Invertergatterchaltkreise gebildet wird, wird die Treiberspannung (Energieversorgungsspannung) der Verzögerungseinheit DU auf einen Wert gesetzt, der kleiner als die Summe einer Schwellenwertspannung eines N-Kanal-Transistors und einer Schwellenwertspannung eines P-Kanal-Transistors ist, die den CMOS-Invertergatterschaltkreis bilden, so dass der elektrische Energieverbrauch pro Verzögerungseinheit sehr klein gemacht werden kann. Obgleich die Verzögerungszeit der Verzögerungseinheit DU ansteigt, wenn die Treiberspannung hiervon abnimmt, macht es diese Ausführungsform möglich, sowohl eine Verringerung im Energieverbrauch als auch eine hohe Ausgangsauflösung zu ermöglichen, da die ”Feinskalierung” vorgesehen wird.
Die Größe der Transistoren, die die Verzögerungseinheit DU1 der ersten Verzögerungsleitung 21 bilden und die Verzögerungseinheit DU2 der zweiten Verzögerungsleitung 22 bilden, ist bevorzugt mehr als zweimal so groß wie die Größe der Transistoren, die die Verzögerungseinheit DU des Impulsverzögerungsschaltkreises 11 bilden, so dass Produktschwankungen in der Verzögerungscharakteristik der ersten Verzögerungsleitung 21 und der zweiten Verzögerungsleitung 22 klein werden, so dass sich hiermit die Genauigkeit der Feineinstellung erhöhen lässt.
Zweite Ausführungsform
Nachfolgend wird eine zweite Ausführungsform der Erfindung erläutert. Die nachfolgende Erläuterung konzentriert sich auf Unterschiede zwischen der ersten und der zweiten Ausführungsform, welche im Aufbau der Digitalisierungsabschnitte liegen. 10 ist ein Blockdiagramm, das den Aufbau eines Digitalisierungsabschnitts 10a in einer Zeitmessvorrichtung gemäß der zweiten Ausführungsform der Erfindung zeigt.
Wie in 10 gezeigt, ist der Digitalisierungsabschnitt 10a mit einem Verzögerungsschaltkreis 31 versehen (der eine einzelne Verzögerungseinheit DU sein kann), der in einem Signalpfad zum Liefern des Messsignals PB an den Interpolationsschaltkreis 14 und den Umkehrzeitentnahmeschaltkreis 13 liegt, und ein Verzögerungsschaltkreis 32 ist in einem Signalpfad angeordnet, auf dem das Messsignal PB dem Latch/Encoder 12 und dem Latch 16 zugeführt wird. Die Verzögerungscharakteristik des Verzögerungsschaltkreises 31 gegenüber der Treiberspannung und der Temperatur ist gleich wie bei den Verzögerungseinheiten DU, die den Impulsverzögerungsschaltkreis 11 bilden. Die Verzögerungscharakteristik des Verzögerungsschaltkreises 32 ist unabhängig von Treiberspannung und Temperatur.
Die Zeitmessvorrichtung dieser Ausführungsform kann Schwankungen in der Auflösung (Zeitbreite von einem LSB) im Ausgang (mittlere Daten) des Latch/Enoders 12 aufheben, die von Änderungen der Verzögerungszeit der Verzögerungseinheiten DU herrühren, welche abhängig von der Treiberspannung und der Temperatur sind, um Ausgangsdaten DT zu erzeugen, die einen hohen Genauigkeitsgrad haben und von Schwankungen der Treiberspannung und Temperaturänderungen nicht beeinflusst sind.
Der Verzögerungsschaltkreis 32 stellt eine Anpassung bei der Bereitstellung des Verzögerungsschaltkreises 31 dar.
Dritte Ausführungsform
Nachfolgend wird eine dritte Ausführungsform der Erfindung erläutert. Die folgende Erläuterung konzentriert sich auf Unterschiede zwischen der ersten und dritten Ausführungsform, welche im Aufbau der Digitalisierungsabschnitte liegen. 11 ist ein Blockdiagramm, das den Aufbau eines Digitalisierungsabschnitts 10b zeigt, der in einer Zeitmessvorrichtung gemäß der dritten Ausführungsform der Erfindung enthalten ist.
Wie in 11 gezeigt, enthält der Digitalisierungsabschnitt 10b anstelle des Latch/Encoders 12 und des Umkehrzeitentnahmeschaltkreises 13 einen Latch/Umkehrzeitentnahmeschaltkreis 43 und einen Encoder 42. Der Latch/Umkehrzeitentnahmeschaltkreis 43 ist so aufgebaut, dass die Ausgänge P1 bis PL der Verzögerungseinheiten DU, die den Impulsverzögerungsschaltkreis 11 bilden, zum Messzeitpunkt Ti des Messsignals PB zwischenspeicherbar sind, und erzeugt das Umkehrzeitsignal PR, das einen Zeitpunkt darstellt, zu dem irgendeiner der Ausgänge P1 bis PL der Verzögerungseinheiten DU sich das erste Mal umkehrt, nachdem das Messsignal PB eingegeben wurde, was auf der Grundlage der zwischengespeicherten Ausgänge P1 bis PL erfolgt. Der Encoder 42 vermag b-Bit digitale Daten (mittlere Daten) DM auszugeben, die angeben, in welcher Stufennummer der Verzögerungseinheiten DU das Impulssignal ist, was auf der Grundlage von den Ausgängen P1 bis PL erfolgt, die von dem Latch/Umkehrzeitentnahmeschaltkreis 43 zwischengespeichert wurden.
Wie in 12 gezeigt, enthält der Latch/Umkehrzeitentnahmeschaltkreis 43 vorderseitige Flip-Flop-Schaltkreise DFF, rückseitige Flip-Flop-Schaltkreise DFF_E, einen ODER-Schaltkreis OR und einen Enable-Signal-Erzeugungsschaltkreis. Die Ausgänge der rückseitigen Flip-Flop-Schaltkreise DFF_E werden als Latchergebnisse LP1 bis LPL dem Encoder 42 zugeführt.
Bei dieser Ausführungsform kann die Schaltkreisgröße der Zeitmessvorrichtung 1 klein gemacht werden, da der gleiche Zwischenspeicherschaltkreis gemeinsam benutzt werden kann im Vergleich zur ersten Ausführungsform, wo der Latch/Encoder 12 und der Umkehrzeitentnahmeschaltkreis 13 jeweils einen einzelnen Zwischenspeicherschaltkreis haben. Da weiterhin der Encoder 42 und der ODER-Schaltkreis OR, der das Umkehrzeitsignal PR erzeugt (und folglich auch der Interpolationsschaltkreis 14), mit dem Ausgang vom gleichen Zwischenspeicherschaltkreis versorgt werden, ist es möglich, einen Punkt, an dem das LSB der mittleren Daten DM, die vom Encoder 42 erzeugt werden, sich ändert, übereinstimmend mit einem Punkt zu machen, an welchem sich die Stufennummerdaten von DDmin auf DDmax ändern (siehe 7), um die Genauigkeit der unteren Daten DL zu verbessern.
Der Digitalisierungsabschnitt 10b dieser Ausführungsform kann mit den Verzögerungsschaltkreisen 31 und 32 ausgestattet werden, die in der zweiten Ausführungsform erläutert wurden.
Vierte Ausführungsform
Nachfolgend wird eine vierte Ausführungsform der Erfindung erläutert.
Die nachfolgende Erläuterung konzentriert sich auf Unterschiede zwischen der ersten und der vierten Ausführungsform, welche im Aufbau der ersten Verzögerungsleitung 21 und der zweiten Verzögerungsleitung 22 und deren Umgebung liegen. 13 ist ein Schaltkreisdiagramm, das den Aufbau um die erste Verzögerungsleitung 21 und die zweite Verzögerungsleitung 22 herum zeigt.
In dieser Ausführungsform werden die Verzögerungscharakteristik der Verzögerungseinheiten DU1, die die erste Verzögerungsleitung 21 bilden, und die Verzögerungscharakteristik der Verzögerungseinheiten DU2, die die zweite Verzögerungsleitung 22 bilden, zueinander gleich gemacht. Wie in 13 gezeigt, ist diese Ausführungsform mit einem D/A-Wandler 34 ausgestattet, der die Treiberspannung der Verzögerungseinheiten DU1 der ersten Verzögerungsleitung 21 abhängig von einem ersten Verzögerungssetzwert erzeugt, der in einem Register 33 gespeichert ist, und mit einem D/A-Wandler 36, der die Treiberspannung der Verzögerungseinheiten DU2 der zweiten Verzögerungsleitung 22 in Übereinstimmung mit einem zweiten Verzögerungssetzwert erzeugt, der in einem Register 35 gespeichert ist.
Die ersten und zweiten Verzögerungssetzwerte, die in den Registern 33 bzw. 35 gespeichert sind, werden auf solche Werte gesetzt, dass die D/A-Wandler 34 und 36 Treiberspannungen erzeugen, die bewirken, dass die Verzögerungszeitdifferenz ΔT zu Td/M wird.
Die ersten und zweiten Verzögerungssetzwerte können abhängig von der Umgebung oder den Umgebungsbedingungen (Energieversorgungsspannung, Umgebungstemperatur etc.) variabel gesetzt werden. Da bei dieser Ausführungsform die Verzögerungszeitdifferenz ΔT auf exakt Td/M gesetzt werden kann, ungeachtet von Herstellungstoleranzen etc., kann die Messgenauigkeit verbessert werden. Zusätzlich kann bei dieser Ausführungsform die Genauigkeit des Interpolationsschaltkreises 14 problemlos geändert werden, indem die ersten und zweiten Verzögerungssetzwerte geändert werden.
Da der Verstärkungsfehler bei dieser Ausführungsform klein gemacht werden kann, kann der Teiler 29 in dem Datenwandlerschaltkreis 26 zur Korrektur des Verstärkungsfehlers weggelassen werden. Da es weiterhin nicht notwendig ist, abhängig vom Verstärkungsfehler in den Stufennummern der Verzögerungseinheiten DU1 der ersten Verzögerungsleitung 21 und der Verzögerungseinheiten DU2 der zweiten Verzögerungsleitung 22 einen Toleranzrand zu lassen, lassen sich die Schaltkreisgrößen der ersten Verzögerungsleitung 21 und der zweiten Verzögerungsleitung 22 verringern.
Fünfte Ausführungsform
Nachfolgend wird eine fünfte Ausführungsform der Erfindung erläutert.
Die folgende Erläuterung konzentriert sich auf Unterschiede zwischen der ersten und der fünften Ausführungsform, die in den Anordnungen der Interpolationsschaltkreise liegen. Gemäß 14 enthält der Interpolationsschaltkreis 14a dieser Ausführungsform eine erste Verzögerungsleitung 21a, gebildet durch die Verzögerungseinheiten DU1 in Ringform, und eine zweite Verzögerungsleitung 22a, gebildet durch die Verzögerungseinheiten DU2 in Ringform.
Die Flip-Flop-Schaltkreise DFF, die einen Flankenerkennungsschaltkreis 23a bilden, werden mit den Ausgängen der Verzögerungseinheiten DU1 an ihren Dateneingangsanschlüssen versorgt und mit logischen Produkten der Ausgänge der Verzögerungseinheiten DU2 und einem Umlaufstoppsignal S (wird später erläutert) an ihren Takteingangsanschlüssen versorgt.
Ein Encoder 25a dient zur Änderung des Umlaufstoppsignals S von hohem Pegel auf niedrigen Pegel bei Erkennung, dass irgendeiner der Ausgänge QV1 bis QVP der Flip-Flop-Schaltkreise DFF, die den Flankenerkennungsschaltkreis 23a bilden, sich umkehrt (d. h. bei Erkennung, dass der erste Verzögerungsimpuls den zweiten Verzögerungsimpuls überholt hat), und erzeugt Daten, die eine Position (Stufennummer der Verzögerungseinheit DU1 und der Verzögerungseinheit DU2) dieser Verzögerungsimpulse darstellen, in digitalisierter Form, wenn der Überholvorgang stattgefunden hat.
Diese Ausführungsform ist weiterhin mit einem Umlaufanzahlzähler 41 versehen, der den Ausgang (das Umlaufimpulssignal) der Verzögerungseinheit DU2 der letzten Stufe in der zweiten Verzögerungsleitung 22a zählt, und mit einem Latchschaltkreis 42, der den Zählwert des Umlaufanzahlzählers 41 an der steigenden Flanke des Umlaufstoppsignals S zwischenspeichert, das vom Encoder 25a ausgegeben wird.
Der Datenwandlerschaltkreis 26 erzeugt die Stufennummerdaten, die aus dem Ausgang des Encoders 25a als untere Bits und dem Ausgang des Latchschaltkreises 42 als höhere Bits gebildet sind. Bei dieser Ausführungsform, bei der die erste Verzögerungsleitung 21a und die zweite Verzögerungsleitung 22a jeweils als Ringverzögerungsleitung gebildet sind, ist es möglich, die Anzahl von Verzögerungseinheiten DU1 und Verzögerungseinheiten DU2 erheblich zu verringern, so dass der Interpolationsschaltkreis 14a und folglich die gesamte Zeitmessvorrichtung 1 verkleinert werden kann.
Das Treiberspannungssignal, das den Verzögerungseinheiten DU1 der ersten Verzögerungsleitung 21a und den Verzögerungseinheiten DU2 der zweiten Verzögerungsleitung 22a zugeführt wird, kann ein analoges Eingangssignal Vin wie bei der ersten Ausführungsform sein oder der Ausgang des D/A-Wandlers, wie im Fall der dritten Ausführungsform.
Sechste Ausführungsform
Nachfolgend wird eine sechste Ausführungsform der vorliegenden Erfindung erläutert.
Bislang wurde die vorliegende Erfindung exemplarisch im Zusammenhang mit den Fällen erläutert, wo die vorliegende Erfindung bei einer Zeitmessvorrichtung angewendet wird; nachfolgend wird erläutert, wie die vorliegende Erfindung bei einer A/D-Wandlervorrichtung 2 anwendbar ist. 15A ist ein Blockdiagramm, das den Gesamtaufbau einer A/D-Wandlervorrichtung 2 zeigt. 15B ist ein Zeitdiagramm, das die Arbeitsweise dieser A/D-Wandlervorrichtung 2 zeigt.
Gemäß 15A enthält die A/D-Wandlervorrichtung 2 einen A/D-Wandlersteuerabschnitt 4 und einen Digitalisierungsabschnitt 10. Der A/D-Wandlersteuerabschnitt 4 vermag das Startsignal PA auszugeben, dessen Signalpegel sich von einem nichtaktiven Pegel (in dieser Ausführungsform einem niedrigen Pegel) zu einem aktiven Pegel (hohen Pegel) ändert, wenn von außen her der Startbefehl eingegeben wird, sowie das Messsignal PB, das zu konstanten Zeitintervallen nach dem Startzeitpunkt Ts ansteigt, der durch das Startsignal PA definiert ist. Der Digitalisierungsabschnitt 10 empfängt das Startsignal PA und das Messsignal PB von dem A/D-Wandlersteuerabschnitt 4 und gibt die Ausgangsdaten DT, die den Signalpegel des analogen Eingangssignal Vin anzeigen, in digitalisierter Form zum Zeitpunkt Ti (d. h. in konstanten Zeitperioden) aus, der durch das Messsignal PB angegeben wird.
Der Digitalisierungsabschnitt 10 dieser Ausführungsform ist im Aufbau identisch zum Digitalisierungsabschnitt 10 der ersten Ausführungsform.
Es sei festzuhalten, dass die A/D-Wandlervorrichtung 2 gemäß obiger Beschreibung mit irgendeiner der Ausgestaltungen gemäß den obigen zweiten bis vierten Ausführungsformen versehen werden kann.
Siebte Ausführungsform
Nachfolgend wird eine siebte Ausführungsform der Erfindung erläutert.
Gemäß 16 unterscheidet sich die siebte Ausführungsform nicht von der Zeitmessvorrichtung 1 oder der A/D-Wandlervorrichtung 2 gemäß obiger Beschreibung mit der Ausnahme, dass sie zusätzlich einen Kalibrierschaltkreis 5 aufweist, um automatisch die Korrekturdaten (Offsetdaten, Divisionsdaten) im Speicher 27 des Datenwandlerschaltkreises 26 zu erneuern. In 16 sind der Zeitmesssteuerabschnitt 3 und der A/D-Wandlersteuerabschnitt 4 weggelassen.
Der Kalibrierschaltkreis 5 enthält einen Testsignalerzeugungsabschnitt 6 und einen Korrekturdaten-Berechnungs/Schreibabschnitt 7. Der Testsignalerzeugungsabschnitt 6 dient zur Versorgung des Digitalisierungsabschnitts 10 mit dem analogen Eingangssignal Vin, dem Startsignal PA und dem Messsignal PB für Testzwecke. Der Korrekturdaten-Berechnungs/Schreibabschnitt 7 arbeitet dahingehend, Korrekturdaten aus den Daten zu berechnen, die der Digitalisierungsabschnitt 10 unter Verwendung der Signale erzeugt, die vom Testsignalerzeugungsabschnitt 6 geliefert werden, und erneuert den Speicherinhalt des Speichers 27 mit den berechneten Korrekturdaten.
Genauer gesagt, der Testsignalerzeugungsabschnitt 6 versorgt den Digitalisierungsabschnitt 10 mit dem analogen Eingangssignal Vin einer konstanten Spannung über eine bestimmte Zeitdauer hinweg, wenn er den Startbefehl von außen her empfängt. In diesem Zustand startet der Testsignalerzeugungsabschnitt 6 den Impulsverzögerungsschaltkreis 11, indem er diesen mit dem Startsignal PA versorgt, und liefert danach das Messsignal PB, dessen Periode so moduliert ist, dass die zeitliche Beziehung zwischen den Messzeitpunkten und den Umkehrzeitpunkten sich variabel ändert.
Der Korrekturdaten-Berechnungs/Schreibabschnitt 7 übernimmt die Stufennummerdaten DD vom Encoder 25 des unteren Codierungsabschnitts 24 jedes Mal dann, wenn das Messsignal PB eingegeben wird. Da die Periode des Messsignals PB moduliert ist und folglich die zeitliche Beziehung zwischen dem Messzeitpunkt und dem Umkehrzeitpunkt sich variabel ändert, wird eine Gruppe von Stufennummerdaten DD gemäß 7 erhalten.
Der Korrekturdaten-Berechnungs/Schreibabschnitt 7 entnimmt aus der erhaltenen Gruppe von Stufennummerdaten DD den Maximalwert DDmax und den Minimalwert DDmin und speichert diese Werte als Offsetdaten zusammen mit der Differenz dazwischen (DDmax – DDmin) als Divisionsdaten im Speicher 27.
Da bei dieser Ausführungsform die Korrekturdaten (Offsetdaten, Divisionsdaten), die für den Interpolationsschaltkreis 14 notwendig sind, um die unteren Daten DL zu erzeugen, bei Bedarf erneuert werden können, ist es möglich, den Genauigkeitsgrad der unteren Daten DL stets auf hohem Wert zu halten.
Andere Ausführungsformen
Obgleich der Impulsverzögerungsschaltkreis 11 in den obigen Ausführungsformen als durch Verzögerungseinheiten DU in Ringform gebildet beschrieben wurde, kann er auch durch eine Serienverbindung von Verzögerungseinheiten DU gebildet sein. In diesem Fall können der Umlaufzahlzähler 15 und der Latchschaltkreis 16 weggelassen werden.
In den obigen Ausführungsformen werden die Flip-Flop-Schaltkreise DFF, die den Flankenerkennungsschaltkreis 23 bilden, mit Ausgängen der Verzögerungseinheiten DU1 an ihren Dateneingangsanschlüssen versorgt und mit den Ausgängen der Verzögerungseinheit DU2 an ihren Takteingangsanschlüssen; sie können jedoch auch mit den Ausgängen der Verzögerungseinheiten DU2 an ihren Dateneingangsanschlüssen und mit den Ausgängen der Verzögerungseinheiten DU1 an ihren Takteingangsanschlüssen versorgt werden.
In den obigen Ausführungsformen wird die Verzögerungseinheit DU durch eine Serienverbindung von zwei CMOS-Invertergatterschaltkreisen gebildet; sie kann auch durch eine Serienverbindung von drei oder mehr CMOS-Invertergatterschaltkreisen gebildet sein. Beispielsweise kann sie durch eine Serienverbindung von vier CMOS-Invertergatterschaltkreisen gebildet werden, wie mit (b) in 16 gezeigt, oder durch eine Serienverbindung von acht CMOS-Invertergatterschaltkreisen, wie in 16 bei (c) gezeigt.
Die Änderung von Einheit zu Einheit in der Verzögerungszeit der Verzögerungseinheit DU nimmt ab, wenn die Anzahl von CMOS-Invertergatterschaltkreisen, welche die Verzögerungseinheit DU bilden, zunimmt. Folglich ist es möglich, die Digitalisierungsgenauigkeit zu verbessern, indem die Anzahl von CMOS-Invertergatterschaltkreisen erhöht wird, welche eine Verzögerungseinheit DU bilden.
Die obigen bevorzugten Ausführungsformen stellen Beispiele der Erfindung gemäß der vorliegenden Anmeldung dar und sind als rein illustrativ zu verstehen. Es sei festzuhalten, dass Modifikationen und Abwandlungen von den dargestellten Ausführungsformen im Rahmen der vorliegenden Erfindung möglich und denkbar sind, wie er durch die nachfolgenden Ansprüche und deren Äquivalente definiert ist.

Claims

Eine Digitalisierungsvorrichtung, aufweisend: einen Impulsverzögerungsschaltkreis, gebildet durch eine Mehrzahl von Impulsverzögerungseinheiten, die seriell oder in Ringform verbunden sind, wobei jede der Impulsverzögerungseinheiten eine Verzögerungszeit abhängig von einem Spannungspegel eines hieran als Treiberspannung angelegten analogen Eingangssignals hat, wobei der Impulsverzögerungsschaltkreis ermöglicht, dass ein Impulssignal durch die Impulsverzögerungseinheiten läuft, während es aufeinanderfolgend um die Verzögerungszeit verzögert wird; einen höher codierenden Schaltkreis, der bei Empfang eines Messsignals von außen her, das einen Messzeitpunkt angibt, digitalisierte Daten erzeugt, die die Anzahl der Impulsverzögerungseinheiten anzeigen, welche das Impulssignal durchlaufen hat; einen Umkehrzeitentnahmeschaltkreis, der als Umkehrzeitsignal einen Zeitpunkt entnimmt, zu dem irgendeine der Impulsverzögerungseinheiten das erste Mal nach dem Messzeitpunkt ihren Ausgangspegel umgekehrt hat; eine erste Verzögerungsleitung, gebildet durch eine Mehrzahl erster Verzögerungseinheiten in Serien- oder Ringform, wobei jede der ersten Verzögerungseinheiten eine erste Verzögerungszeit hat, wobei die erste Verzögerungszeit es dem Umkehrzeitsignal ermöglicht, durch die ersten Verzögerungseinheiten zu laufen, während es aufeinanderfolgend um die erste Verzögerungszeit verzögert wird; eine zweite Verzögerungsleitung, gebildet durch eine Mehrzahl zweiter Verzögerungseinheiten in Serien- oder Ringform, wobei jede der zweiten Verzögerungseinheiten eine zweite Verzögerungszeit hat, die um das 1/M-Fache größer als die Verzögerungszeit der Impulsverzögerungseinheiten als die erste Verzögerungszeit ist (M ist eine ganze Zahl nicht kleiner als 2), wobei es die erste Verzögerungsleitung dem Umkehrzeitsignal ermöglicht, durch die zweiten Verzögerungseinheiten zu laufen, während es sukzessive um die zweite Verzögerungszeit verzögert wird; und einen unteren Codierungsschaltkreis, der digitalisierte Daten erzeugt, die eine Zeitdifferenz zwischen dem Messzeitpunkt und dem Umkehrzeitpunkt anzeigen, basierend auf der Anzahl der ersten Verzögerungseinheiten, die das Umkehrzeitsignal durchlaufen hat, wenn die Anzahl der ersten Verzögerungseinheiten die Anzahl der zweiten Verzögerungseinheiten, die das Messsignal durchlaufen hat, überholt; wobei die Digitalisierungsvorrichtung Daten ausgibt, die gebildet werden durch die digitalisierten Daten, erzeugt von dem höher codierenden Schaltkreis als höhere Bits hiervon, und die digitalisierten Daten, erzeugt von dem unteren Codierungsschaltkreis als untere Bits hiervon.
Die Digitalisierungsvorrichtung nach Anspruch 1, wobei die ersten Verzögerungseinheiten und die zweiten Verzögerungseinheiten als Treiberspannung hiervon das analoge Eingangssignal erhalten.
Die Digitalisierungsvorrichtung nach Anspruch 1, wobei M eine Potenz von 2 ist.
Die Digitalisierungsvorrichtung nach Anspruch 1, weiterhin mit einer Zeitmessvorrichtung, die ein konstantes Spannungssignal als das analoge Eingangssignal erzeugt und ein Startsignal erzeugt, um zu veranlassen, dass das Impulssignal beginnt, durch die Impulsverzögerungseinheiten des Impulsverzögerungsschaltkreises zu laufen, wobei die Digitalisierungsvorrichtung Daten ausgibt, die in digitaler Form ein Zeitintervall darstellen, das zwischen einem Startzeitpunkt, angegeben durch das Startsignal, und dem Messzeitpunkt liegt, jedes Mal dann, wenn das Messsignal dem höher codierenden Schaltkreis eingegeben wird.
Die Digitalisierungsvorrichtung nach Anspruch 1, weiterhin mit einem A/D-Wandlersteuerschaltkreis, der dem höher codierenden Schaltkreis das Messsignal zu bestimmten konstanten Perioden zuführt, wobei die Digitalisierungsvorrichtung an dem Messzeitpunkt, der durch das Messsignal angegeben wird, Daten ausgibt, die einen Spannungspegel des analogen Eingangssignals in digitalisierter Form darstellen.
Die Digitalisierungsvorrichtung nach Anspruch 5, weiterhin mit einem Differenzialberechnungsschaltkreis zum sukzessiven Speichern von Ausgangsdaten, die von der Digitalisierungsvorrichtung erzeugt wurden, und zum Berechnen einer Differenz zwischen den Ausgangsdaten, die zu einer vorherigen Zeit erzeugt wurden, und den Ausgangsdaten, die zur vorliegenden Zeit erzeugt wurden.
Die Digitalisierungsvorrichtung nach Anspruch 1, wobei der niedrig codierende Schaltkreis einen Flankenerkennungsschaltkreis enthält, der gebildet wird durch eine Mehrzahl von Flip-Flop-Schaltkreisen in einer Eins-zu-eins-Beziehung zu den ersten Verzögerungseinheiten und zu den zweiten Verzögerungseinheiten, wobei jeder Flip-Flop-Schaltkreis einen Ausgang einer entsprechenden der ersten Verzögerungseinheiten an einem Dateneingangsanschluss oder einem Takteingangsanschluss hiervon erhält und einen Ausgang einer entsprechenden der zweiten Verzögerungseinheiten an dem entsprechend anderen von Dateneingangsanschluss und Takteingangsanschluss empfängt, sowie weiterhin einen Encoder aufweist, der Stu fennummerdaten erzeugt, die in digitalisierter Form eine Stufennummer eines der Flip-Flop-Schaltkreise darstellen, dessen Ausgangspegel sich geändert hat, und einen Datenwandlerschaltkreis aufweist, der die Stufennummerdaten in derartige Daten wandelt, deren Wert monoton mit einem Anstieg einer Zeitdifferenz zwischen dem Umkehrzeitpunkt und dem Messzeitpunkt ansteigt.
Die Digitalisierungsvorrichtung nach Anspruch 7, bei der der Datenwandlerschaltkreis wenigstens entweder eine Beseitigung eines in den Stufennummerdaten enthaltenen Offset oder eine Korrektur eines Verstärkungsfehlers in den Stufennummerdaten durchführt.
Die Digitalisierungsvorrichtung nach Anspruch 8, weiterhin aufweisend einen Testsignalerzeugungsschaltkreis mit der Funktion der Erzeugung des analogen Eingangssignals und der Erzeugung des Messsignals in einer sich kontinuierlich ändernden Periode, und einen Korrekturdatenberechnungsschaltkreis, der Korrekturdaten berechnet, die benötigt werden, damit der Datenwandlerschaltkreis eine Beseitigung des Offset oder eine Korrektur des Verstärkungsfehlers auf der Grundlage der Stufennummerdaten durchführt, die vom Encoder ausgegeben werden, wenn die Digitalisierungsvorrichtung mit dem analogen Eingangssignal und dem Messsignal arbeitet, das von dem Testsignalerzeugungsschaltkreis erzeugt wird.
Die Digitalisierungsvorrichtung nach Anspruch 1, bei der ein Verzögerungsschaltkreis mit der gleichen Charakteristik bezüglich wenigstens entweder der Treiberspannung oder der Umgebungstemperatur gegenüber den Impulsverzögerungseinheiten an einer Eingangsseite der zweiten Verzögerungsleitung angeordnet ist.
Die Digitalisierungsvorrichtung nach Anspruch 1, weiterhin mit einem ersten D/A-Wandler, der aus einem einstellbaren digitalen Setzwert eine einstellbare Treiberspannung erzeugt, die den ersten Verzögerungseinheiten zuzuführen ist, und einem zweiten D/A-Wandler, der aus einem einstellbaren digitalen Setzwert eine einstellbare Treiberspannung erzeugt, die den zweiten Verzögerungseinheiten zuzuführen ist.
Die Digitalisierungsvorrichtung nach Anspruch 1, wobei jede der Impulsverzögerungseinheiten gebildet wird durch eine Serienverbindung einer Mehrzahl von Invertergatterschaltkreisen.
Die Digitalisierungsvorrichtung nach Anspruch 12, wobei jeder der Invertergatterschaltkreise ein CMOS-Invertergatterschaltkreis ist, wobei die Treiberspannung der Impulsverzögerungseinheit auf einen Wert kleiner als eine Summe einer Schwellenwertspannung von N-Kanaltransistor und einer Schwellenspannung von P-Kanaltransistor gesetzt wird, welche den CMOS-Invertergatterschaltkreis bilden.
Die Digitalisierungsvorrichtung nach Anspruch 1, wobei eine Größe von Transistoren, die jede der ersten Verzögerungseinheiten und der zweiten Verzögerungseinheiten bilden, mehr als zweimal der Größe von Transistoren beträgt, die jede der Verzögerungseinheiten bilden, die den Impulsverzögerungsschaltkreis bilden.
Die Digitalisierungsvorrichtung nach Anspruch 1, wobei der Umkehrzeitentnahmeschaltkreis Latchschaltkreise enthält, die das Messsignal jeweils sychron mit Ausgängen von den Impulsverzögerungseinheiten zwischenspeichern, die den Impulsverzögerungsschaltkreis bilden, wobei ein ODER-Schaltkreis eine logische Summe von Ausgängen der Latchschaltkreise als das Umkehrzeitsignal ausgibt.