JP2010186402A - 電子回路、印刷装置および電子機器 - Google Patents

Abstract

【課題】消費電力削減により省電力化に貢献するとともに、省電力への移行や省電力からの復帰がスムーズに行える電子回路を提供する。
【解決手段】レジスターに記憶された情報に基づいて所定の処理を実行する回路群を少なくとも１つ備えたＡＳＩＣ１０であって、省電力状態から復帰するために必要なデーターを記憶するレジスターが配置されたレジスターエリアＡとその他の回路部分が配置されたロジックエリアＢとで電源供給ラインを分離し、省電力状態においてレジスターエリアＡにのみ電源を供給する。
【選択図】図２

Description

本発明は、電子回路、印刷装置および電子機器に関し、特に、レジスターに記憶された情報に基づいて所定の処理を実行する回路群を少なくとも１つ備えた電子回路、該電子回路を備えた印刷装置および電子装置に関する。

エコロジーの観点から電子機器の省電力に対する要望は年々高まっている。しかし、一般に、省電力モードにおいては集積回路への電源供給を停止することが多い。そのため集積回路のＣＰＵ等の演算回路のキャッシュに記憶された情報や集積回路の各モジュールのレジスターに記憶された設定値が失われてしまい、省電力モードからの復帰に時間がかかっていた。

前記課題に対応するために、ＣＰＵのキャッシュや各モジュールのレジスターに記憶された設定値を保持するための工夫が行われている。例えば、特許文献１には、省電力モードに移行する前の通常モードでの動作中に、予めＲＯＭに記憶されているオペレーティングシステムや基本アプリケーションプログラムの一部もしくは全部を、電源を落とさない外部ＲＡＭにコピーしておき、省電力モードから復帰処理では外部ＲＡＭからコードやデーターを読み出して実行することについて記載されている。

また、例えば、特許文献２には、半導体集積回路を内部ロジックブロックと入出力パッドセルブロックとに分けておき、内部ロジックブロックのＤフリップフロップの状態を入出力パッドセルブロックのＲＳラッチに常時リンクさせ、省電力時に内部ロジックブロックの電源供給を停止しても入出力パッドセルブロックにＤフリップフロップの状態を保存することについて記載されている。

特開２００４−３７９８５３号公報 特開２００３−１２２４６１号公報

しかしながら上述した特許文献１の技術では省電力モードに入る前にＣＰＵのキャッシュやレジスターの設定値を外部記憶装置に退避し、省電力モードから復帰するときにキャッシュや設定値を書き戻す手間が必要になる。また特許文献２の技術では常時内部ロジックブロックのＤフリップフロップの状態をＲＳラッチに複製するので、複製する情報に関しては少なくとも２倍の記憶媒体が必要になり、回路規模が増大する。
本発明は、上記課題に鑑みてなされたもので、回路規模を徒に増大させること無く消費電力削減により省電力化に貢献するとともに、省電力への移行や省電力からの復帰がスムーズに行える電子回路、印刷装置および電子機器の提供を目的とする。

上記課題を解決するために、本発明の電子回路では、レジスターに記憶された情報に基づいて所定の処理を実行する回路群を少なくとも１つ備えた電子回路であって、省電力状態から復帰するために必要なデーターを記憶するレジスターとその他の回路部分とで電源供給ラインを分離し、前記省電力状態において前記レジスターにのみ電源を供給する構成としてある。
前記回路群とは、例えば複数の回路が全体として１つの機能を発揮するように構成したものであり、例えばモジュール化された回路等である。
前記省電力状態から復帰するための必要なデーターとは、前記回路が起動後に行った演算結果や外部との通信結果に想到する情報であり、一旦消去すると、前記電子回路を利用した演算等を行うプログラムでは復旧が困難であったり省電力状態に移行する前の状態に復旧するために大幅な時間的ロスが発生したりする情報である。言い換えると、前記電子回路の起動状態から変更された情報である。
前記電源供給ラインを分離するとは、前記レジスターと前記その他の回路部分とで個別に電源のオン／オフを切替え可能であればよい。従って、電源供給元自体を分離してもよいし、電源供給元が同一としつつ電源のオン／オフを個別に切替え可能であってもよい。
以上の構成によれば、前記電子回路を前記省電力状態にする際に、前記レジスターの情報を保持しつつその他の回路部分の電力をカットすることができる。また省電力から復帰すると前記レジスターの情報を利用して省電力への移行前の演算処理等をスムーズに再開・継続できる。よって、省電力化に貢献するとともに、省電力からの復帰がスムーズに行える電子回路を提供可能となる。

上述したレジスターが複数ある場合に好適な選択的な一態様として、前記省電力状態から復帰するために必要なデーターを記憶するレジスターが配置されたレジスターエリアは、その他の回路が配置されるロジックエリアから分離されていてもよい。前記電子回路において前記レジスターを所定の場所に集中させたレジスターを設けることにより、レジスタブロックへの電源供給ラインをまとめることができるので、電源分離が容易になる。

上述したレジスターエリアに配置されて好適なレジスター等としては以下のものが例示される。すなわち、本電子回路の周辺素子との通信における遅延タイミング情報を記憶するレジスター、ＣＰＵ（Central Processing Unit）のキャッシュメモリ、メモリー（ＲＯＭ（Read Only Memory）やＲＡＭ（Random Access Memory）等）のデコード範囲を示す情報を記憶するレジスター、ＲＡＭのリフレッシュ間隔を示す情報を記憶するレジスター、ＲＯＭの信号タイミングを示す情報を記憶するレジスター、等である。なおＣＰＵのキャッシュメモリは必ずしもレジスターで構成される必要は無いが、前記レジスターエリアに配置されると前記省電力状態からの復帰をスムーズにする構成の１つとして例示した。

上述したレジスターエリアの本電子回路上におけるレイアウトとしては、たとえば、本電子回路の略中央に配置されたり、本電子回路の周縁部に沿って枠状に配置されたり、本電子回路が略矩形である場合に三方の周縁部に沿って略コ字型に配置されたり、本電子回路の一方の隅に配置されたりする態様が例示される。
前記レジスターエリアを本電子回路の略中央に配置すると、その周囲に配置される回路群との距離が総合的に短縮されるので、レジスターエリアのレジスターとそのレジスターにアクセスする回路群との配線長が総合的に短縮される。よって配線遅延が発生しにくい回路構成となる。また、レジスターエリアを本電子回路の略中央に密集配置することにより、レジスターエリアへの電源供給ラインの本数を少なく出来るので、回路設計や回路面積において有利になる。
前記レジスターエリアを本電子回路の周縁部に沿って枠状に配置したり、本電子回路が略矩形である場合に前記レジスターエリアを本電子回路の三方の周縁部に沿って略コ字型に配置したりすると、その周囲に配置される回路群との距離が総合的に短縮されるので、レジスターエリアのレジスターとそのレジスターにアクセスする回路群との配線長が総合的に短縮される。よって配線遅延が発生しにくい回路構成となる。
前記レジスターエリアを本電子回路の一方の隅に配置すると、レジスターエリアへの電源供給ラインの本数を少なく出来るので、回路設計や回路面積において有利になる。

ところで、前記省電力状態において前記その他の回路部分への電源供給をオフすると、前記レジスターエリアと前記その他の回路部分の間に電位差が発生する。この電位差を考慮した一態様として、前記ロジックエリアと前記レジスターエリアとを接続するラインに電流逆流防止回路を挿入してもよい。該電流逆流防止回路は、例えば論理回路のＡＮＤ回路等である。電流逆流防止回路を挿入することにより、電子回路の異常動作等を防止できる。

また、レジスターエリアとこのレジスターエリアに配置されるレジスターを参照する回路群との配線長が配線許容長を超えた場合に好適な一態様として、前記ロジックエリアに配置されるモジュールであって前記レジスターエリアから１クロックで到達可能な距離以上離間したモジュールから前記レジスターエリアにアクセスするラインにはＦＦ（Flip Flop）を介挿してもよい。ＦＦで配線遅延や回路遅延等による遅延時間を緩衝することにより、一定の許容クロック内でレジスターへのアクセスを実行可能となる。

また、前記電子回路がプログラム実行環境を備えている場合に好適な一態様として、前記レジスターエリアには、前記省電力状態から復帰後に最初に実行する命令のアドレスポインターを記憶するためのレジスターと、省電力状態であることを示す省電力フラグを記憶するためのレジスターが配置され、前記省電力状態へ移行する際に、前記省電力フラグと前記アドレスポインターとを前記レジスターに記憶し、前記レジスターへの電源供給を継続しつつ前記その他の回路部分への電源供給を停止する省電力手段と、起動時に前記省電力フラグを参照し、省電力状態からの起動であれば前記アドレスポインターの命令を実行し、省電力状態からの起動でなければ通常の起動処理を実行する起動手段を備えさせてもよい。該構成によれば、省電力状態へ移行する直前に実行していた命令を省電力状態から復帰した後で実行できるようになる。また、前記電子回路で実行するプログラムには、起動時に前記省電力フラグを判別できるようにし、前記省電力フラグが有る場合には前記アドレスポインターの命令を実行し、前記省電力フラグが無い場合には従来と同様の処理を実行できればよいので、従来使用していたプログラムを僅かに変更するだけで利用することができる。よってプログラム開発コストを抑えつつ、スムーズな省電力状態からの復帰をプログラム実行環境を備えた電子回路において実現できる。

上述した電子回路は、他の電子機器に組み込まれた状態で実施されたり他の方法とともに実施されたりする等の各種の態様を含む。無論、該電子機器には印刷装置（プリンター、複合機、ＦＡＸ装置等）、テレビ、デジタルカメラ、携帯電話、携帯ゲーム機等が含まれる。また、上述した電子回路が組み込まれた電子機器がさらに他の機器に組み込まれた状態で実施されたり、他の方法とともに実施されたりする等の各種の態様も含む。また、本発明の電子回路がプログラム実行環境を有する場合は、該電子回路にて実行されるプログラムの各機能に対応した手段や工程を有する電子回路の制御装置や制御方法や、前記プログラム、前記プログラムを記録したコンピューター読取り可能な記録媒体、等も本発明に含まれる。これら電子機器、印刷装置、電子回路制御プログラム、該プログラムを記録した媒体、電子回路制御方法、電子回路制御システム、の発明も、上述した作用、効果を奏する。むろん、従属請求項に記載した構成もその従属している範囲において、前記システムや前記方法や前記プログラムや前記記録媒体に適用可能である。

本発明の一実施形態を示すブロック図である。 電子回路の回路レイアウトを表した概念図である。 モジュールとレジスター間の概念図である。 電子回路の回路レイアウトを表した概念図である。 電子回路の回路レイアウトを表した概念図である。 電子回路の回路レイアウトを表した概念図である。 電子回路の回路レイアウトを表した概念図である。 ファームウェアの機能を示すブロック構成図である。 省電力処理のフローチャートである。 起動処理のフローチャートである。

以下、下記の順序に従って本発明の実施形態を説明する。
（１）本発明の構成：
（１−１）ハードウェア構成：
（１−２）電子回路のレイアウト：
（１−３）ソフトウェア構成：
（２）省電力処理：
（３）起動処理：
（４）まとめ：

（１）本発明の構成：
（１−１）ハードウェア構成：
図１は本発明の一実施形態を示すブロック図である。同図に示す実施形態では、プリンター１００が本発明にかかる電子機器を構成し、プリンター１００のＡＳＩＣ（Application Specific Integrated Circuit）１０が電子回路を構成する。プリンター１００は、ＡＳＩＣ１０、ＲＡＭ（Random Access Memory）１１、ＲＯＭ（Read Only Memory）１２、操作パネル１４、ＰＷＭ（Pulse Width Modulation）回路１５、Ｉ／Ｏ ＡＳＩＣ１６、電源回路１７、印刷エンジン２０等を備えている。これらＲＡＭ１１、ＲＯＭ１２、操作パネル１４、ＰＷＭ回路１５、Ｉ／Ｏ ＡＳＩＣ１６、印刷エンジン２０がＡＳＩＣ１０の周辺素子に相当する。電源回路１７はプリンター１００の各部１０〜１７，２０に電源を供給する。

操作パネル１４は、パネル制御部を介してＡＳＩＣ１１に接続されている。操作パネル１４は例えば複数のボタンとしてプリンター１００の筐体上に設けられており、ＣＰＵ１０ａは操作パネル１４に対する入力操作を示す信号を取得する。また操作パネル１４には表示パネルを備えてもよく、入力されたデーター基づいて各種の情報や画像等を表示可能である。

図１において、ＡＳＩＣ１０はＣＰＵ（Central Processing Unit）１０ａ、ＣＰＵ制御回路１０ｂ、ＲＡＭ制御回路１０ｃ、ＲＯＭ制御回路１０ｄ、画像処理回路１０ｅ、ＤＭＡ制御回路１０ｆ、Ｉ／Ｏ制御回路１０ｇ等を備えており、各制御回路１０ｂ〜１０ｇは内部バスで相互通信可能に接続されている。プログラムを実行する際に、ＣＰＵ１０ａはＲＡＭ１１に展開された命令を順次命令フェッチユニットにフェッチしつつ、ＲＡＭ１１よりも高速な読み書きが可能なキャッシュメモリＲ６にデーターをキャッシュする。ＲＯＭ１２は、プリンター１００全体を制御するためのファームウェアが記録されている。

プリンター１００はＡＳＩＣ１０内のＣＰＵ１０ａの制御に従ってＲＯＭ１２に記録されたプログラムデーターを適宜ＲＡＭ１１に展開しつつ、該プログラムデーターに基づいた演算処理をＣＰＵ１０ａが実行することにより、プリンター１００としての機能を実現する。なお、本実施形態のＡＳＩＣ１０は、各回路１０ａ〜１０ｇをモジュール化してセルベースＩＣやエンベデッドアレイ、ストラクチャードＡＳＩＣ等の方式で搭載されている。なお、本実施形態のＲＡＭ制御回路１０ｃとＲＯＭ制御回路１０ｄの何れか又は双方がメモリーインターフェースモジュールを構成し、ＲＡＭ１１とＲＯＭ１２の何れか又は双方がメモリーを構成する。

ＣＰＵ制御回路１０ｂにはＣＰＵ１０Ａが接続されており、ＣＰＵ１０ＡとＡＳＩＣ１０との間で信号変換を行うためのインターフェースとして機能する。

ＲＡＭ制御回路１０ｃにはＲＡＭ１１が接続されており、レジスターＲ１とレジスターＲ２とレジスターＲ３とを備えている。レジスターＲ１にはＲＡＭ１１を構成する各メモリーチップに割り当てられるアドレス空間と各チップの容量を規定するためのデコード範囲情報が記録される。ＲＡＭ１１を構成するメモリーチップ数や各メモリーチップのサイズは機種によって異なることがあるからである。レジスターＲ２にはＲＡＭ１１のシングルリードとバーストリードのＷａｉｔ数がクロック数で記録されている。レジスターＲ３にはＲＡＭのリフレッシュ間隔が記録されている。ＲＡＭ制御回路１０ｃは、レジスターＲ１〜Ｒ３に記録された情報に基づいてＲＡＭ１１に対するデーター読み書きを制御する。

ＲＯＭ制御回路１０ｄにはＲＯＭ１２が接続されており、レジスターＲ４とレジスターＲ５を備えている。レジスターＲ４にはＲＯＭ１２を構成する各メモリーチップに割り当てられるアドレス空間と各チップの容量を規定するためのデコード範囲情報が記録されている。ＲＯＭ１２を構成するメモリーチップ数や各メモリーチップのサイズは機種によって異なることがあるからである。レジスターＲ５にはＲＯＭ１２のシングルリードとバーストリードのＷａｉｔ数がクロック数で記録されている。ＲＯＭ制御回路１０ｄは、レジスターＲ４，Ｒ５に記録された情報に基づいてＲＯＭ１２のデーター読出しを制御する。

Ｉ／Ｏ制御回路１０ｇには、Ｉ／Ｏ ＡＳＩＣ１６が接続されており、レジスターＲ７を備えている。レジスターＲ７にはＩ／Ｏ ＡＳＩＣ１６の遅延タイミング情報が記録される。Ｉ／Ｏ ＡＳＩＣ１６はコンピューター２００等の外部装置からの印刷データーを受信するための通信インターフェースであり、例えばＵＳＢ（Universal Serial Bus）規格に準じたインターフェースやＬＡＮ（Local Area Network）に接続するためのインターフェース等である。Ｉ／Ｏ ＡＳＩＣ１６はＣＰＵ１６ａを備えており、印刷データーを受信するとＩ／Ｏ制御回路１０ｇに印刷データーを出力する。Ｉ／Ｏ制御回路１０ｇは、レジスターＲ７に記録された情報に基づいてＩ／Ｏ ＡＳＩＣ１６によって受信された印刷データーを取得し、ＤＭＡ制御回路１０ｆに供給する。

ＤＭＡ制御回路１０ｆは、コンピューター２００が送信した印刷データーをＩ／Ｏ ＡＳＩＣ１６とＩ／Ｏ制御回路１０ｇを介して受信してＲＡＭ１１に記憶し、ＲＡＭ１１の印刷データーをＣＰＵ１０ａの制御に従って１ページ分ずつ画像処理回路１０ｅに供給する。

画像処理回路１０ｅは、印刷エンジン２０が印刷可能な印刷データーを生成する。画像処理回路１０ｅは、例えば、コンピューター２００が生成した印刷データーに基づき必要に応じて言語解釈部に印刷データーを解釈させながら各画素がＲＧＢ各色の階調値で表現されたビットマップ画像データーを生成し、必要に応じて解像度変換処理を行いつつ、色変換処理（例えば、ＲＧＢ色空間からＣＭＹＫ色空間への色変換等）とハーフトーン処理とラスタライズ処理を行ってＣＭＹＫ各プレーンの画像データーを印刷データーとして生成し、生成した印刷データーを、８ビット単位でパラレルにＰＷＭ回路１５に送信する。

ＰＷＭ回路１５は印刷エンジン２０に接続されており、ＡＳＩＣ１０から送信された印刷データーを、印刷エンジン２０が解釈可能なＰＷＭデーターに変換して印刷エンジン２０に出力する。例えば、ＰＷＭ回路１５は、８ビットのパラレルデータ（印刷データ）が送られてきたとき、このデーターを１ビットのシリアルデータに変換して、順次、印刷エンジン２０に送信する。すると印刷エンジン２０は、印刷データーに従ってトナーカートリッジ、感光体ドラム、レーザー光照射機構、紙送り機構、給排紙機構等を制御して、レーザー方式の印字処理を行う。

（１−２）電子回路のレイアウト：
図２は、電子回路としてのＡＳＩＣ１０の回路レイアウトを表した概念図である。なお、本発明は本実施形態に例示するＡＳＩＣ１０に限定されるものではなく、ＣＰＵやチップセット等の集積回路、モジュール化された複数の回路が密集配置された電子回路等、広い意味で集積された回路であれば様々な電子回路に適用可能である。そこで、本節で電子回路のレイアウトを説明する際に、各回路１０ａ〜１０ｇに相当するモジュールを簡略的にモジュールＭ１〜Ｍ４の４つとし、ＡＳＩＣ１０に相当する構成を集積回路１０と記載し、プリンター１００に相当する構成を電子機器１００と記載しながら説明することにする。

図２に示すように略矩形の集積回路１０は、概略、レジスターエリアＡとロジックエリアＢとにブロック分けされている。レジスターエリアＡにはレジスターやキャッシュメモリ等の記憶媒体が配置されており、これらのレジスターやキャッシュメモリ等には電子機器１００を起動した後で変更された情報が記憶されている。すなわちレジスターエリアＡは、ファームウェア等の電子機器１００を制御するためのプログラムに予め記録されている情報ではなく、ファームウェアを実行して得られた演算結果・計測結果・外部からの受信データー等が記録される。これらの情報が失われると省電力状態へ移行前の状態を復元できなくなるので、レジスターエリアＡには省電力状態に入る直前の状態を回復するために必要な情報（以下、「省電力からの復帰情報」と記載する。）が保持されていると言える。一方、ロジックエリアＢにはその他の論理回路や、起動直後から変更されていない情報が記憶されたレジスターが配置されている。

このように配置されたレジスターエリアＡへの電源供給ラインＬ１とロジックエリアＢへの電源供給ラインＬ２とは分離されている。そのため、電源回路１７はＣＰＵ１０ａやＣＰＵ１６ａの制御に従ってロジックエリアＢの電源のオン／オフ切替えとレジスターエリアＡの電源のオン／オフ切替えとを別個に行えるようになっている。すなわち、ロジックエリアＢの電源をオフしてロジックエリアＢでの消費電力を０としつつ、レジスターエリアＡの電源はオン状態を保つことで「省電力からの復帰情報」を保持した状態を容易に実現可能であり、この状態からロジックエリアＢを起動すればロジックエリアＢを電源オフする前の処理を容易に再開できるようになっている。

ところで、レジスターエリアＡに通電しつつロジックエリアＢへの電源供給を停止すると、レジスターエリアＡとロジックエリアＢとの間で電位差が生じる。そのため、レジスターエリアＡに配置されるレジスターとこのレジスターにアクセスするモジュールとの間で電流が逆流する可能性がある。そこで、各モジュールの論理回路とレジスターをレジスターエリアＡとロジックエリアＢとに分離される場合には、これら論理回路とレジスターとの間に電流逆流防止回路を介挿させる。電流逆流防止機能を有する論理回路としては、例えばＡＮＤ回路等が該当する。このようにレジスターエリアＡとロジックエリアＢとの間の電流逆流を防止することにより回路の異常動作等を回避できる。

以上説明した、レジスターエリアＡとロジックエリアＢのレイアウトは、様々なバリエーションが考えられる。そこで図２〜図６を参照しながら各レイアウトについて説明し、各バリエーションにおける電源供給ラインの配線長や数、並びにレジスターと論理回路とを接続する配線長の観点から各レイアウトのメリット／デメリットについて説明する。

まず、上述した図２のレイアウトでは、集積回路１０の一方の隅に寄せてレジスターエリアＡを形成し、その他の部分にロジックエリアＢを形成してある。同図に示すレイアウトにおいては、レジスターエリアＡが集積回路１０の端に位置するので電源供給ラインＬ１が短くレジスターエリアＡが集中配置されるので電源供給ラインＬ１も少なくて済む。１本の電源供給ラインで有効に電源供給できる範囲はそのラインから所定範囲に限られるからである。なお、ロジックエリアＢに多数のモジュールを含む場合にはモジュールとレジスターエリアＡの距離が長くなってしまうが、仮にモジュールとレジスターエリアＡとの距離が長くなって所定クロック内でレジスター値の読み書きが出来なくなるような場合には、下記図３に示す対策で対応可能である。なお図３に示す対策は、後述する図４〜図６のレイアウトにおいても適宜適用可能である。

図３はモジュールとレジスター間の概念図である。従来、各回路１０ａ〜１０ｇをモジュールとしてブロック化していた理由の１つとして、外部からの要求に対して一連の処理を実行して何らかの出力を行うといったひとまとまりの処理を実行する論理回路を１ブロック内に密集させることにより、モジュール内で配線遅延や組合せ回路の回路遅延を発生しにくくすることがある。しかしながら、本実施形態にようにモジュール内の特定のレジスターを別ブロックに配置すると、配線長の関係で配線遅延や回路遅延が発生する可能性がある。この配線遅延や回路遅延は必ずしも一定ではなく、０に近い場合もあれば数クロックの遅れを生じる場合もある。そこで本実施形態においては、分離されるレジスターとモジュールを結ぶ線路が所定距離を超えて例えば１クロックで信号が到達できなくなる場合には、線路の途中にＦＦ（Flip Flop）を配置することにより遅延時間の変動を抑制する。

図３においてはモジュール側のＦＦ１とレジスター側のＦＦ２にはクロック信号が供給されている。同図の構成において、クロック周期をＴ、伝搬速度をＫ、ＦＦ間の組合せ回路による回路遅延をＴ_ｃ、ＦＦ１から組合せ回路までの配線遅延をＴ_１、組合せ回路からＦＦ２までの配線遅延をＴ_２、ＦＦのセットアップ時間をＴ_ｓ、ＦＦのホールド時間をＴ_ｈ、クロックジッタ（スキュー）をＴ_ｃｊ、製造バラツキを考慮したマージンをＴ_ｍ、ＦＦからＦＦまでの許容時間をＴ_ｐ，ＦＦからＦＦまでの許容配線長をＬ_ｐ、とすると、許容配線長Ｌ_ｐは下記（１）式で表せる。

前記式（１）によれば、例えばクロック周期がＴ＝１０（ｎｓ）、遅延やクロックジッタやマージンを考慮した時間がＴｃ＋Ｔｓ＋Ｔｈ＋Ｔｃｊ＋Ｔｍ＝９．９５（ｎｓ）、伝搬速度がＫ＝５（ｎｓ／ｍ）とすると、Ｔｐ＝１０−９．９５＝０．０５（ｎｓ）、Ｌｐ＝０．０５／５＝１０（ｍｍ）となる。すなわちこの例においてはＦＦ１とＦＦ２の配線許容長は１０ｍｍとなり、レジスターとモジュールを結ぶ線路が１０ｍｍを超える場合にその途中にＦＦを挿入して信号を補正することで遅延時間に対応可能であると言える。

次に、図４のレイアウトでは、レジスターエリアＡを略正方形状に密集させて集積回路の略中央に配置しており、このレジスターエリアＡを取り囲むようにロ字型のロジックエリアＢが形成されている。同図に示すレイアウトは、レジスターエリアＡを一ヶ所に集中的に配置しつつ、ロジックエリアＢに配置される各モジュールとレジスターエリアＡの距離が総合的に最短になるレイアウトであると言える。すなわち、レジスターやキャッシュメモリとこれらに記憶された情報を利用するモジュールとの配線長が総合的に短縮される。

また、図４のレイアウトではレジスターエリアＡに対する電源供給ラインＬ１がロジックエリアＢを横切ることになるが、レジスターエリアＡを集積回路の略中央に密集させているので電源供給ラインＬ１の数が少なくて済む。また、例えばＰＧＡ（Pin Grid Array）のように集積回路のレイアウト面に対して垂直に電源供給端子を設ける構成を採用すれば、電源供給ラインＬ１の数が少ない上にロジックエリアＢを横切ることも無い。

また、理想的には、ロジックエリアＢにおいて各モジュールの一部がレジスターエリアＡに接するように各モジュールを配置し、レジスターエリアＡにおいて各モジュールと近い位置に各モジュールのレジスターを配置すれば配線長を最も短くできる。例えば、図５のようにロジックエリアＢのモジュールが多数ある場合は、密集させたレジスターエリアＡをロジックエリアＢの各モジュールの間に複数形成し、各レジスターエリアＡにはその周辺に配置されたモジュールに関する「省電力からの復帰情報」を保持するレジスターやキャッシュを配置するレイアウトも有効である。レジスターエリアＡとロジックエリアＢの間の配線長が短縮するからである。

図６のレイアウトでは、集積回路の周縁部に沿って枠状にレジスターエリアＡを形成し、このレジスターエリアＡに囲まれるようにロジックエリアＢが配置されている。同図に示すレイアウトも、図３に示したレイアウトと同様に、ロジックエリアＢに配置されるモジュールそれぞれとレジスターエリアＡとの距離が総合的に最短化するレイアウトであると言える。よって、レジスターやキャッシュメモリとこれらに記憶された情報を利用するモジュールとを接続する配線長が総合的に短縮される。ただし、レジスターエリアＡが集積回路の縁部にそって長く延びる配置であるため、レジスターエリアＡに対する電源供給ラインを複数用意しなければならない。ただし、側面にリードを設けるＱＦＰ（Quad Flat Package）のようなタイプの集積回路では、レジスターエリアＡへの電源供給ラインは最短で済む。

図７のレイアウトでは、集積回路の縁部の三方に沿ってコ字型にレジスターエリアＡを形成し、このレジスターエリアＡに囲まれるようにロジックエリアＢが配置されている。同図に示すレイアウトにおいても、図６に示したレイアウトと同様の作用効果を奏する。従って、レジスターエリアＡのサイズやロジックエリアＢのモジュール数や形状に応じて図６のレイアウトと図７のレイアウトを使い分ければよい。

（１−３）ソフトウェア構成：
次に上述のハードウェアによって本発明を実現するためのソフトウェア構成を説明する。図８は電子機器にて実行されるファームウェアＦＷの機能を示すブロック構成図である。同図において、ファームウェアＦＷは起動処理部Ｐ１と省電力処理部Ｐ２と画像処理部Ｐ３を備えている。本実施形態においては、起動処理部Ｐ１が起動手段を構成し、省電力処理部Ｐ２が省電力手段を構成する。

起動処理部Ｐ１は、ユーザーの操作入力やネットワークを介して入力される起動信号を受付けると、プリンター１００の各部１０〜１７，２０のデバイスチェックを行い、各部１０〜１７，２０に関する情報を所定のレジスターに記録する。デバイスチェックとは、例えばＲＡＭ１１やＲＯＭ１２の容量やデコード範囲、ＲＯＭのシングルリードとバーストリードのタイミング情報（Ｗａｉｔ数）、ＣＰＵ１０ａのキャッシュメモリの読み書きテスト、ＡＳＩＣ１０の周辺ＩＣと通信する際のアクセス速度（Ｗａｉｔ数）、等を取得する処理であり、デバイスチェックで取得された情報が各デバイスに関する情報と所定のレジスターに記録される。

省電力処理部Ｐ２は省電力状態への移行命令を受付け、プリンター１００を省電力状態に移行させる。移行命令は、例えば、ユーザーが行う操作パネル１４等の操作入力やＩ／Ｏ ＡＳＩＣ１６を介してコンピューター２００から入力される印刷データー等である。省電力処理部Ｐ２はプリンター１００を省電力状態に移行させる際に、省電力状態に移行する旨の情報と、省電力状態への移行命令が入力された時点で実行中の処理を継続するために最初に実行すべき命令（例えば、命令フェッチユニットの先頭にフェッチされている命令）のアドレスポインターを、レジスターエリアＡのレジスターＲｐに記録する。このレジスターＲｐを起動処理部Ｐ１が起動時に参照し、省電力状態に移行する旨の情報が記録されている場合は、前記デバイスチェックを省略してレジスターＲｐに記録されているアドレスポインターが指し示す命令を実行する。

印刷処理部Ｐ３は、画像処理回路１０ｅを制御することにより、印刷データーに基づいて各画素がＲＧＢ各色の階調値で表現されたビットマップ画像データーを生成し、必要に応じて解像度変換処理を行いつつ、色変換処理（例えば、ＲＧＢ色空間からＣＭＹＫ色空間への色変換等）とハーフトーン処理とラスタライズ処理を行ってＣＭＹＫ各プレーンの画像データーを生成し、ＰＷＭ回路１５に出力する。

（２）省電力処理：
図９は上述したプリンター１００において実行される省電力処理のフローチャートである。本実施形態において省電力処理を実行する省電力処理部Ｐ２は、ＡＳＩＣ１０のＣＰＵ１０ａで実行されるメインプログラムとＩ／Ｏ ＡＳＩＣ１６のＣＰＵ１６ａで実行されるサブプログラムとの協動により実行される。

ステップＳ１００において（以下、「ステップ」の記載を省略する。）、ＣＰＵ１０ａは省電力状態への移行命令が入力されたか否かを判断する。ＣＰＵ１０ａは移行命令が入力された場合はＳ１０５に進み、移行命令が入力されていない場合はＳ１００の判断処理を繰り返す。すなわちＣＰＵ１０ａは、プリンター１００が起動されている間は、常に省電力状態への移行命令の入力を監視している。

Ｓ１０５において、ＣＰＵ１０ａは省電力からの復帰後に最初に実行する命令が記憶されたアドレスポインターをレジスターＲｐに記憶する。該アドレスポインターを保持しておくことにより、省電力状態から復帰したときに省電力状態へ移行する前の処理をスムーズに再開／継続することができる。

なお、本実施形態のプリンターがページプリンターである場合は、Ｓ１００の移行命令が印刷処理の途中で入力されると不完全な印刷結果が出力されるとともに不完全な印刷データーがＲＡＭ１１に残ってしまうことになる。そこで、１ページ分の印刷処理が完了するまで待機してからＳ１０５を条件成立するようにしたり、１ページ分の印刷が完了するまで該当するページの印刷データーを保持するように構成し、後述のＳ１０５において、移行命令が入力された時点で印刷中の印刷データーを最初から印刷するようにアドレスポインターを記憶したりするように構成するとよい。

Ｓ１１０において、ＣＰＵ１０ａは省電力状態に移行する旨を示すフラグ（以下、「省電力フラグ」と記載する。）をレジスターＲｐに記憶し、Ｉ／Ｏ ＡＳＩＣ１６のＣＰＵ１６ａに省電力状態への移行命令を出力して省電力処理を終了する。
なお、本実施形態の省電力状態においては、Ｉ／Ｏ ＡＳＩＣ１６が省電力状態に移行せずにコンピューター１００からのデーター入力を待機する処理を実行しているので、ＣＰＵ１６ａが制御処理を実行可能である。ただし、本発明においてＩ／Ｏ ＡＳＩＣ１６等のようなメインの制御主体以外のサブの制御主体が必須というわけではない。サブの制御主体が無い場合には、ＡＳＩＣ１０の電源状態を省電力状態にしたりＡＳＩＣ１０の電源状態を通常に復帰したりするトリガーとして、例えばユーザーが行う電源スイッチ等の操作入力を利用することが可能だからである。

一方、ＣＰＵ１６ａはＣＰＵ１０ａから入力される省電力への移行命令を監視している。すなわち、ＣＰＵ１６ａは、Ｓ１１５に示す省電力への移行命令が入力された否かを判断する処理を、プリンター１００が起動している間は繰り返し実行している。ＣＰＵ１６ａは、省電力への移行命令を入力されるとＳ１２０に進む。

Ｓ１２０において、ＣＰＵ１６ａはＣＰＵ１６ａが省電力処理を開始し、ＡＳＩＣ１０のロジックエリアＢの電源をオフする。より具体的には、ＣＰＵ１６ａは電源回路１７に対してロジックエリアＢへの電源供給ラインＬ２への電源供給を停止させる。このとき、レジスタブロックＡへの電源供給は継続する。この処理により、省電力処理の制御主体が完全にＣＰＵ１６ａに移る。

Ｓ１２５において、ＣＰＵ１６ａは省電力状態の解除が指示されたか否かを判断する。省電力状態の解除の指示は、例えばプリンター１００の電源スイッチの押下げ操作であったり、操作パネル１４における所定の操作であったり、ネットワークを介して入力される制御命令（プリンターであれば印刷データー等でもよい）であったりと、様々な態様で行える。ＣＰＵ１６ａは、省電力状態の解除が指示された場合はＳ１３０に進み、省電力状態の解除が指示されない場合はＳ１２５を繰り返す。

Ｓ１３０において、ＣＰＵ１６ａはＡＳＩＣ１０のロジックエリアＢの電源をオンにする。より具体的には、ＣＰＵ１６ａは電源回路１７に対してロジックエリアＢに対する電源供給ラインＬ２への電源供給を開始させる。すなわち、ＣＰＵ１０ａはＲＯＭ１２からファームウェアを読み込んで起動処理の実行を開始する。このＳ１２５において省電力処理の制御主体はＣＰＵ１０ａへ移り、ＣＰＵ１６ａは省電力処理を終了してＳ１１５に戻りＣＰＵ１０ａから入力される省電力状態への移行命令を待機する処理を再開する。

（３）起動処理：
図１０は、起動処理部Ｐ１の実行する起動処理のフローチャートである。この起動処理は省電力処理から復帰したときに実行されるだけでなく、プリンター１００が電源スイッチ等の操作で通常に起動されたときにも実行される。すなわちＣＰＵ１０がファームウェアの実行を開始したときに必ず実行される処理である。

Ｓ２００において、起動処理部Ｐ１は、レジスターに省電力フラグが記憶されているか否かを判断する。起動処理部Ｐ１は、省電力フラグが記憶されている場合には該省電力フラグを消去すると共にＳ２０５に進み、省電力フラグが記憶されていない場合にはＳ２１０に進む。

Ｓ２０５において、起動処理部Ｐ１は、レジスターからアドレスポインターを取得してアドレスポインターの示す命令を取得する。そして、起動処理部Ｐ１は取得した命令を実行するようにＣＰＵ１０ａにセットして処理を終了する。ＣＰＵ１０ａは、ファームウェアのプログラムに従ってレジスターやキャッシュに保持されていた情報を利用しつつ取得した命令を実行する。よって、デバイスチェック等を実行せずに省電力状態に移行する前の処理を再開できるので、省電力からの復帰がスムーズに行われる。

Ｓ２１０において、起動処理部Ｐ１は、デバイスチェックを行ってデバイスに関する情報をレジスターに記憶させて処理を終了する。すると、ＣＰＵ１０ａはファームウェアのプログラムに従ってプリンター１００を制御する処理を開始する。

（４）まとめ：
以上説明したように、本実施形態にかかるプリンター１００によれば、ＡＳＩＣ１０において、省電力状態から復帰するために必要なデーターを記憶するレジスターが配置されたレジスターエリアＡとその他の回路部分が配置されたロジックエリアＢとで電源供給ラインを分離し、省電力状態においてレジスターエリアＡにのみ電源を供給するようにしている。よって、消費電力削減により省電力化に貢献するとともに、省電力への移行や省電力からの復帰がスムーズに行える電子回路を提供することが可能になる。

なお、上述した実施形態や変形例においてはレーザープリンターの構成を採用して説明したが、プリンターとしてはこれに限るものではなく、インクジェットプリンタ、レーザープリンター、ＳＩＤＭ（Serial Impact Dot Matrix）プリンター等の各種プリンターを採用可能である。プリンター単体で実現されるのみならずスキャナー機能やコピー機能やＦＡＸ機能を備えた複合機として実現されてもよい。また、上述した実施形態や変形例においては電子機器としてプリンターやコンピューターを例にとって説明したが、スキャナーやＦＡＸ装置にも適用可能であるし、その意味で前記複合機のスキャナー機能やＦＡＸ機能における各種設定処理にも適用可能である。さらに、テレビ、デジタルカメラ、携帯電話、携帯ゲーム機等、ユーザーインターフェースを介してユーザーが各種設定を行うことが可能なあらゆる電子機器にも適用可能である。

また、本発明は上述した実施形態や変形例に限られず、上述した実施形態および変形例の中で開示した各構成を相互に置換したり組合せを変更したりした構成、公知技術並びに上述した実施形態および変形例の中で開示した各構成を相互に置換したり組合せを変更したりした構成、等も含まれる。

１０…ＡＳＩＣ（集積回路）、１０ａ…ＣＰＵ、１０ｂ…ＣＰＵ制御回路、１０ｃ…ＲＡＭ制御回路、１０ｄ…ＲＯＭ制御回路、１０ｅ…画像処理回路、１０ｆ…ＤＭＡ制御回路、１０ｇ…Ｉ／Ｏ制御回路、１１…ＲＡＭ、１２…ＲＯＭ、１４…操作パネル、１５…ＰＷＭ回路、１６…Ｉ／Ｏ ＡＳＩＣ、１６ａ…ＣＰＵ、１７…電源回路、２０…印刷エンジン、１００…プリンター（電子機器）、２００…コンピューター、Ａ…レジスターエリア、Ｂ…ロジックエリア、Ｌ１…電源供給ライン、Ｌ２…電源供給ライン、Ｐ１…起動処理部、Ｐ２…省電力処理部、Ｐ３…印刷処理部、Ｒ１〜Ｒ５，Ｒ７…レジスター、Ｒ６…キャッシュメモリ

Claims (18)

1. レジスターに記憶された情報に基づいて所定の処理を実行する回路群を少なくとも１つ備えた電子回路であって、
   省電力状態から復帰するために必要なデーターを記憶するレジスターとその他の回路部分とで電源供給ラインを分離し、
   前記省電力状態において前記レジスターにのみ電源を供給することを特徴とする電子回路。
2. 前記省電力状態から復帰するために必要なデーターを記憶するレジスターが配置されたレジスターエリアは、その他の回路が配置されるロジックエリアから分離されている請求項１記載の電子回路。
3. 前記省電力状態から復帰するために必要なデーターを記憶するレジスターが配置されたレジスターエリアは、その他の回路が配置されるロジックエリアから分離されており、
   前記レジスターエリアには、前記電子回路の起動状態から変更された情報を記憶するレジスターが配置される請求項１または請求項２に記載の電子回路。
4. 前記省電力状態から復帰するために必要なデーターを記憶するレジスターが配置されたレジスターエリアは、その他の回路部分が配置されるロジックエリアから分離されており、
   前記レジスターエリアには、本電子回路の周辺素子との通信における遅延タイミング情報を記憶するレジスターが配置される請求項１〜請求項３の何れか１項に記載の電子回路。
5. 前記省電力状態から復帰するために必要なデーターを記憶するレジスターが配置されたレジスターエリアは、その他の回路が配置されるロジックエリアから分離されており、
   本電子回路はＣＰＵ（Central Processing Unit）を有しており、
   前記レジスターエリアには、前記ＣＰＵのキャッシュメモリが配置される請求項１〜請求項４の何れか一項に記載の電子回路。
6. 前記省電力状態から復帰するために必要なデーターを記憶するレジスターが配置されたレジスターエリアは、その他の回路が配置されるロジックエリアから分離されており、
   前記レジスターエリアには、メモリーのデコード範囲を示す情報を記憶するレジスターが配置される請求項１〜請求項５の何れか一項に記載の電子回路。
7. 前記省電力状態から復帰するために必要なデーターを記憶するレジスターが配置されたレジスターエリアは、その他の回路が配置されるロジックエリアから分離されており、
   前記レジスターエリアには、ＲＡＭ（Random Access Memory）のリフレッシュ間隔を示す情報を記憶するレジスターが配置される請求項１〜請求項６の何れか一項に記載の電子回路。
8. 前記省電力状態から復帰するために必要なデーターを記憶するレジスターが配置されたレジスターエリアは、その他の回路が配置されるロジックエリアから分離されており、
   前記レジスターエリアには、ＲＯＭ（Read Only Memory）の信号タイミングを示す情報を記憶するレジスターが配置される請求項１〜請求項７の何れか一項に記載の電子回路。
9. 前記省電力状態から復帰するために必要なデーターを記憶するレジスターが配置されたレジスターエリアは、その他の回路が配置されるロジックエリアから分離されており、
   前記レジスターエリアは、本電子回路の略中央に配置される請求項１〜請求項８の何れか１項に記載の電子回路。
10. 前記省電力状態から復帰するために必要なデーターを記憶するレジスターが配置されたレジスターエリアは、その他の回路が配置されるロジックエリアから分離されており、
    前記レジスターエリアは、前記電子回路の周縁部に沿って枠状に配置される請求項１〜請求項８の何れか一項に記載の電子回路。
11. 前記省電力状態から復帰するために必要なデーターを記憶するレジスターが配置されたレジスターエリアは、その他の回路が配置されるロジックエリアから分離されており、
    前記レジスターエリアは、略矩形の前記電子回路の三方の周縁部に沿って略コ字型に配置される請求項１〜請求項８の何れか一項に記載の電子回路。
12. 前記省電力状態から復帰するために必要なデーターを記憶するレジスターが配置されたレジスターエリアは、その他の回路が配置されるロジックエリアから分離されており、
    前記レジスターエリアは、前記電子回路の一方の隅に配置される請求項１〜請求項８の何れか一項に記載の電子回路。
13. 前記省電力状態から復帰するために必要なデーターを記憶するレジスターが配置されたレジスターエリアは、その他の回路が配置されるロジックエリアから分離されており、
    前記ロジックエリアと前記レジスターエリアとを接続するラインには、電流逆流防止回路が挿入されている請求項１〜請求項１２の何れか一項に記載の電子回路。
14. 前記省電力状態から復帰するために必要なデーターを記憶するレジスターが配置されたレジスターエリアは、その他の回路が配置されるロジックエリアから分離されており、
    前記ロジックエリアに配置されるモジュールであって前記レジスターエリアから１クロックで到達可能な距離以上離間したモジュールから前記レジスターエリアにアクセスするラインにはＦＦ（Flip Flop）が介挿されている請求項１〜請求項１３の何れか一項に記載の電子回路。
15. 前記省電力状態から復帰するために必要なデーターを記憶するレジスターが配置されたレジスターエリアは、その他の回路が配置されるロジックエリアから分離されており、
    前記レジスターエリアには、前記省電力状態から復帰後に最初に実行する命令のアドレスポインターを記憶するためのレジスターと、省電力状態であることを示す省電力フラグを記憶するためのレジスターが配置され、
    前記省電力状態へ移行する際に、前記省電力フラグと前記アドレスポインターとを前記レジスターに記憶し、前記レジスターへの電源供給を継続しつつ前記その他の回路部分への電源供給を停止する省電力手段と、
    起動時に前記省電力フラグを参照し、省電力状態からの起動であれば前記アドレスポインターの命令を実行し、省電力状態からの起動でなければ通常の起動処理を実行する起動手段を備える請求項１〜請求項１４の何れか一項に記載の電子回路。
16. レジスターに記憶された情報に基づいて所定の処理を実行する回路群を少なくとも１つ備えた電子回路を備えた電子機器であって、
    前記電子回路は、省電力状態から復帰するために必要なデーターを記憶するレジスターとその他の回路部分とで電源供給ラインが分離されており、
    前記省電力状態において前記レジスターにのみ電源を供給することを特徴とする電子機器。
17. レジスターに記憶された情報に基づいて所定の処理を実行する回路群を少なくとも１つ備えた電子回路を備えた印刷装置であって、
    前記電子回路は、省電力状態から復帰するために必要なデーターを記憶するレジスターとその他の回路部分とで電源供給ラインが分離されており、
    前記省電力状態において前記レジスターにのみ電源を供給することを特徴とする印刷装置。
18. 前記省電力状態から復帰するために必要なデーターを記憶するレジスターが配置されたレジスターエリアは、その他の回路が配置されるロジックエリアから分離されており、
    前記レジスターエリアには、印刷エンジンの配線遅延に関する情報を記憶するレジスターが配置される前記請求項１７に記載の印刷装置。

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