JP5472070B2 - Ａ／ｄ変換回路 - Google Patents

Description

本発明は、遅延ユニットがリング状に接続されてなるパルス周回回路を用いたＡ／Ｄ変換回路に関する。

従来より、パルス周回回路を備えた時間Ａ／Ｄ（ＴＡＤ）と称される方式のＡ／Ｄ変換回路が提案されている。パルス周回回路は、入力パルス信号を電源電圧に応じた遅延時間だけ遅延させて出力する遅延ユニットをリング状に接続して構成されている。このＡ／Ｄ変換回路は、遅延ユニットの電源電圧としてアナログ入力電圧を印加し、パルス周回回路におけるパルス信号の周回数をカウントし、そのカウント値に基づいてＡ／Ｄ変換データを得るようになっている。ＴＡＤ方式のＡ／Ｄ変換回路は、ゲートなどのデジタル回路要素により構成でき、回路構成が比較的簡単で、低コストを実現できるなどの多くの利点を持っている。

しかし、ＴＡＤ方式のＡ／Ｄ変換回路は、電源電圧に依存した遅延時間をもつ遅延ユニット（例えばインバータ）がＭＯＳトランジスタ等の半導体により構成されているため、遅延時間が温度に依存して変化するという特性を有している。すなわち、電源電圧（アナログ入力電圧）が一定であるにもかかわらず、低温時には遅延ユニットの遅延時間が短くなってカウントされる周回数が増大し、高温時には遅延ユニットの遅延時間が長くなってカウントされる周回数が減少する。そのため、Ａ／Ｄ変換回路の周囲温度に応じてＡ／Ｄ変換データが変動する。

この温度変動に対する補償技術は、例えば特許文献１、２などに開示されている。特許文献１に記載されたＡ／Ｄ変換回路は、第１パルス周回回路にアナログ入力電圧を入力し、第２パルス周回回路に一定の基準電圧を入力し、各パルス周回回路内で生じるパルス信号の伝送速度の比率を数値化することによりＡ／Ｄ変換データを得ている。しかし、精度のよい補償が可能になるのは、アナログ入力電圧が比較的高い電圧値例えば５Ｖを超える電圧の場合に限られるため、５Ｖの電源電圧で動作するセンサ等の機器には採用しにくいという事情があった。

これに対し、特許文献２に記載されたＡ／Ｄ変換回路は、アナログ入力電圧が比較的低い電圧値例えば２Ｖ程度の場合に精度のよい補償が可能となる。このＡ／Ｄ変換回路は、遅延ユニットの温度特性が０になる点γを利用する。すなわち、γ点に相当する電圧を第１のパルス周回回路に入力したときに得られるデータＹ０を予めメモリに記憶しておき、アナログ入力電圧を第１のパルス周回回路に入力したときに得られるデータをＹとし、基準電圧Ｖrefを第２のパルス周回回路に入力したときに得られるデータをＹrefとした場合に、補正演算（Ｙ−Ｙ０）／（Ｙref−Ｙ０）の結果をＡ／Ｄ変換データとしている。

特許第４３９６０６３号公報（図５） 特開２００８−３１２１８５号公報

特許文献２に記載されたＡ／Ｄ変換回路は、温度変化に伴うＡ／Ｄ変換データの変動を抑制する効果があるが、使用温度範囲が極めて広い車載用の電子制御装置に適用するには、Ａ／Ｄ変換データの変動をさらに小さく抑えることが必要である。

本発明は上記事情に鑑みてなされたもので、その目的は、温度変化にかかわらず高い変換精度を得られるＡ／Ｄ変換回路を提供することにある。

請求項１に記載した手段は、アナログ入力電圧Ｖinと基準電圧Ｖrefとの差分ΔＶに応じたＡ／Ｄ変換データを出力するＡ／Ｄ変換回路である。アナログ入力電圧Ｖinは、基準電圧ＶrefとＡ／Ｄ変換データに応じた信号電圧ΔＶとの和として表せる。Ａ／Ｄ変換回路は、第１ないし第３パルス周回回路、これら第１ないし第３パルス周回回路におけるパルス信号の周回数をカウントしそのカウント値を出力する第１ないし第３カウンタ、および第１ないし第５演算手段を有している。第１パルス周回回路と第２パルス周回回路は対をなして用いられる。

上記３つのパルス周回回路は、入力信号を電源電圧に応じて定まる遅延時間だけ遅延させて出力する複数の遅延ユニットがリング状に接続されて構成され、これら遅延ユニットにパルス信号を周回させるようになっている。第１ないし第３パルス周回回路は、互いに同数の遅延ユニットを有し、互いに熱的に結合した状態に形成されている。

第１パルス周回回路は、アナログ入力電圧を電源電圧としてパルス周回動作をし、第２パルス周回回路は、基準電圧の２倍の電圧値を持つ規定電圧とアナログ入力電圧との差電圧を電源電圧としてパルス周回動作をする。第１、第２演算手段は、それぞれ第１、第２カウンタから出力されるカウント値に基づいて検出周期あたりのカウント値を演算し（例えば第１カウンタから出力されるカウント値の今回値と検出周期だけ前の前回値との差分値を演算し）第１、第２デジタルデータとして出力する。第３演算手段は、第１デジタルデータから第２デジタルデータを減算した値を第３デジタルデータＹとして出力する。

この第１、第２パルス周回回路に係る構成によれば、第１および第２パルス周回回路について、第１パルス周回回路の電源電圧Ｖin（アナログ入力電圧）がΔＶだけ増加または減少したときには、第２パルス周回回路の電源電圧がΔＶだけ減少または増加する関係となる。第１および第２パルス周回回路について、パルス周回回路の電源電圧と検出周期当たりの周回数とは、基準電圧を中心にして二次特性に近い特性を有している。

第１パルス周回回路の電源電圧をＶ１（＝Ｖref＋ΔＶ）、第２パルス周回回路の電源電圧をＶ２（＝Ｖref−ΔＶ）とすれば、第１パルス周回回路の検出周期当たりの周回数Ｙ１と第２パルス周回回路の検出周期当たりの周回数Ｙ２との差Ｙ１−Ｙ２すなわち第３デジタルデータＹは、ΔＶおよび上記二次特性の一次係数Ｂに比例する（Ｙ＝Ｙ１−Ｙ２＝２×Ｂ×ΔＶ）ことが導出される。つまり、第３デジタルデータＹは、アナログ入力電圧Ｖin（差分ΔＶ）に対して良好な直線性が確保されていることが分かる。

第３パルス周回回路は、所定の参照電圧Ｖｒを電源電圧としてパルス周回動作をする。第４演算手段は、第３カウンタから出力されるカウント値に基づいて検出周期あたりのカウント値を演算し（例えば今回値と検出周期だけ前の前回値との差分値を演算し）第４デジタルデータＹｒとして出力する。第５演算手段は、第１ないし第３パルス周回回路についてその電源電圧に対するパルス信号の周回数の温度特性が０となる温特ゼロ点（γ点）の当該電源電圧Ｖ０における検出周期当たりのパルス信号の周回数をＹ０とした場合、Ｙ／（Ｙｒ−Ｙ０）の演算結果をＡ／Ｄ変換データとする。この第３パルス周回回路に固有のγ点（Ｖ０、Ｙ０）は予め測定しておく。

第３パルス周回回路についても、その電源電圧と検出周期当たりの周回数とは、γ点を中心として二次特性に近い特性を有している。ここで、二次の項は一次の項に対して十分に小さく、γ点を中心とする二次特性の一次係数Ｂと基準電圧Ｖrefを中心とする二次特性の一次係数Ｂとが相等しいとの近似の下では、Ｙ／（Ｙｒ−Ｙ０）≒２×ΔＶ／ΔＶｒ（ただし、ΔＶｒ＝Ｖｒ−Ｖ０）となることが導出される。この第１変換部の出力Ｙを（Ｙｒ−Ｙ０）で除算したＡ／Ｄ変換データからは、温度特性を有する一次係数Ｂが除かれており、温度依存性のない高精度のＡ／Ｄ変換データを得られる。

請求項２に記載した手段は、第１ないし第３パルス周回回路における検出周期ごとのパルス位置をそれぞれ検出する第１ないし第３周回位置検出回路を備えている。第１演算手段は、第１カウンタから出力されるカウント値のデータを上位ビットとし、第１周回位置検出回路から出力されるパルス位置のデータを下位ビットとする周回数データの検出周期あたりの値（例えば今回値と検出周期だけ前の前回値との差分値）を演算して第１デジタルデータとして出力する。第２、第３演算手段も同様にして第２、第４デジタルデータを出力する。これにより、Ａ／Ｄ変換データの分解能を高めることができる。

請求項３に記載した手段によれば、第１パルス周回回路の遅延ユニットは、アナログ入力電圧が入力される信号入力線とグランド線とから電源電圧の供給を受け、第２パルス周回回路の遅延ユニットは、規定電圧を持つ規定電圧線とアナログ入力電圧が入力される信号入力線とから電源電圧の供給を受ける。すなわち、グランド線と規定電圧線との間に、信号入力線を挟んで、第１パルス周回回路の遅延ユニットと第２パルス周回回路の遅延ユニットが縦積みされた形態を持つ。

この構成によれば、入力インターフェイス回路を追加することなく、規定電圧の１／２である基準電圧が設定されたことと等価となり、グランド線側に繋がる遅延ユニットと規定電圧線側に繋がる遅延ユニットが基準電圧を中心に動作することとなる。入力インターフェイス回路がないため、高周波においても入力インターフェイス回路の遅延や波形歪の影響がなく、両遅延ユニットの入力電圧が常に同期して増減することにより、電圧に対する上記二次特性がより一致し易くなり、非直線性が相殺され易くなる。

請求項４に記載した手段によれば、アナログ入力電圧と基準電圧を入力し当該基準電圧の２倍の電圧とアナログ入力電圧との差電圧を出力する増幅回路を備えている。第１パルス周回回路の遅延ユニットは、アナログ入力電圧が入力される信号入力線とグランド線とから電源電圧の供給を受け、第２パルス周回回路の遅延ユニットは、増幅回路の出力線とグランド線とから電源電圧の供給を受ける。

この構成によれば、すべてのパルス周回回路の遅延ユニットは、グランド線に接続される。例えばＭＯＳ構造において、Ｎチャネルトランジスタのバックゲートをグランド電位以外に接続できない場合に有用である。ＭＯＳトランジスタは、基板バイアス効果によりバックゲートの電位が特性に影響するが、本実施形態ではそのような影響を排除でき、一層高精度のＡ／Ｄ変換データが得られる。

請求項５に記載した手段は、アナログ入力電圧から基準電圧を減じた差分電圧とその正負反転電圧とを基準電圧に対して正負対称にそれぞれ非反転出力端子と反転出力端子から出力する全差動増幅回路を備えている。第１パルス周回回路の遅延ユニットは、全差動増幅回路の非反転出力端子とグランド線とから電源電圧の供給を受け、第２パルス周回回路の遅延ユニットは、全差動増幅回路の反転出力端子とグランド線とから電源電圧の供給を受ける。全差動増幅回路を用いると、第１および第２パルス周回回路に対する増幅回路の遅延時間が等しくなり、より高精度のＡ／Ｄ変換データが得られる。

第１の実施形態を示すＡ／Ｄ変換回路の全体構成図 第１変換部と第２変換部の構成図 パルス周回回路およびレベルシフト回路の構成図 パルス周回回路単独での実際の伝達特性を示す図 パルス周回回路単独での伝達特性を示す説明図 マイクロプロセッサが実行する演算処理のフローチャート Ａ／Ｄ変換回路の総合誤差を示す図 第２の実施形態を示す図２相当図 第３の実施形態を示す図２相当図 Ａ／Ｄ変換回路を圧力センサの出力電圧に適用した構成図

各実施形態において実質的に同一の構成部分には同一の符号を付して説明を省略する。
（第１の実施形態）
以下、第１の実施形態について図１ないし図７を参照しながら説明する。
図１は、時間Ａ／Ｄ（ＴＡＤ）方式のＡ／Ｄ変換回路を示すブロック構成図である。このＡ／Ｄ変換回路１は、例えば自動車の電子制御ユニット（ＥＣＵ）に搭載されたマイクロコンピュータやＥＣＵとのデジタル通信機能を有するセンサ製品などの半導体集積回路装置内にＭＯＳ製造プロセスにより形成される。センサ等から出力されたアナログ信号を入力し、そのアナログ入力電圧Ｖinを基準電圧Ｖrefとの差分ΔＶに応じたデジタル値に変換し、それをＡ／Ｄ変換データＤＴとして出力する。

Ａ／Ｄ変換回路１は、第１変換部２、第２変換部３、マイクロプロセッサ４およびＲＯＭ５から構成されている。マイクロプロセッサ４は専用のＤＳＰ等に置き換えることもでき、本発明の第５演算手段に相当する。不揮発性メモリであるＲＯＭ５には後述する温特ゼロ点（以下、γ点と称す）に対応する周回数データＹ０が記憶されている。マイクロプロセッサ４は、第１変換部２と第２変換部３に対しスタートパルスＳＰとリセットパルスＲＰを与える。

図２は、第１変換部２と第２変換部３の具体的な構成を示している。第１変換部２は第１パルス周回回路６と第２パルス周回回路７を備えており、第２変換部３は第３パルス周回回路８を備えている。これらのパルス周回回路６〜８は、入力信号を電源電圧に応じて定まる遅延時間だけ遅延させて出力する複数且つ同数の反転回路Ｎａ、Ｎｂ、…、Ｎｘ（遅延ユニット）がリング状に接続されて構成されている。

反転回路Ｎａ〜Ｎｘのうち反転回路ＮａはＮＡＮＤゲートから構成され、反転回路Ｎｂ〜Ｎｘはインバータから構成されている。パルス周回回路６〜８が有する反転回路Ｎａ〜Ｎｘは互いに熱的に結合した状態に形成されている。ＮＡＮＤゲートの非リング側入力端子にＨレベルのスタートパルスＳＰが入力されている期間、電源電圧に応じて定まる速度で反転回路Ｎａ〜Ｎｘにパルス信号が周回する。

第１パルス周回回路６と第２パルス周回回路７は対になって動作する。第１パルス周回回路６の反転回路Ｎａ〜Ｎｘは、アナログ入力電圧Ｖinが入力される信号入力線９とグランド線１０とから電源電圧（Ｖin）の供給を受ける。第２パルス周回回路７の反転回路Ｎａ〜Ｎｘは、規定電圧Ｖｃ（＝２・Ｖref）を持つ規定電圧線１１と信号入力線９とから電源電圧（Ｖｃ−Ｖin）の供給を受ける。従って、グランド線１０と規定電圧線１１との間に、信号入力線９を挟んで、第１パルス周回回路６の反転回路Ｎａ〜Ｎｘと第２パルス周回回路７の反転回路Ｎａ〜Ｎｘがそれぞれ縦積みされた形態を持つ。第３パルス周回回路８の反転回路Ｎａ〜Ｎｘは、参照電圧Ｖｒを持つ参照電圧線１２とグランド線１０とから電源電圧（Ｖｒ）の供給を受ける。

第１変換部２のうちパルス周回回路６、７を除く回路部分は、規定電圧線１１とグランド線１０とから規定電圧Ｖｃの供給を受けて動作する。この規定電圧Ｖｃとパルス周回回路６、７の電源電圧とは異なるため、パルス周回回路６、７への信号の入出力にはレベルシフト回路が必要となる。パルス周回回路６の反転回路（ＮＡＮＤゲート）Ｎａの前には入力レベルシフト回路１３が設けられ、パルス周回回路７の反転回路（ＮＡＮＤゲート）Ｎａの前には入力レベルシフト回路１４が設けられている。また、パルス周回回路６の反転回路Ｎｘの後には出力レベルシフト回路１５が設けられ、パルス周回回路７の反転回路Ｎｘの後には出力レベルシフト回路１６が設けられている。

検出周期を持つクロック信号ＣＬＫの立ち上がりに同期してパルス周回回路６〜８でのパルス位置を検出するため、第１ないし第３周回位置検出回路としてラッチ＆エンコーダ１７〜１９が設けられている。第１パルス周回回路６とラッチ＆エンコーダ１７との間および第２パルス周回回路７とラッチ＆エンコーダ１８との間にも、それぞれ出力レベルシフト回路２０、２１が設けられている。

図３は、第１パルス周回回路６、第２パルス周回回路７、入力レベルシフト回路１３、１４および出力レベルシフト回路１５、１６の具体的な回路構成を示している。規定電圧線１１とグランド線１０との間には、トランジスタ２２ａと抵抗２２ｂとトランジスタ２２ｃとが直列に接続された定電流回路２２が設けられている。

第１パルス周回回路６は、信号入力線９とグランド線１０との間に形成され、反転回路（ＮＡＮＤゲート）Ｎａはトランジスタ６ａないし６ｄから構成され、反転回路（インバータ）Ｎｂ、…、Ｎｘはトランジスタ６ｅと６ｆから構成されている。パルスを周回させるため、最後に位置する反転回路（インバータ）Ｎｘの出力ノードが、最初に位置する反転回路（ＮＡＮＤゲート）Ｎａのリング側入力ノードに接続されている。第２パルス周回回路７は、規定電圧線１１と信号入力線９との間に形成され、同様にしてトランジスタ７ａないし７ｆから構成されている。

入力レベルシフト回路１３は、グランド電位を基準とするＶｃ振幅のスタートパルスＳＰを、Ｖin振幅の信号にレベル変換して第１パルス周回回路６に与えるもので、トランジスタ１３ａないし１３ｆから構成されている。トランジスタ１３ｄ、１３ｅは、定電流回路２２のトランジスタ２２ｃとともにカレントミラー回路を構成し、定電流駆動回路として動作する。

入力レベルシフト回路１４は、グランド電位を基準とするＶｃ振幅のスタートパルスＳＰを、信号入力線９を基準電位とする（Ｖｃ−Ｖin）振幅の信号にレベル変換して第２パルス周回回路７に与えるもので、トランジスタ１４ａないし１４ｆから構成されている。トランジスタ１４ｂ、１４ｃは、定電流回路２２のトランジスタ２２ａとともにカレントミラー回路を構成し、定電流駆動回路として動作する。

出力レベルシフト回路１５は、グランド電位を基準とするＶin振幅の周回パルス信号を、Ｖｃ振幅の信号にレベル変換して後述する第１カウンタ２３に与えるもので、トランジスタ１５ａ、１５ｂから構成されている。トランジスタ１５ａは、定電流回路２２のトランジスタ２２ａとともにカレントミラー回路を構成し、定電流駆動回路として動作する。

出力レベルシフト回路１６は、信号入力線９を基準電位とする（Ｖｃ−Ｖin）振幅の周回パルス信号を、グランド電位を基準とするＶｃ振幅の信号にレベル変換して後述する第２カウンタ２４に与えるもので、トランジスタ１６ａ、１６ｂから構成されている。トランジスタ１６ｂは、定電流回路２２のトランジスタ２２ｃとともにカレントミラー回路を構成し、定電流駆動回路として動作する。

図２に示す出力レベルシフト回路２０は、出力レベルシフト回路１５と同一の回路が、パルス周回回路６の反転回路Ｎａ〜Ｎｘの各出力端子に対しそれぞれ設けられている。同様に、出力レベルシフト回路２１は、出力レベルシフト回路１６と同一の回路が、パルス周回回路７の反転回路Ｎａ〜Ｎｘの各出力端子に対しそれぞれ設けられている。

第２変換部３のうちパルス周回回路８を除く回路部分は、規定電圧線１１とグランド線１０とから規定電圧Ｖｃの供給を受けて動作する。本実施形態においては規定電圧Ｖｃとパルス周回回路８の電源電圧（参照電圧Ｖｒ）とが異なるため、パルス周回回路８への信号の入出力にはレベルシフト回路が必要となる。パルス周回回路８の反転回路（ＮＡＮＤゲート）Ｎａの前には入力レベルシフト回路１３が設けられ、反転回路Ｎｘの後には出力レベルシフト回路１５が設けられている。また、パルス周回回路８とラッチ＆エンコーダ１９との間にも出力レベルシフト回路２０が設けられている。

図２に示すラッチ＆エンコーダ１７は、第１パルス周回回路６の反転回路Ｎａ〜Ｎｘの出力信号を、出力レベルシフト回路２０を介して並列に入力する。ラッチ＆エンコーダ１７は、これらの出力信号に基づいて第１パルス周回回路６内でのパルス信号の周回位置を検出（エンコード）する。そして、ラッチ＆エンコーダ１７のラッチ指令端子に入力されるクロック信号ＣＬＫが立ち上がると、パルス周回回路６を構成する反転回路Ｎａ〜Ｎｘの数に応じたビット幅（例えば４ビット）で位置データをラッチし出力する。ラッチ＆エンコーダ１８、１９も同様に構成されている。

第１ないし第３カウンタ２３〜２５は、それぞれパルス周回回路６〜８におけるパルス信号の周回数をカウントし、そのカウント値（例えば１４ビット）を出力する。ラッチ２６〜２８は、それぞれラッチ指令端子に入力されるクロック信号ＣＬＫが立ち上がると、その時のカウンタ２３〜２５のカウント値をラッチし出力する。

第１演算回路２９（第１演算手段）は、ラッチ２９ａと減算器２９ｂを備えている。ラッチ２６に保持された１４ビットの周回数データを上位ビットとし、ラッチ＆エンコーダ１７に保持された４ビットのパルス位置データを下位ビットとして形成される周回データは、ラッチ２９ａと減算器２９ｂに入力される。ラッチ２９ａは、周回データについて１クロック前の前回値を保持するために用いられる。減算器２９ｂは、周回データの今回値と検出周期だけ前の前回値との差分値を演算して第１デジタルデータＤ１（後述するＹ１に相当）として出力する。第２演算回路３０（第２演算手段）も同様にラッチ３０ａと減算器３０ｂを備えて構成され、第２デジタルデータＤ２（後述するＹ２に相当）を出力する。

第３演算回路３１（第３演算手段）は、第１デジタルデータＤ１から第２デジタルデータＤ２を減算した値を第３デジタルデータＤ３（後述するＹに相当）として出力する。また、第４演算回路３２（第４演算手段）も第１演算回路２９と同様にラッチ３２ａと減算器３２ｂを備えて構成され、第４デジタルデータＤ４（後述するＹｒに相当）として出力する。

なお、以下の説明で３つのパルス周回回路６〜８を容易に区別するため、第１パルス周回回路６、ラッチ＆エンコーダ１７、レベルシフト回路１３、１５、２０、第１カウンタ２３、ラッチ２６および第１演算回路２９からなる回路グループを「系統Ａ」と称し、第２パルス周回回路７、ラッチ＆エンコーダ１８、レベルシフト回路１４、１６、２１、第２カウンタ２４、ラッチ２７および第２演算回路３０からなる回路グループを「系統Ｂ」と称し、第３パルス周回回路８、ラッチ＆エンコーダ１９、第３カウンタ２５、ラッチ２８および第４演算回路３２からなる回路グループを「系統Ｃ」と称する。

次に、本実施形態の作用について図４ないし図７を参照しながら説明する。
図４は、本実施形態で用いるパルス周回回路６〜８の単独の伝達特性の例を示している。パルス周回回路６〜８は、互いに熱的に結合され且つ同数の反転回路Ｎａ〜Ｎｘを備えているので、非常に近い伝達特性を有している。横軸は印加する電源電圧を示し、縦軸はクロック周期（検出周期）当たりの周回数（回）を示している。周囲温度は−３５℃、−５℃、２５℃、５５℃、８５℃である。

この図から、電圧と検出周期当たりの周回数との関係は、線形ではなく２次関数で近似可能な特性を有していること、および周囲温度が低いほど反転回路Ｎａ〜Ｎｘの遅延が小さくなり検出周期当たりの周回数が増加することが分かる。電源電圧が１．８Ｖ付近において各温度の特性線が１点で交差しているが、この点が温度特性０となるγ点である。なお、数値例は半導体プロセスおよび素子レイアウト等に依存することは言うまでもない。

図５は、以下に述べるＡ／Ｄ変換データ導出のための説明図である。図５（ａ）は系統Ａ、Ｂに係る説明図で、パルス周回回路６、７への印加電圧と検出周期当たりの周回数との関係を示している。説明図であるため、各特性線はやや誇張して描いてある。また、図中に示す（Ｖ０，Ｙ０）がγ点である。

図２に示す構成によれば、系統Ａのパルス周回回路６には電源電圧Ｖ１（＝入力電圧Ｖin）が印加され、系統Ｂのパルス周回回路７には電源電圧Ｖ２（＝Ｖｃ−Ｖin）が印加されている。その結果、基準電圧Ｖrefに対し常に（１）式と（２）式が成り立つ。ΔＶは、系統Ａ、Ｂにおける入力電圧Ｖinと基準電圧Ｖrefとの差分電圧である。
Ｖ１＝Ｖref＋ΔＶ …（１）
Ｖ２＝Ｖref−ΔＶ …（２）

すなわち、系統Ａの第１パルス周回回路６の電源電圧がΔＶだけ増加したとき、系統Ｂの第２パルス周回回路７の電源電圧がΔＶだけ減少し、系統Ａと系統Ｂのパルス周回回路６、７への電源電圧が等しくなったときの電圧がＶrefとなる。このことから、規定電圧Ｖｃは、基準電圧Ｖrefの２倍の電圧値を持つ関係となる。

系統Ａ、Ｂのパルス周回回路６、７の特性は、任意の基準電圧Ｖrefを中心にして（３）式、（４）式に示す２次関数で近似できる。Ｙ１、Ｙ２は、それぞれ系統Ａ、Ｂのパルス周回回路６、７に電源電圧Ｖ１、Ｖ２を印加したときの検出周期当たりの周回数である。
Ｙ１＝Ａ・（ΔＶ）²＋Ｂ・（ΔＶ）＋Ｙref …（３）
Ｙ２＝Ａ・（−ΔＶ）²＋Ｂ・（−ΔＶ）＋Ｙref …（４）

ここで、係数ＡはΔＶに対する２次係数、係数ＢはΔＶに対する１次係数であり、それぞれ（５）式、（６）式で表せる。α２、β２は温度ｔ℃に対する２次係数、α１、β１は温度ｔ℃に対する１次係数であり、３次以上の項は十分小さく無視できるものとする。また、ａ、ｂは２５℃の時のΔＶに対する係数である。ここでは基準温度を２５℃としたが、任意の基準温度に変更が可能である。
Ａ＝ａ・（１＋α１・（ｔ−２５）＋α２・（ｔ−２５）²） …（５）
Ｂ＝ｂ・（１＋β１・（ｔ−２５）＋β２・（ｔ−２５）²） …（６）

なお、図５（ａ）に示すように（７）式が成り立つ。
Ｙref＝ΔＹref0＋Ｙ０ …（７）
（３）式、（４）式より次の（８）式が成り立つ。
Ｙ＝Ｙ１−Ｙ２＝２・Ｂ・ΔＶ …（８）
この（８）式によれば、系統Ａと系統Ｂの検出周期当たりの周回数差Ｙには、差分電圧ΔＶに対する非直線性成分である２次係数Ａの項がなくなっており、良好な直線性が確保されていることが分かる。

図５（ｂ）は系統Ｃに係る説明図で、パルス周回回路８への印加電圧と検出周期当たりの周回数との関係を示している。系統Ｃのパルス周回回路８の特性は、γ点（Ｖ０，Ｙ０）を中心にして（９）式に示す２次関数で近似できる。ΔＶｒは系統Ｃにおける参照電圧Ｖｒとγ点の電圧Ｖ０との差分電圧であり、Ｙｒは系統Ｃのパルス周回回路８に参照電圧Ｖｒを印加したときの検出周期当たりの周回数である。
Ｙｒ＝Ａ′・（ΔＶｒ）²＋Ｂ′・（ΔＶｒ）＋Ｙ０ …（９）

ＹｒとＹ０との差分ΔＹｒは（１０）式となる。
ΔＹｒ＝Ｙｒ−Ｙ０＝Ａ′・（ΔＶｒ）²＋Ｂ′・（ΔＶｒ） …（１０）
（８）式と（１０）式とから（１１)式が得られる。
Ｙ／ΔＹｒ＝Ｙ／（Ｙｒ−Ｙ０）＝（２・Ｂ・ΔＶ）／（Ａ′・（ΔＶｒ）²＋Ｂ′・（ΔＶｒ））…（１１）

ここで、Ａ′（ΔＶｒ）²＜＜Ｂ′（ΔＶｒ）かつＢ＝Ｂ′との近似を行えば、次の（１２）式が得られる。なお、Ａ′（ΔＶｒ）²＜＜Ｂ′（ΔＶｒ）の近似は、図４に示すように特性の非直線性がわずかであることから成り立つ。また、Ｂ＝Ｂ′の近似は、基準電圧とγ点の電圧が近く、各系統のパルス周回回路の特性が同じであることから成り立つ。
Ｙ／ΔＹｒ＝Ｙ／（Ｙｒ−Ｙ０）≒２×ΔＶ／ΔＶｒ …（１２）

ΔＶｒは予め決められた一定値であり、ΔＶはアナログ入力電圧Ｖinと基準電圧Ｖrefとの差分電圧である。従って、このＹ／（Ｙｒ−Ｙ０）自体が、基準電圧Ｖrefから見たアナログ入力電圧ＶinのＡ／Ｄ変換データＤＴとなる。アナログ入力電圧Ｖinが基準電圧Ｖrefに等しいときは、ΔＶ＝０なのでＡ／Ｄ変換データＤＴ＝０となる。差分電圧ΔＶはアナログ入力電圧Ｖinに応じて正負ともに取り得るので、負の値は例えば２の補数で表せばよい。

図６は、マイクロプロセッサ４が実行するＡ／Ｄ変換データの演算処理を示すフローチャートである。Ａ／Ｄ変換回路１が形成されたＩＣの検査工程では、温度特性０となるγ点の第３パルス周回回路８への印加電圧Ｖ０と検出周期当たりの周回数Ｙ０が測定される。周回数データＹ０はＲＯＭ５に書き込まれる。また、参照電圧ＶｒがＶ０＋ΔＶｒとなるように電圧生成回路（図示せず）の出力電圧が調整される。

電源投入後、マイクロプロセッサ４は、ＲＯＭ５からγ点の周回数データＹ０を読み込む（ステップＳ１）。クロック信号ＣＬＫが安定した後、カウンタ２３、２４、２５をリセットし（ステップＳ２）、スタートパルスＳＰをＬレベルからＨレベルに変化させる（ステップＳ３）。これにより、パルス周回回路６、７、８が同時にパルス周回動作を開始する。カウンタ２３、２４、２５は、それぞれパルス周回回路６、７、８のパルスが１周するごとにアップカウントする。

クロック信号ＣＬＫの立ち上がりエッジに同期して、ラッチ２９ａ、３０ａ、３２ａは周回データの前回値を保持し、ラッチ＆エンコーダ１７、１８、１９はパルス周回回路６、７、８のパルス位置を保持し、ラッチ２６、２７、２８はカウンタ２３、２４、２５のカウント値を保持する。これにより、第１変換部２はデータＹ（第３デジタルデータＤ３）を出力し、第２変換部３はデータＹｒ（第４デジタルデータＤ４）を出力する。

マイクロプロセッサ４は、第１変換部２からデータＹを入力し（ステップＳ４）、第２変換部３はデータＹｒを入力する（ステップＳ５）。Ａ／Ｄ変換データＤＴとしてＹ／（Ｙｒ−Ｙ０）を演算し（ステップＳ６）、そのＡ／Ｄ変換データＤＴを出力する。その後は、再びステップＳ４に戻り、次のクロック信号ＣＬＫの立ち上がりエッジに同期して演算されるデータＹ、Ｙｒを待つ。

図７は、Ａ／Ｄ変換回路１の非直線性をはじめとする総合誤差を示すグラフである。横軸はアナログ入力電圧Ｖinを示し、縦軸は総合誤差（％）を示している。系統ＡないしＣの全てに、図４に示す特性を持つパルス周回回路を適用したもので、周囲温度は−３５℃、−５℃、２５℃、５５℃、８５℃の場合である。基準電圧Ｖrefは２．５Ｖ、規定電圧Ｖｃは５Ｖ、参照電圧Ｖｒは３．１Ｖである。ここでの総合誤差は、２５℃の２．５Ｖ、３．１Ｖの点を直線で結び、その直線に対する誤差をフルスケール１．２Ｖ（１．９Ｖ〜３．１Ｖ＝２．５±０．６Ｖ）と見なして百分率で表したものである。

基準電圧Ｖref＝２．５Ｖを中心とする０．６Ｖ幅の入力電圧範囲では、アナログ入力電圧ＶinとＡ／Ｄ変換データＤＴとの間に非常に良好な線形性が確保されている。しかも、−３５℃から＋８５℃もの広範な温度変化が生じても総合誤差が極めて小さく、温度変化にかかわらず高い直線性が維持されていることが分かる。

以上説明したように、本実施形態のＡ／Ｄ変換回路１は、グランド線１０と規定電圧線１１との間に信号入力線９を挟んで縦積みされた第１、第２パルス周回回路６、７を備え、クロック周期（検出周期）ごとに周回データの差分値である第３デジタルデータＤ３（＝Ｙ）を出力する第１変換部２を備えている。また、参照電圧線１２とグランド線１０との間に接続された第３パルス周回回路８を備え、クロック周期（検出周期）ごとに周回データである第４デジタルデータＤ４（＝Ｙｒ）を出力する第２変換部３を備えている。マイクロプロセッサ４はＹ／（Ｙｒ−Ｙ０）を演算し、このデータＤＴがアナログ入力電圧Ｖinと基準電圧Ｖrefとの差分電圧ΔＶのＡ／Ｄ変換データとなる。

第１変換部２は、パルス周回回路における電源電圧と周回速度との非線形性を補償して線形化する作用を有し、第２変換部３は、上記演算を行うことで温度特性を補償して温度依存性を低減する作用を有する。その結果、Ａ／Ｄ変換データＤＴは非常に良好な直線性を持つとともに、広範な温度変化に対しても良好な直線性を維持したままで高い変換精度が得られる。また、センサ等の動作用電源電圧に規定電圧Ｖｃを用いれば、その中央値である基準電圧Ｖrefを中心として高電位側と低電位側の電圧範囲で高精度のＡ／Ｄ変換データが得られる。これにより、温度補償範囲が高電圧側または低電圧側に偏っていた従来のものと異なり、センサ信号のＡ／Ｄ変換などに好適となる。

系統Ａ、Ｂ、Ｃにラッチ＆エンコーダ１７、１８、１９を備え、第１、第２、第３パルス周回回路６、７、８を周回する１周に満たないパルス信号の移動量を位置データとして検出し、周回データの下位ビットデータとして用いた。これにより、パルス周回回路６、７、８を構成する反転回路の数に応じて一層高い分解能が得られる。なお、ラッチ＆エンコーダ１７、１８、１９は必要に応じて設ければよい。

本実施形態のＡ／Ｄ変換回路１は、３系統のパルス周回回路６〜７の特性が揃っていることを利用して温度特性を相殺しているので、半導体集積回路装置の素子レイアウトについて下記の点に配慮した設計を行うことが望ましい。
（１）３系統のパルス周回回路６〜８を同一の半導体チップ上に互いに近接して配置する。この配置によれば、反転回路Ｎａ〜Ｎｘの温度がほぼ等しくなり、温度特性が相殺される。
（２）３系統のパルス周回回路６〜８を同一形状・同一寸法に配置する。この配置によれば反転回路Ｎａ〜Ｎｘの特性が等しくなり、温度特性が良好に相殺される。
（３）３系統のパルス周回回路６〜８を同一方向に配置する。この配置によれば、半導体プロセスでのできばえが同じになり、温度特性が良好に相殺される。
（４）３系統のパルス周回回路６〜８のサイズをできるだけ大きくする。これにより、半導体プロセスでの寸法ばらつきが相対的に小さくなり、温度特性が良好に相殺される。
（５）カウンタ２３、２４、２５などの周辺回路も、同一チップ上でパルス周回回路６〜８の近くに配置する。この配置によれば、配線に伴う寄生容量を低減でき、信号遅延に基づく誤動作を回避することができる。

（第２の実施形態）
図８は、第１の実施形態に対して第１パルス周回回路６と第２パルス周回回路７への電源電圧の付与形態を変更した第２の実施形態を示している。このＡ／Ｄ変換回路は、パルス周回回路や入力レベルシフト回路などを構成するＮチャネル型ＭＯＳトランジスタのバックゲートを基板電位（グランド）以外には接続できない構成に対し有用である。

第１変換部４１の系統Ｂには増幅回路４２が設けられている。この増幅回路４２は、オペアンプ４２ａと抵抗４２ｂ、４２ｃからなる反転増幅回路であり、アナログ入力電圧Ｖinと基準電圧Ｖrefを入力し、（１３）式で示す電圧を出力する。第２パルス周回回路７の反転回路Ｎａ〜Ｎｘは、第１の実施形態と異なり増幅回路４２の出力線とグランド線１０とから電圧の供給を受ける。
増幅回路４２の出力電圧＝Ｖref−（Ｖin−Ｖref） …（１３）

この構成により、パルス周回回路６〜８の低電位側に位置するＮチャネルＭＯＳトランジスタのソースとバックゲートは全てグランド電位に接続される。また、パルス周回回路６、７、８の反転回路（ＮＡＮＤゲート）Ｎａの前に入力レベルシフト回路１３が設けられ、パルス周回回路６、７、８の反転回路Ｎｘの後に出力レベルシフト回路１５が設けられ、パルス周回回路６、７、８とラッチ＆エンコーダ１７、１８、１９との間に出力レベルシフト回路２０が設けられている。その他の構成は第１の実施形態と同様である。

この構成によれば、第１の実施形態と同様に、系統Ａの第１パルス周回回路６の電源電圧がΔＶだけ増加したとき、系統Ｂの第２パルス周回回路７の電源電圧がΔＶだけ減少する関係を持つ。従って、第１の実施形態と同様にして（１２）式に従ってＡ／Ｄ変換データＤＴが得られ、第１の実施形態と同様の作用、効果が得られる。

ＭＯＳトランジスタは、基板バイアス効果によりバックゲートとの電位差が特性に影響する。第１の実施形態では、第２パルス周回回路７を構成するトランジスタの各端子はグランド電位から離れ、第１、第３パルス周回回路６、８を構成するトランジスタの端子はグランド電位に近い。このため、バックゲートを基板電位（グランド）以外には接続できない場合において、対をなす両トランジスタ間に特性差が生じ易い。これに対し、本実施形態では、第１ないし第３パルス周回回路６〜８を構成する各トランジスタの端子は揃ってグランド電位に近付くため、両トランジスタに特性差が生じにくく、一層高精度のＡ／Ｄ変換データが得られる。

（第３の実施形態）
次に、第３の実施形態について図９および図１０を参照しながら説明する。本実施形態のＡ／Ｄ変換回路は、第２の実施形態における増幅回路４２を全差動増幅回路５１に変更した構成を持つ。一般に全差動増幅回路は、非反転側出力電圧と反転側出力電圧の平均値が一定値となるように構成されている。全差動増幅回路５１はコモンモードフィードバックの構成を備えているので、上記平均値（出力コモン電圧）は基準電圧Ｖrefに等しくなる。

図９では、非反転出力側は通常のオペアンプのボルテージフォロワとして動作し、非反転出力電圧はアナログ入力電圧Ｖinに等しくなる。反転出力電圧は２・Ｖref−Ｖinとなる。すなわち、全差動増幅回路５１は、アナログ入力電圧Ｖinから基準電圧Ｖrefを減じた差分電圧とその正負反転電圧とを基準電圧Ｖrefに対して正負対称にそれぞれ非反転出力端子と反転出力端子から出力する。第１パルス周回回路６は、全差動増幅回路５１の非反転出力端子とグランド線１０とから電圧の供給を受け、第２パルス周回回路７は、全差動増幅回路５１の反転出力端子とグランド線１０とから電圧の供給を受ける。

図１０は、上記Ａ／Ｄ変換回路を圧力センサ５３の出力電圧に適用した構成を示している。Ａ／Ｄ変換回路については系統Ａ、Ｂの一部の構成のみを示している。全差動増幅回路５１の非反転出力側は、抵抗５２を介して反転入力端子にフィードバックされている。圧力センサ５３は、ピエゾ抵抗効果を有する２つの歪ゲージ５３ａ、５３ｂ（拡散抵抗Ｒａ、Ｒｂ）と抵抗５３ｃ、５３ｄ（抵抗Ｒ１、Ｒ２）からなるハーフブリッジ回路を備えている。２つの歪ゲージ５３ａ、５３ｂは、歪み量に対する抵抗値の変化の向きが逆になるように形成されている。

増幅回路部の構成は、特開２００２−１４８１３１号公報に記載されたものであり、通常の増幅回路と異なり、歪ゲージ５３ａ、５３ｂの歪み量に対する抵抗値の変化に伴い変化する電流を抵抗５２に流すことによって非反転出力の電圧を得ている。抵抗５２の抵抗値を大きくすることで、出力感度（通常の増幅度に相当）を調整できる。また、歪ゲージ５３ａ、５３ｂと抵抗５２は異なる不純物濃度の拡散抵抗により形成され、それぞれの不純物濃度を適切に調整することにより、感度の温度特性をなくすことができる構成となっている。

本実施形態によれば、第２の実施形態と同様の作用、効果が得られる。また、系統Ａ、Ｂの両入力に対して全差動増幅回路５１が介在するので、系統Ａ、Ｂの入力における遅延が等しくなり、Ａ／Ｄ変換精度が一層高まることが期待できる。

（その他の実施形態）
以上、本発明の好適な実施形態について説明したが、本発明は上述した実施形態に限定されるものではなく、発明の要旨を逸脱しない範囲内で種々の変形、拡張を行うことができる。
各実施形態では連続してＡ／Ｄ変換データを得ることを想定しているため、第１、第２、第４演算回路２９、３０、３２で今回値と前回値の差分を演算しているが、毎回第１、第２、第３カウンタ２３、２４、２５をリセットすることにより差分演算を省略することが可能である。

第１の実施形態の系統Ｃおよび第２、第３の実施形態において、レベルシフト回路は必要に応じて設ければよい。
第２、第３の実施形態でラッチ＆エンコーダ１７〜１９は必要に応じて設ければよい。
第３の実施形態において、全差動増幅回路５１として全差動オぺアンプを用いれば、ボルテージフォロワの接続形態とする必要はない。

図面中、１はＡ／Ｄ変換回路、４はマイクロプロセッサ（第５演算手段）、６は第１パルス周回回路、７は第２パルス周回回路、８は第３パルス周回回路、９は信号入力線、１０はグランド線、１１は規定電圧線、１７はラッチ＆エンコーダ（第１周回位置検出回路）、１８はラッチ＆エンコーダ（第２周回位置検出回路）、１９はラッチ＆エンコーダ（第３周回位置検出回路）、２３は第１カウンタ、２４は第２カウンタ、２５は第３カウンタ、２９は第１演算回路（第１演算手段）、３０は第２演算回路（第２演算手段）、３１は第３演算回路（第３演算手段）、３２は第４演算回路（第４演算手段）、４２は増幅回路、５１は全差動増幅回路、Ｎａ〜Ｎｘは反転回路（遅延ユニット）、Ｖinはアナログ入力電圧、Ｖｃは規定電圧、Ｖｒは参照電圧、Ｖrefは基準電圧、ＤＴはＡ／Ｄ変換データ、ＣＬＫはクロック信号である。

Claims (5)

1. アナログ入力電圧と基準電圧との差分に応じたＡ／Ｄ変換データを出力するＡ／Ｄ変換回路であって、
   前記アナログ入力電圧を電源電圧とし、入力信号を当該電源電圧に応じて定まる遅延時間だけ遅延させて出力する複数の遅延ユニットがリング状に接続されて構成され、これら遅延ユニットにパルス信号を周回させる第１パルス周回回路と、
   前記第１パルス周回回路における所定の検出周期ごとのパルス信号の周回数をカウントしそのカウント値を出力する第１カウンタと、
   前記第１カウンタから出力されるカウント値に基づいて検出周期あたりのカウント値を演算し第１デジタルデータとして出力する第１演算手段と、
   前記基準電圧の２倍の電圧値を持つ規定電圧と前記アナログ入力電圧との差電圧を電源電圧とし、入力信号を当該電源電圧に応じて定まる遅延時間だけ遅延させて出力する複数の遅延ユニットがリング状に接続されて構成され、これら遅延ユニットにパルス信号を周回させる第２パルス周回回路と、
   前記第２パルス周回回路における検出周期ごとのパルス信号の周回数をカウントしそのカウント値を出力する第２カウンタと、
   前記第２カウンタから出力されるカウント値に基づいて検出周期あたりのカウント値を演算し第２デジタルデータとして出力する第２演算手段と、
   前記第１デジタルデータから前記第２デジタルデータを減算した値を第３デジタルデータとして出力する第３演算手段と、
   所定の参照電圧を電源電圧とし、入力信号を当該電源電圧に応じて定まる遅延時間だけ遅延させて出力する複数の遅延ユニットがリング状に接続されて構成され、これら遅延ユニットにパルス信号を周回させる第３パルス周回回路と、
   前記第３パルス周回回路における検出周期ごとのパルス信号の周回数をカウントしそのカウント値を出力する第３カウンタと、
   前記第３カウンタから出力されるカウント値に基づいて検出周期あたりのカウント値を演算し第４デジタルデータとして出力する第４演算手段と、
   前記第１ないし第３パルス周回回路についてその電源電圧に対するパルス信号の周回数の温度特性が０となる温特ゼロ点の当該電源電圧における前記検出周期当たりのパルス信号の周回数をＹ０、アナログ入力電圧に対して前記第３演算手段から出力される前記第３デジタルデータをＹ、前記参照電圧に対して前記第４演算手段から出力される前記第４デジタルデータをＹｒとした場合、Ｙ／（Ｙｒ−Ｙ０）の演算結果を前記Ａ／Ｄ変換データとする第５演算手段とを備え、
   前記第１ないし第３パルス周回回路が有する遅延ユニットは同数で且つ互いに熱的に結合した状態に形成されていることを特徴とするＡ／Ｄ変換回路。
2. 前記第１ないし第３パルス周回回路における検出周期ごとのパルス位置をそれぞれ検出する第１ないし第３周回位置検出回路を備え、
   前記第１演算手段は、前記第１カウンタから出力されるカウント値のデータを上位ビットとし、前記第１周回位置検出回路から出力されるパルス位置のデータを下位ビットとする周回データの検出周期あたりの値を演算して前記第１デジタルデータとして出力し、
   前記第２演算手段は、前記第２カウンタから出力されるカウント値のデータを上位ビットとし、前記第２周回位置検出回路から出力されるパルス位置のデータを下位ビットとする周回データの検出周期あたりの値を演算して前記第２デジタルデータとして出力し、
   前記第４演算手段は、前記第３カウンタから出力されるカウント値のデータを上位ビットとし、前記第３周回位置検出回路から出力されるパルス位置のデータを下位ビットとする周回データの検出周期あたりの値を演算して前記第４デジタルデータとして出力することを特徴とする請求項１記載のＡ／Ｄ変換回路。
3. 前記第１パルス周回回路の遅延ユニットは、前記アナログ入力電圧が入力される信号入力線とグランド線とから電源電圧の供給を受け、
   前記第２パルス周回回路の遅延ユニットは、前記規定電圧を持つ規定電圧線と前記信号入力線とから電源電圧の供給を受けるように構成されていることを特徴とする請求項１または２記載のＡ／Ｄ変換回路。
4. 前記アナログ入力電圧と前記基準電圧を入力し当該基準電圧の２倍の電圧と前記アナログ入力電圧との差電圧を出力する増幅回路を備え、
   前記第１パルス周回回路の遅延ユニットは、前記アナログ入力電圧が入力される信号入力線とグランド線とから電源電圧の供給を受け、
   前記第２パルス周回回路の遅延ユニットは、前記増幅回路の出力線とグランド線とから電源電圧の供給を受けるように構成されていることを特徴とする請求項１または２記載のＡ／Ｄ変換回路。
5. 前記アナログ入力電圧から前記基準電圧を減じた差分電圧とその正負反転電圧とを前記基準電圧に対して正負対称にそれぞれ非反転出力端子と反転出力端子から出力する全差動増幅回路を備え、
   前記第１パルス周回回路の遅延ユニットは、前記全差動増幅回路の非反転出力端子とグランド線とから電源電圧の供給を受け、
   前記第２パルス周回回路の遅延ユニットは、前記全差動増幅回路の反転出力端子とグランド線とから電源電圧の供給を受けるように構成されていることを特徴とする請求項１または２記載のＡ／Ｄ変換回路。

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