CN103746698A - 模数转换器 - Google Patents

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Abstract

本发明涉及一种模数转换器。该模数转换器包括：多级比较模块；其中，每级比较模块包括：比较器和亚稳态确定单元；比较器用于当上一级比较模块未处于亚稳态时，接收第一时钟，第一输入信号和第二输入信号，对第一输入信号和第二输入信号进行比较；亚稳态确定单元用于当上一级比较模块未处于亚稳态时，接收第一时钟，根据第一时钟生成参考时钟，如果比较器输出的第二时钟迟于参考时钟，则确定本级比较模块处于亚稳态；比较器还用于当上一级比较模块未处于亚稳态且本级比较模块处于亚稳态时，输出第一电平；当上一级比较模块处于亚稳态且本级比较模块处于亚稳态时，输出第二电平。

Description

模数转换器
技术领域
本发明涉及一种模数转换器。
背景技术
随着工艺的演进，比较器的速度越来越快，并且其功耗是动态的，因此基于比较器结构的模数转换器越来越有优势。
然而比较器具有的亚稳态特性，当比较器输入两个非常接近的信号时，由于比较器的有限放大倍数，使得比较器长时间分辨不出输入大小而输出中间电平，发生这种情况即发生了亚稳态。一旦比较器出现亚稳态，会导致基于比较器结构的模数转换器失效或性能恶化，无法正常工作。
发明内容
有鉴于此，本发明提供一种模数转换器，在该模数转换器中的比较器出现亚稳态时，该模数转换器也可以正常工作。
在第一方面，本发明实施例提供一种模数转换器，所述模数转换器包括：多级比较模块；
其中，每级比较模块包括：比较器和亚稳态确定单元；
所述比较器用于当上一级比较模块未处于亚稳态时，接收第一时钟，第一输入信号和第二输入信号，对所述第一输入信号和第二输入信号进行比较；
所述亚稳态确定单元用于当上一级比较模块未处于亚稳态时，接收所述第一时钟，根据所述第一时钟生成参考时钟，如果所述比较器输出的第二时钟迟于所述参考时钟，则确定所述比较器处于亚稳态，从而确定本级比较模块处于亚稳态；
所述亚稳态确定单元还用于当上一级比较模块处于亚稳态时，则确定本级比较模块处于亚稳态；
其中，所述第二时钟为第一时钟经延迟后的时钟，所述第一时钟到第二时钟的延迟时间与所述比较器对所述第一输入信号和第二输入信号进行比较的时间成正比；
所述比较器还用于当上一级比较模块未处于亚稳态且本级比较模块处于亚稳态时，输出第一电平；当上一级比较模块处于亚稳态且本级比较模块处于亚稳态时，输出第二电平；当上一级比较模块未处于亚稳态且本级比较模块未处于亚稳态时，输出所述第一输入信号和第二输入信号的比较结果;
其中，所述第一电平和第二电平互为相反的电平。
在第一方面的第一种可能实现的方式中，所述比较器包括：比较电路，第一复用器，第二复用器和第三复用器；所述比较电路的第一输入端接收所述第一输入信号，所述比较电路的第二输入端用于接收所述第二输入信号，所述比较电路的第三输入端与第一复用器的输出端相连，所述第一复用器的选择端用于接收上一级比较模块输出的亚稳态标识，所述第一复用器的第一输入端用于接收所述第一时钟，所述第一复用器的第二输入端接低电平；所述比较电路的第一输出端与所述第二复用器的第一输入端相连，所述第二复用器的选择端用于接收所述亚稳态确定单元输出的亚稳态标识，所述第二复用器的第二输入端与所述第三复用器的输出端相连，所述第二复用器的输出端用于输出所述第一输入信号和第二输入信号的比较结果或第一电平或第二电平，所述第三复用器的选择端用于接收上一级比较模块输出的亚稳态标识，所述第三复用器的第一输入端接高电平，所述第三复用器的第二输入端接低电平；所述比较电路的第二输出端用于输出所述第二时钟；所述亚稳态确定单元包括：参考时钟生成电路，D触发器，第一与门，第二与门，第三与门，第一或门和第二或门；其中，所述参考时钟生成电路用于根据所述第一时钟生成参考时钟；所述参考时钟生成电路的第一输入端与所述第一与门的输出端相连，所述第一与门的第一输入端与所述第一复用器的输出端相连，所述第一与门的第二输入端用于接收所述参考时钟生成电路启动信号；所述参考时钟生成电路输出端与所述第一或门的第一输入端相连，所述第一或门的第二输入端与所述比较电路的第二输出端相连，所述第一或门的第三输入端与所述第二与门的输出端相连，所述第二与门的第一输入端用于接收所述第一时钟，所述第二与门的第二输入端用于接收上一级比较模块输出的亚稳态标识；所述第一或门的输出端与所述D触发器的时钟输入端相连，所述D触发器的信号输入端与所述比较器的第二输出端相连，所述D触发器的反相输出端与第二或门的第一输入端相连，所述第二或门的第二输入端用于接收上一级比较模块输出的亚稳态标识，所述第二或门的输出端与所述第三与门的第一输入端相连，所述第三与门的第二输入端用于接收所述参考时钟生成电路启动信号，所述第三与门的输出端用于输出本级比较模块输出的亚稳态标识。
结合第一方面的第一种可能实现的方式，在第二种可能实现的方式中，所述比较电路包括：第一NMOS管，第二NMOS管，第三NMOS管，第一PMOS管，第二PMOS管，第一电容，第二电容，与非门，锁存器和预放大器；所述第一NMOS管的源极与电源相连，所述第一NMOS管的漏极与所述第二NMOS管的源极和第三NMOS管的源极的连接点相连，所述第二NMOS管的漏极与所述第一PMOS管的漏极相连，所述第一PMOS管的源极接地，所述第二NMOS管的漏极还与第一电容的第一端相连，所述第一电容的第二端接地，所述第三NMOS管的漏极与所述第二PMOS管的漏极相连，所述第二PMOS管的源极接地，所述第三NMOS管的漏极还与第二电容的第一端相连，所述第二电容的第二端接地，所述第一电容的第一端还与所述预放大器的第一输入端相连，所述第二电容的第一端还与所述预放大器的第二输入端相连，所述预放大器的第一输出端与所述锁存器的第一输入端相连，所述预放大器的第二输出端与所述锁存器的第二输入端相连，所述锁存器的第一输出端与所述与非门的第一输入端相连，所述锁存器的第二输出端与所述与非门的第二输入端相连；所述第二NMOS管的栅极为所述比较电路的第一输入端；所述第三NMOS管的栅极为所述比较电路的第二输入端；所述第一NMOS管的栅极、第一PMOS管的栅极和第二PMOS管的栅极的连接点为所述比较电路的第三输入端；所述锁存器的第一输出端或第二输出端为所述比较电路的第一输出端；所述与非门的输出端为所述比较电路的第二输出端。
结合第一方面的第一种可能实现的方式，在第三种可能实现的方式中，所述参考时钟生成电路包括：NMOS管，PMOS管，电容和反相器；所述NMOS管的源极与电源相连，所述NMOS管的漏极与所述PMOS管的漏极相连，所述PMOS管的源极接地，所述NMOS管的漏极还与所述电容的第一端相连，所述电容的第二端接地，所述NMOS管的漏极还与所述反相器的输入端相连；所述NMOS管的栅极和所述PMOS管的栅极的连接点为所述参考时钟生成电路的第一输入端；所述反相器的输出端为所述参考时钟生成电路的输出端。
结合第一方面的第一种可能实现的方式，在第四种可能实现的方式中，所述参考时钟生成电路的第二输入端用于接收所述第一输入信号，所述参考时钟生成电路的第三输入端用于接收所述第二输入信号；所述参考时钟生成电路包括：第一NMOS管，第二NMOS管，第三NMOS管，PMOS管，电容和反相器；所第一NMOS管的源极与电源相连，所述第一NMOS管的漏极与第二NMOS管的源极和第三NMOS管的源极的连接点相连，所述第二NMOS管的漏极和第三NMOS管的漏极的连接点与所述PMOS管的漏极相连，所述PMOS管的源极接地，所述PMOS管的漏极还与所述电容的第一端相连，所述电容的第二端接地，所述PMOS管的漏极还与所述反相器的输入端相连；所述第一NMOS管的栅极和所述PMOS管的栅极的连接点为所述参考时钟生成电路的第一输入端；所述第二NMOS管的栅极为所述参考时钟生成电路的第二输入端；所述第三NMOS管的栅极为所述参考时钟生成电路的第三输入端；所述反相器的输出端为所述参考时钟生成电路的输出端。
结合第一方面的第一种可能实现的方式，在第五种可能实现的方式中，所述亚稳态确定单元还包括：旁路延迟电路；所述旁路延迟电路串联于所述第二与门的输出端和第一或门的第三输入端之间。
结合第一方面的第五种可能实现的方式，在第六种可能实现的方式中，所述旁路延迟电路包括：NMOS管，PMOS管，电容和反相器；所述NMOS管的源极与电源相连，所述NMOS管的漏极与所述PMOS管的漏极相连，所述PMOS管的源极接地，所述NMOS管的漏极还与所述电容的第一端相连，所述电容的第二端接地，所述NMOS管的漏极还与所述反相器的输入端相连；所述NMOS管的栅极和所述PMOS管的栅极的连接点为所述旁路延迟电路的第一输入端；所述反相器的输出端为所述旁路延迟电路的输出端。
通过上述方案，当确定第N级比较器出现亚稳态时，则强制第N级比较器输出1或0，当第N级比较器输出1时，强制第N级之后的所有级比较器输出0；当第N级比较器输出0时，强制第N级之后的所有级比较器输出1，以使模数转换器从第N级比较器开始输出1000…或0111…，从而保证该模数转换器中的比较器出现亚稳态时，该模数转换器也可以正常工作。
附图说明
图1为本发明实施例提供的一种模数转换器中的比较模块的结构示意图；
图2为本发明实施例提供的一种模数转换器中的比较模块的另一结构示意图；
图3为本发明实施例提供的一种比较电路的结构示意图；
图4为本发明实施例提供的一种参考时钟生成电路的结构示意图；
图5为本发明实施例提供的一种模数转换器中的比较模块的又一结构示意图；
图6为本发明实施例提供的另一种参考时钟生成电路的结构示意图；
图7为本发明实施例提供的一种模数转换器中的比较模块的再一结构示意图；
图8为本发明实施例提供的一种旁路延迟电路的结构示意图。
具体实施方式
为了使本发明的目的、技术方案和优点更加清楚，下面将结合附图对本发明作进一步地详细描述，显然，所描述的实施例仅仅是本发明一部份实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其它实施例，都属于本发明保护的范围。
本发明实施例提供一种模数转换器，该模数转换器包括：多级比较模块，且每级比较模块结构相同。如图1所示，其为本发明实施例提供的一种模数转换器中的比较模块的结构示意图。
该比较模块包括：比较器11和亚稳态确定单元12。
其中，比较器11用于当上一级比较模块未处于亚稳态时，接收第一时钟Ck（N），第一输入信号Input（N）+和第二输入信号Input（N）-，对该第一输入信号Input（N）+和第二输入信号Input（N）-进行比较；
亚稳态确定单元12用于当上一级比较模块未处于亚稳态时，接收所述第一时钟Ck（N），根据所述第一时钟Ck（N）生成参考时钟Ck_MD(N+1)，如果比较器11输出的第二时钟Ck_C(N+1)迟于该参考时钟Ck_MD(N+1)，则确定比较器11处于亚稳态，从而确定本级比较模块处于亚稳态；
亚稳态确定单元12还用于当上一级比较模块处于亚稳态时，则确定本级比较模块处于亚稳态；
其中，第二时钟Ck_C(N+1)为第一时钟Ck（N）经延迟后的时钟，第一时钟Ck（N）到第二时钟Ck_C(N+1)的延迟时间与比较器11对第一输入信号Input（N）+和第二输入信号Input（N）-进行比较的时间成正比；
比较器11还用于当上一级比较模块未处于亚稳态且本级比较模块处于亚稳态时，输出第一电平；当上一级比较模块处于亚稳态且本级比较模块处于亚稳态时，输出第二电平；当上一级比较模块未处于亚稳态且本级比较模块未处于亚稳态时，输出第一输入信号Input（N）+和第二输入信号Input（N）-的比较结果Output（N）。
其中，第一电平和第二电平互为相反的电平，即第一电平为高电平时，第二电平为低电平；第一电平为低电平时，第二电平为高电平。
具体的，由于比较器对两个输入信号的比较时间和两个输入信号大小的差值成反比，即两个输入信号的差值越小，比较时间越长，当在规定的时间内比较不出给定的两个输入信号的差值时，就认为比较器出现亚稳态。并且在模数转换器中，当两个输入信号相差非常小，即小于最低有效位（LeastSignificant Bit，LSB）时，两个输入信号的比较结果的量化值要么是10000…，要么是01111…，两个结果只差1个LSB，因此对性能影响最多也只有1个LSB，通常对于模数转换器的应用是可以接受的。根据模数转换器的精度要求，可以得到第N级比较器需要比较出的两个输入信号的最小差值为Vcmin_N，以及比较器比较两个输入信号的最小差值所需的时间Tcmax_N，当比较器对两个输入信号进行比较所需的时间大于Tcmax_N时，就可以判断该两个输入信号的差值小于此比较器的Vcmin_N。因此，通过亚稳态确定单元12根据第一时钟Ck（N）生成的参考时钟Ck_MD(N+1)来确定比较器11比较两个输入信号的差值所需的时间是否大于Tcmax_N，第一时钟Ck（N）到参考时钟Ck_MD(N+1)的延迟时间不小于Tcmax_N。如果比较器11输出的第二时钟Ck_C(N+1)迟于该参考时钟Ck_MD(N+1)，说明比较器11比较两个输入信号的差值所需的时间大于Tcmax_N，则确定比较器11处于亚稳态，从而确定本级比较模块处于亚稳态。
这时只要满足：本级比较器11量化输出为1时后面所有级比较器量化输出为0,或本级比较器11量化输出为0时后面所有级比较器量化输出为1，那么对于模数转换器整体性能的影响最多只有1个LSB精度的性能损失。虽然该模数转换器对精度有微小的影响，但是可以保证在比较器出现亚稳态时，该模数转换器也可以正常工作。
进一步地，为实现上述功能比较器11和亚稳态确定单元12具体结构如图2所示，其为本发明实施例提供的一种模数转换器中的比较模块的另一结构示意图。
比较器11包括：比较电路111，第一复用器MUX1，第二复用器MUX2和第三复用器MUX3。
其中，比较电路111的第一输入端接收第一输入信号Input（N）+，比较电路111的第二输入端用于接收第二输入信号Input（N）-，比较电路111的第三输入端与第一复用器MUX1的输出端相连，第一复用器MUX1的选择端用于接收上一级比较模块输出的亚稳态标识Metastab_flag(N-1)，第一复用器MUX1的第一输入端用于接收第一时钟Ck（N），第一复用器MUX1的第二输入端接低电平；比较电路111的第一输出端与第二复用器MUX2的第一输入端相连，第二复用器MUX1的选择端用于接收亚稳态确定单元12输出的亚稳态标识Metastab_flag(N)，第二复用器MUX2的第二输入端与第三复用器MUX3的输出端相连，第二复用器MUX2的输出端用于输出第一输入信号Input（N）+和第二输入信号Input（N）-的比较结果Output（N）或第一电平或第二电平，第三复用器MUX3的选择端用于接收上一级比较模块输出的亚稳态标识Metastab_flag(N-1)，第三复用器MUX3的第一输入端接高电平，第三复用器MUX3的第二输入端接低电平；比较电路111的第二输出端用于输出第二时钟Ck_C(N+1)。
亚稳态确定单元12包括：参考时钟生成电路121，D触发器122，第一与门AND1，第二与门AND2，第三与门AND3，第一或门OR1和第二或门OR2。
其中，参考时钟生成电路121用于根据第一时钟Ck（N）生成参考时钟；参考时钟生成电路121的第一输入端与第一与门AND1的输出端相连，第一与门AND1的第一输入端与第一复用器MUX1的输出端相连，第一与门AND1的第二输入端用于接收参考时钟生成电路121启动信号Metastabdetect_EN；参考时钟生成电路121输出端与第一或门OR1的第一输入端相连，第一或门OR1的第二输入端与比较电路111的第二输出端相连，第一或门OR1的第三输入端与第二与门AND2的输出端相连，第二与门AND2的第一输入端用于接收第一时钟Ck（N），第二与门AND2的第二输入端用于接收上一级比较模块输出的亚稳态标识Metastab_flag(N-1)；第一或门OR1的输出端与D触发器122的时钟输入端相连，D触发器122的信号输入端与比较电路111的第二输出端相连，D触发器122的反相输出端与第二或门OR2的第一输入端相连，第二或门OR2的第二输入端用于接收上一级比较模块输出的亚稳态标识Metastab_flag(N-1)，第二或门OR2的输出端与第三与门AND3的第一输入端相连，第三与门AND3的第二输入端用于接收参考时钟生成电路121启动信号Metastabdetect_EN，第三与门AND3的输出端用于输出本级比较模块输出的亚稳态标识Metastab_flag(N)。
从图2所示的比较模块可知，在启动亚稳态检测功能情况下，即Metastabdetect_EN=1，若前面一级比较器发生了亚稳态即Metastab_flag（N-1）=1，那么Metastab_flag[N]=1，这种情况下，比较器输出的数据Dout(N)=1；若前面所有级比较器都没有发生亚稳态即Metastab_flag（N-1）=0，那么当CK_C(N+1)比CK_MD(N+1)的上升沿来的早时，Metastab_flag（N）为0，Dout(N)为比较器产生的Output（N），当当CK_C(N+1)比CK_MD(N+1)的上升沿来的晚时，Metastab_flag（N）为1，Dout(N)=0。
可以理解的是，本发明实施例仅以模数转换器包括如图2所示的比较模块为例，图2所示的比较模块中的第三复用器MUX3的第一输入端和第二输入端可以互换，即第三复用器MUX3的第一输入端接低电平，第三复用器MUX3的第一输入端接高电平。也就是说，在模数转换器包括如图2所示的比较模块的情况下，当第N级比较器发生亚稳态时，模数转换器从第N级比较器开始输出1000…；在模数转换器包括如图2所示的比较模块中的第三复用器MUX3的第一输入端和第二输入端互换的情况下，当第N级比较器发生亚稳态时，模数转换器从第N级比较器开始输出0111…。
可选地，如图3所示，比较电路111包括：第一NMOS管M_C0，第二NMOS管M_C1，第三NMOS管M_C2，第一PMOS管M_C3，第二PMOS管M_C4，第一电容C_C0，第二电容C_C1，与非门NAND，锁存器1111和预放大器1112。
其中，第一NMOS管M_C0的源极与电源相连，第一NMOS管M_C0的漏极与第二NMOS管M_C1的源极和第三NMOS管M_C2的源极的连接点相连，第二NMOS管M_C1的漏极与第一PMOS管M_C3的漏极相连，第一PMOS管M_C3的源极接地，第二NMOS管M_C1的漏极还与第一电容C_C0的第一端相连，第一电容C_C0的第二端接地，第三NMOS管M_C2的漏极与第二PMOS管M_C4的漏极相连，第二PMOS管M_C4的源极接地，第三NMOS管M_C2的漏极还与第二电容C_C1的第一端相连，第二电容C_C1的第二端接地，第一电容C_C0的第一端还与预放大器1112的第一输入端相连，第二电容C_C1的第一端还与预放大器1112的第二输入端相连，预放大器1112的第一输出端与锁存器1111的第一输入端相连，预放大器1112的第二输出端与锁存器1111的第二输入端相连，锁存器1111的第一输出端与与非门NAND的第一输入端相连，锁存器1111的第二输出端与与非门NAND的第二输入端相连；第二NMOS管M_C1的栅极为比较电路111的第一输入端；第三NMOS管M_C2的栅极为比较电路111的第二输入端；第一NMOS管M_C0的栅极、第一PMOS管M_C3的栅极和第二PMOS管M_C4的栅极的连接点为比较电路111的第三输入端；锁存器1111的第一输出端或第二输出端为所述比较电路111的第一输出端；与非门NAND的输出端为所述比较电路111的第二输出端。
第一电容C_C0和第二电容C_C1为可调电容。
可选地，如图4所示，参考时钟生成电路121包括：NMOS管M_MD0，PMOS管M_MD1，电容C_MD0和反相器INV0。
其中，NMOS管M_MD0的源极与电源相连，NMOS管M_MD0的漏极与PMOS管M_MD1的漏极相连，PMOS管M_MD1的源极接地，NMOS管M_MD0的漏极还与电容C_MD0的第一端相连，电容C_MD0的第二端接地，NMOS管M_MD0的漏极还与反相器INV0的输入端相连；NMOS管M_MD0的栅极和PMOS管M_MD1的栅极的连接点为参考时钟生成电路121的第一输入端；反相器INV0的输出端为参考时钟生成电路121的输出端。
电容C_MD0为可调电容，可通过调节电容C_MD0的大小调节参考时钟生成电路121生成的参考时钟的延迟时间。
另外，在电容C_MD0与反相器INV0之间可串联有预放大器。
可选地，如图5所示，参考时钟生成电路121还可以有第二输入端和第三输入端。参考时钟生成电路121的第二输入端用于接收第一输入信号Input（N）+，参考时钟生成电路的第三输入端用于接收第二输入信号Input（N）-。
相应的，如图6所示，对应于图4中的参考时钟生成电路121包括：第一NMOS管M_MD2，第二NMOS管M_MD3，第三NMOS管M_MD4，PMOS管M_MD5，电容C_MD1和反相器INV1；
其中，第一NMOS管M_MD2的源极与电源相连，第一NMOS管M_MD2的漏极与第二NMOS管M_MD3的源极和第三NMOS管M_MD4的源极的连接点相连，第二NMOS管M_MD3的漏极和第三NMOS管M_MD4的漏极的连接点与PMOS管M_MD5的漏极相连，PMOS管M_MD5的源极接地，PMOS管M_MD5的漏极还与电容C_MD1的第一端相连，电容C_MD1的第二端接地，PMOS管M_MD5的漏极还与反相器INV1的输入端相连；第一NMOS管M_MD2的栅极和PMOS管M_MD5的栅极的连接点为参考时钟生成电路121的第一输入端；第二NMOS管M_MD3的栅极为参考时钟生成电路121的第二输入端；第三NMOS管M_MD4的栅极为参考时钟生成电路121的第三输入端；反相器INV1的输出端为所述参考时钟生成电路121的输出端。
电容C_MD1为可调电容，可通过调节电容C_MD1的大小调节参考时钟生成电路121生成的参考时钟的延迟时间。
另外，在电容C_MD1与反相器INV1之间可串联有预放大器。
可选地，如图7所示，亚稳态确定单元12还可以包括：旁路延迟电路123。该旁路延迟电路123串联于第二与门AND2的输出端和第一或门OR1的第三输入端之间。
如图8所示，该旁路延迟电路123包括：NMOS管M_BD0，PMOS管M_BD1，电容C_BD0和反相器INV2。
其中，NMOS管M_BD0的源极与电源相连，NMOS管M_BD0的漏极与PMOS管M_BD1的漏极相连，PMOS管M_BD1的源极接地，NMOS管M_BD0的漏极还与电容C_BD0的第一端相连，电容C_BD0的第二端接地，NMOS管M_BD0的漏极还与反相器INV2的输入端相连；NMOS管M_BD0的栅极和PMOS管M_BD1的栅极的连接点为旁路延迟电路123的第一输入端；反相器INV2的输出端为旁路延迟电路123的输出端。
电容C_BD0为可调电容，可通过调节电容C_BD0的大小调节旁路延迟电路123的延迟时间。
另外，在电容C_BD0与反相器INV2之间可串联有预放大器。
通过本发明实施例提供的模数转换器，当确定第N级比较器出现亚稳态时，则强制第N级比较器输出1或0，当第N级比较器输出1时，强制第N级之后的所有级比较器输出0；当第N级比较器输出0时，强制第N级之后的所有级比较器输出1，以使模数转换器从第N级比较器开始输出1000…或0111…，从而保证该模数转换器中的比较器出现亚稳态时，该模数转换器也可以正常工作。
以上所述的具体实施方式，对本发明的目的、技术方案和有益效果进行了进一步详细说明，所应理解的是，以上所述仅为本发明的具体实施方式而已，并不用于限定本发明的保护范围，凡在本发明的精神和原则之内，所做的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。

Claims (7)

1.一种模数转换器，其特征在于，所述模数转换器包括：多级比较模块；
其中，每级比较模块包括：比较器和亚稳态确定单元；
所述比较器用于当上一级比较模块未处于亚稳态时，接收第一时钟，第一输入信号和第二输入信号，对所述第一输入信号和第二输入信号进行比较；
所述亚稳态确定单元用于当上一级比较模块未处于亚稳态时，接收所述第一时钟，根据所述第一时钟生成参考时钟，如果所述比较器输出的第二时钟迟于所述参考时钟，则确定所述比较器处于亚稳态，从而确定本级比较模块处于亚稳态；
所述亚稳态确定单元还用于当上一级比较模块处于亚稳态时，则确定本级比较模块处于亚稳态；
其中，所述第二时钟为第一时钟经延迟后的时钟，所述第一时钟到第二时钟的延迟时间与所述比较器对所述第一输入信号和第二输入信号进行比较的时间成正比；
所述比较器还用于当上一级比较模块未处于亚稳态且本级比较模块处于亚稳态时，输出第一电平；当上一级比较模块处于亚稳态且本级比较模块处于亚稳态时，输出第二电平；当上一级比较模块未处于亚稳态且本级比较模块未处于亚稳态时，输出所述第一输入信号和第二输入信号的比较结果;
其中，所述第一电平和第二电平互为相反的电平。
2.根据权利要求1所述的模数转换器，其特征在于，
所述比较器包括：比较电路，第一复用器，第二复用器和第三复用器；
所述比较电路的第一输入端接收所述第一输入信号，所述比较电路的第二输入端用于接收所述第二输入信号，所述比较电路的第三输入端与第一复用器的输出端相连，所述第一复用器的选择端用于接收上一级比较模块输出的亚稳态标识，所述第一复用器的第一输入端用于接收所述第一时钟，所述第一复用器的第二输入端接低电平；
所述比较电路的第一输出端与所述第二复用器的第一输入端相连，所述第二复用器的选择端用于接收所述亚稳态确定单元输出的亚稳态标识，所述第二复用器的第二输入端与所述第三复用器的输出端相连，所述第二复用器的输出端用于输出所述第一输入信号和第二输入信号的比较结果或第一电平或第二电平，所述第三复用器的选择端用于接收上一级比较模块输出的亚稳态标识，所述第三复用器的第一输入端接高电平，所述第三复用器的第二输入端接低电平；
所述比较电路的第二输出端用于输出所述第二时钟；
所述亚稳态确定单元包括：参考时钟生成电路，D触发器，第一与门，第二与门，第三与门，第一或门和第二或门；其中，所述参考时钟生成电路用于根据所述第一时钟生成参考时钟；
所述参考时钟生成电路的第一输入端与所述第一与门的输出端相连，所述第一与门的第一输入端与所述第一复用器的输出端相连，所述第一与门的第二输入端用于接收所述参考时钟生成电路启动信号；
所述参考时钟生成电路输出端与所述第一或门的第一输入端相连，所述第一或门的第二输入端与所述比较电路的第二输出端相连，所述第一或门的第三输入端与所述第二与门的输出端相连，所述第二与门的第一输入端用于接收所述第一时钟，所述第二与门的第二输入端用于接收上一级比较模块输出的亚稳态标识；
所述第一或门的输出端与所述D触发器的时钟输入端相连，所述D触发器的信号输入端与所述比较器的第二输出端相连，所述D触发器的反相输出端与第二或门的第一输入端相连，所述第二或门的第二输入端用于接收上一级比较模块输出的亚稳态标识，所述第二或门的输出端与所述第三与门的第一输入端相连，所述第三与门的第二输入端用于接收所述参考时钟生成电路启动信号，所述第三与门的输出端用于输出本级比较模块输出的亚稳态标识。
3.根据权利要求2所述的模数转换器，其特征在于，所述比较电路包括：第一NMOS管，第二NMOS管，第三NMOS管，第一PMOS管，第二PMOS管，第一电容，第二电容，与非门，锁存器和预放大器；
所述第一NMOS管的源极与电源相连，所述第一NMOS管的漏极与所述第二NMOS管的源极和第三NMOS管的源极的连接点相连，所述第二NMOS管的漏极与所述第一PMOS管的漏极相连，所述第一PMOS管的源极接地，所述第二NMOS管的漏极还与第一电容的第一端相连，所述第一电容的第二端接地，所述第三NMOS管的漏极与所述第二PMOS管的漏极相连，所述第二PMOS管的源极接地，所述第三NMOS管的漏极还与第二电容的第一端相连，所述第二电容的第二端接地，所述第一电容的第一端还与所述预放大器的第一输入端相连，所述第二电容的第一端还与所述预放大器的第二输入端相连，所述预放大器的第一输出端与所述锁存器的第一输入端相连，所述预放大器的第二输出端与所述锁存器的第二输入端相连，所述锁存器的第一输出端与所述与非门的第一输入端相连，所述锁存器的第二输出端与所述与非门的第二输入端相连；
所述第二NMOS管的栅极为所述比较电路的第一输入端；
所述第三NMOS管的栅极为所述比较电路的第二输入端；
所述第一NMOS管的栅极、第一PMOS管的栅极和第二PMOS管的栅极的连接点为所述比较电路的第三输入端；
所述锁存器的第一输出端或第二输出端为所述比较电路的第一输出端；
所述与非门的输出端为所述比较电路的第二输出端。
4.根据权利要求2所述的模数转换器，其特征在于，所述参考时钟生成电路包括：NMOS管，PMOS管，电容和反相器；
所述NMOS管的源极与电源相连，所述NMOS管的漏极与所述PMOS管的漏极相连，所述PMOS管的源极接地，所述NMOS管的漏极还与所述电容的第一端相连，所述电容的第二端接地，所述NMOS管的漏极还与所述反相器的输入端相连；
所述NMOS管的栅极和所述PMOS管的栅极的连接点为所述参考时钟生成电路的第一输入端；
所述反相器的输出端为所述参考时钟生成电路的输出端。
5.根据权利要求2所述的模数转换器，其特征在于，所述参考时钟生成电路的第二输入端用于接收所述第一输入信号，所述参考时钟生成电路的第三输入端用于接收所述第二输入信号；
所述参考时钟生成电路包括：第一NMOS管，第二NMOS管，第三NMOS管，PMOS管，电容和反相器；
所第一NMOS管的源极与电源相连，所述第一NMOS管的漏极与第二NMOS管的源极和第三NMOS管的源极的连接点相连，所述第二NMOS管的漏极和第三NMOS管的漏极的连接点与所述PMOS管的漏极相连，所述PMOS管的源极接地，所述PMOS管的漏极还与所述电容的第一端相连，所述电容的第二端接地，所述PMOS管的漏极还与所述反相器的输入端相连；
所述第一NMOS管的栅极和所述PMOS管的栅极的连接点为所述参考时钟生成电路的第一输入端；
所述第二NMOS管的栅极为所述参考时钟生成电路的第二输入端；
所述第三NMOS管的栅极为所述参考时钟生成电路的第三输入端；
所述反相器的输出端为所述参考时钟生成电路的输出端。
6.根据权利要求2所述的模数转换器，其特征在于，所述亚稳态确定单元还包括：旁路延迟电路；
所述旁路延迟电路串联于所述第二与门的输出端和第一或门的第三输入端之间。
7.根据权利要求6所述的模数转换器，其特征在于，所述旁路延迟电路包括：NMOS管，PMOS管，电容和反相器；
所述NMOS管的源极与电源相连，所述NMOS管的漏极与所述PMOS管的漏极相连，所述PMOS管的源极接地，所述NMOS管的漏极还与所述电容的第一端相连，所述电容的第二端接地，所述NMOS管的漏极还与所述反相器的输入端相连；
所述NMOS管的栅极和所述PMOS管的栅极的连接点为所述旁路延迟电路的第一输入端；
所述反相器的输出端为所述旁路延迟电路的输出端。
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Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN105680832A (zh) * 2014-12-08 2016-06-15 财团法人工业技术研究院 信号比较装置及其控制方法
CN109150182A (zh) * 2018-08-28 2019-01-04 电子科技大学 一种适用于比较器的亚稳态检测电路
CN113114181A (zh) * 2021-05-08 2021-07-13 东南大学 一种具有亚稳态抑制技术的高速动态比较器
CN114884510A (zh) * 2022-04-11 2022-08-09 灿芯半导体(上海)股份有限公司 一种低误码率的sar adc电路

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2018141362A1 (en) * 2017-01-31 2018-08-09 Huawei Technologies Co., Ltd. Double data rate interpolating analog to digital converter technical field
CN109150183B (zh) * 2018-09-11 2020-10-27 电子科技大学 基于亚稳态检测的sar-adc的电容失配校准方法
CN111262583B (zh) 2019-12-26 2021-01-29 普源精电科技股份有限公司 亚稳态检测装置和方法、adc电路

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5012246A (en) * 1990-01-31 1991-04-30 International Business Machines Corporation BiCMOS analog-to-digital converter with minimized metastability
US6060912A (en) * 1997-09-19 2000-05-09 National Semiconductor Corporation High speed strobed comparator circuit having a latch circuit
CN101212228A (zh) * 2006-12-29 2008-07-02 财团法人工业技术研究院 模拟数字转换器
CN103532557A (zh) * 2013-11-05 2014-01-22 吴小刚 一种基于压控振荡器的比较器的全并行模数转换器

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6222476B1 (en) 1999-08-30 2001-04-24 Lsi Logic Corporation Architecture to reduce errors due to metastability in analog to digital converters
US7623051B2 (en) 2008-04-29 2009-11-24 Analog Devices, Inc. Metastability error reduction in signal converter systems
CN102355265A (zh) 2011-08-09 2012-02-15 复旦大学 无亚稳态的比较器
US8872691B1 (en) * 2013-05-03 2014-10-28 Keysight Technologies, Inc. Metastability detection and correction in analog to digital converter

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5012246A (en) * 1990-01-31 1991-04-30 International Business Machines Corporation BiCMOS analog-to-digital converter with minimized metastability
US6060912A (en) * 1997-09-19 2000-05-09 National Semiconductor Corporation High speed strobed comparator circuit having a latch circuit
CN101212228A (zh) * 2006-12-29 2008-07-02 财团法人工业技术研究院 模拟数字转换器
CN103532557A (zh) * 2013-11-05 2014-01-22 吴小刚 一种基于压控振荡器的比较器的全并行模数转换器

Cited By (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN105680832A (zh) * 2014-12-08 2016-06-15 财团法人工业技术研究院 信号比较装置及其控制方法
CN105680832B (zh) * 2014-12-08 2019-04-19 财团法人工业技术研究院 信号比较装置及其控制方法
CN109150182A (zh) * 2018-08-28 2019-01-04 电子科技大学 一种适用于比较器的亚稳态检测电路
CN109150182B (zh) * 2018-08-28 2021-10-26 电子科技大学 一种适用于比较器的亚稳态检测电路
CN113114181A (zh) * 2021-05-08 2021-07-13 东南大学 一种具有亚稳态抑制技术的高速动态比较器
CN113114181B (zh) * 2021-05-08 2023-08-01 东南大学 一种具有亚稳态抑制技术的高速动态比较器
CN114884510A (zh) * 2022-04-11 2022-08-09 灿芯半导体(上海)股份有限公司 一种低误码率的sar adc电路
CN114884510B (zh) * 2022-04-11 2024-06-11 灿芯半导体(上海)股份有限公司 一种低误码率的sar adc电路

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