CN113114181A - 一种具有亚稳态抑制技术的高速动态比较器 - Google Patents

一种具有亚稳态抑制技术的高速动态比较器 Download PDF

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Abstract

本发明公开了一种具有亚稳态抑制技术的高速动态比较器，包括前级放大器、后级锁存器和亚稳态抑制电路三部分；前级放大器实现对输入差分信号的放大，将前级放大器的第一PMOS管和第二PMOS管漏极与后级锁存器相连，利用锁存器的正反馈特点，并且增加下拉NMOS管和上拉PMOS管完成对放大器正端输出信号和放大器负端输出信号的上拉或下拉，实现了较快的比较速度。比较完成后迅速关断尾电流管，使得比较器没有静态功耗，有效降低了比较器的功耗。本发明采用一种亚稳态抑制技术，在不引入明显延迟的情况下，有效抑制比较器的亚稳态，且不会明显增加比较器的比较时间。

Description

一种具有亚稳态抑制技术的高速动态比较器
技术领域
本发明涉及一种具有亚稳态抑制技术的高速动态比较器，属于高速模数转换器结构中的比较器技术领域。
背景技术
随着便携式设备的迅速发展，在通信、数字成像和音频系统等领域中对中等分辨率高速模数转换器(Analog-to-Digital Converter，ADC)的需求在不断增加。基于先进工艺的中等分辨率(8-10位)的单通道逐次逼近型(SuccessiveApproximation Register，SAR)ADC的采样速率可达几十甚至几百MHz，虽然每个周期输出多位码的SARADC和时间交织结构的SARADC可以提高ADC的速度，但是仍存在多个比较器失调和多通道失配等问题。在高速采样并且输入信号幅度较小的情况下，就会要求比较器具有高分辨率和高速性能，这对比较器的设计提出了更高的要求。在已有的研究中，也提出过几种适用于高速ADC的比较器，但是，随着输入信号幅度的降低，比较器的延迟越来越大，同时，随着SARADC转换速率的不断提高，在每一个转换周期内分配给比较器的时间就在不断缩短，就会导致比较器出现亚稳态现象，从而输出错误的比较结果，影响到整个SARADC的精度。
发明内容
发明目的：为解决现有技术的不足，本发明提供一种具有亚稳态抑制技术的高速动态比较器，通过加入亚稳态抑制电路，对比较器的工作状态进行检测，如果未出现亚稳态，则亚稳态抑制电路不启动；如果出现亚稳态，则启动亚稳态抑制电路，打破亚稳态现象，使比较器快速输出结果，从而保证了亚稳态发生时的比较器的高速工作。
技术方案：为实现上述发明目的，本发明的一种具有亚稳态抑制技术的高速动态比较器采用以下技术方案：
该高速动态比较器包括前级放大器、后级锁存器和亚稳态抑制电路；前级放大器实现对输入差分信号的放大，两个输入端分别连接正端输入信号和负端输入信号，输出放大器正端输出信号和放大器负端输出信号给后级锁存器；后级锁存器实现输入信号的快速比较，输出锁存器正端输出信号和锁存器负端输出信号到亚稳态抑制电路；亚稳态抑制电路用于亚稳态抑制，输出的时钟信号连接到前级放大器中尾电流管栅极，输出的下拉信号和上拉信号分别连接到后级锁存器中下拉NMOS管和上拉PMOS管栅极；
该高速动态比较器具有两种工作模式：复位模式和比较模式；通过控制信号控制，当控制信号为1时，比较器处于复位模式，当控制信号为0时，比较器处于比较模式。
进一步的，所述前级放大器的结构为：第一PMOS管和第二PMOS管的栅极作为输入端，分别连接正端输入信号和负端输入信号，源极共同连接到尾电流管的漏极，第一PMOS管的漏极连接到第三NMOS管的漏极，输出正端输出信号，第二PMOS管的漏极连接到第四NMOS管的漏极，输出负端输出信号；第三NMOS管和第四NMOS管的栅极共同接入控制信号，源极接地；尾电流管的源极连接到电源电压。
进一步的，所述后级锁存器的结构为：
第八PMOS管的栅极和第十NMOS管的栅极连接，第九PMOS管的栅极和第十一NMOS管的栅极连接，作为后级锁存器的两个输入端，分别接入放大器正端输出信号和放大器负端输出信号；
第六PMOS管、第七PMOS管、第十二NMOS管和第十三NMOS管构成互锁反相器，实现正反馈；第六PMOS管漏极、第八PMOS管漏极、第十NMOS管漏极和下拉NMOS管漏极共同连接到第七PMOS管和第十三NMOS管的栅极，并经过反相器输出锁存器正端输出信号；第十NMOS管的源极连接到第十二NMOS管的漏极；第七PMOS管漏极、第九PMOS管漏极、第十一NMOS管漏极和上拉PMOS管漏极共同连接到第六PMOS管和第十二NMOS管的栅极，并经过反相器输出锁存器负端输出信号；第十一NMOS管的源极连接到第十三NMOS管的漏极；
第六PMOS管源极、第八PMOS管源极、第七PMOS管源极、第九PMOS管源极和上拉PMOS管源极连接到电源电压，第十二NMOS管源极、第十三NMOS管源极和下拉NMOS管源极接地；上拉PMOS管的栅极连接上拉信号，下拉NMOS管的栅极连接下拉信号。
进一步的，所述亚稳态抑制电路由第一同或门、第二同或门、延迟单元和D触发器构成，锁存器正端输出信号和锁存器负端输出信号连接到第一同或门的两个输入端，第一同或门的输出和控制信号连接到第二同或门的两个输入端，第二同或门输出的时钟信号经过延迟单元产生时钟延迟信号；D触发器的复位端连接时钟信号，时钟端口连接时钟延迟信号，输入端连接地电平，第一输出端和第二输出端分别输出上拉信号和下拉信号。
进一步的，所述D触发器，当时钟信号为1时，第一输出端输出的上拉信号被复位为1，当时钟信号为0时，且时钟延迟信号为下降沿时，D触发器触发，输入端的信号被传送到第一输出端。
进一步的，所述复位模式的工作过程为：当控制信号为1时，第三NMOS管和第四NMOS管导通，前级放大器的放大器正端输出信号和放大器负端输出信号被拉低至0；后级锁存器的第八PMOS管和第九PMOS管导通，锁存器正端输出信号和锁存器负端输出信号被复位至0，第一同或门输出1，控制信号为1，所以第二同或门输出1，尾电流管关闭。
进一步的，所述比较模式的工作过程为：当控制信号为0时，第三NMOS管和第四NMOS管关闭，放大器正端输出信号和放大器负端输出信号保持为0，第二同或门输出为0，尾电流管导通，第一PMOS管和第二PMOS管对正端输入信号和负端输入信号进行放大，输出放大器正端输出信号和放大器负端输出信号给后级锁存器，使第六PMOS管-第十三NMOS管进入正反馈状态，进行放大器正端输出信号和放大器负端输出信号的比较，比较完成后，迅速对放大器正端输出信号和放大器负端输出信号的电压差进行锁存，从而实现快速比较；
未出现亚稳态情况时，锁存器正端输出信号和锁存器负端输出信号其中一个为0一个为1，第一同或门输出0，控制信号为0，所以第二同或门输出时钟信号为1，尾电流管关闭，无静态电流；此时比较速度较快，第二同或门输出时钟信号变为1时，时钟延迟信号仍保持在1，所以D触发器并未工作，下拉NMOS管和上拉PMOS管一直处于关断状态；
若出现亚稳态情况，锁存器正端输出信号和锁存器负端输出信号会在长时间内保持相同电平，第一同或门输出为1，控制信号为0，所以第二同或门输出时钟信号变为0，在时钟信号保持为0的时候，时钟延迟信号由1变为0，此时D触发器触发，输出上拉信号为0，输出下拉信号为1，下拉NMOS管和上拉PMOS管导通，迅速打破亚稳态，锁存器正端输出信号变为1，锁存器负端输出信号变为0，通过第一同或门和第二同或门构成的反馈系统，时钟信号变为1，尾电流管关闭，D触发器被重新复位，比较器也进入了复位状态。
有益效果：本发明采用上述技术方案，能产生如下技术效果：
1.本发明提出的具有亚稳态抑制技术的高速动态比较器，将前级放大器的第一PMOS管和第二PMOS管的漏极与后级锁存器的输入直接相连，并且增加了下拉NMOS管和上拉PMOS管，加速了正反馈的完成，提高了比较器的比较速度，比较完成后通过反馈电路关断尾电流管，降低了功耗；
2.本发明提出的具有亚稳态抑制技术的高速动态比较器，采用了亚稳态抑制电路，在不引入明显延迟的情况下，有效抑制了比较器的亚稳态现象，因此不会降低比较器的速度，且此亚稳态抑制电路的结构比较简单。
附图说明
图1为本发明实现的具有亚稳态抑制技术的高速动态比较器的原理图；
图2为本发明实现的动态比较器的关键节点瞬态波形；
图3为本发明实现的具有亚稳态抑制技术的高速动态比较器发生亚稳态现象时的时序图；
图4为本发明方法应用于10位100MHz SARADC中未采用亚稳态抑制技术的动态性能测试结果；
图5为本发明方法应用于10位100MHz SARADC中并且采用亚稳态抑制技术的动态性能测试结果。
图中有：
前级放大器1，后级锁存器2，亚稳态抑制电路3；
第一PMOS管M1，第二PMOS管M2，第三NMOS管M3，第四NMOS管M4，尾电流管M5，正端输入信号VIP，负端输入信号VIN，控制信号CKC，放大器正端输出信号P，放大器负端输出信号N，电源电压VDD；
第六PMOS管M6，第七PMOS管M7，第八PMOS管M8，第九PMOS管M9，第十NMOS管M10，第十一NMOS管M11，第十二NMOS管M12，第十三NMOS管M13，下拉NMOS管M14，上拉PMOS管M15，锁存器正端输出信号VOP，锁存器负端输出信号VON；
第一同或门XNOR1，第二同或门XNOR2，时钟信号CLK，时钟延迟信号CLKd，延迟单元dly，复位端RST，输入端D，时钟端口CP，第一输出端Q，第二输出端
Figure BDA0003055370480000041
上拉信号K，下拉信号KN。
具体实施方式
下面结合附图对本发明做进一步说明。
如图1所示，本发明的一种具有亚稳态抑制技术的高速动态比较器，包括前级放大器1、后级锁存器2和亚稳态抑制电路3；前级放大器1实现对输入差分信号即正端输入信号VIP和负端输入信号VIN的放大，输出放大器正端输出信号P和放大器负端输出信号N连接到后级锁存器2的两个输入端；后级锁存器2实现输入信号的快速比较，输出锁存器正端输出信号VOP和锁存器负端输出信号VON到亚稳态抑制电路3；亚稳态抑制电路3输出时钟信号CLK连接到前级放大器1中尾电流管M5的栅极，输出下拉信号KN和上拉信号K分别连接到后级锁存器2中下拉NMOS管M14和上拉PMOS管M15的栅极，用于亚稳态抑制；
其中，前级放大器1的结构为：第一PMOS管M1和第二PMOS管M2作为输入管，栅极分别接正端输入信号VIP和负端输入信号VIN，源极共同连接到尾电流管M5的漏极，尾电流管M5的源极连接到电源电压VDD；第三NMOS管M3和第四NMOS管M4作为负载管，栅极接入控制信号CKC，源极接地，第三NMOS管M3的漏极连接到第一PMOS管M1的漏极，并输出放大器正端输出信号P，第四NMOS管M4的漏极连接到第二PMOS管M2的漏极，并输出放大器负端输出信号N。
后级锁存器2的结构为：第八PMOS管M8的栅极和第十NMOS管M10的栅极连接，第九PMOS管M9的栅极和第十一NMOS管M11的栅极连接，作为后级锁存器2的两个输入端，分别接入放大器正端输出信号P和放大器负端输出信号N，提高了锁存的速度；
第六PMOS管M6、第七PMOS管M7、第十二NMOS管M12和第十三NMOS管M13构成互锁反相器，实现正反馈：第六PMOS管M6漏极、第八PMOS管M8漏极、第十NMOS管M10漏极和下拉NMOS管M14的漏极共同连接到第七PMOS管M7和第十三NMOS管M13的栅极，并经过反相器输出锁存器正端输出信号VOP；第十NMOS管M10的源极连接到第十二NMOS管M12的漏极；第七PMOS管M7漏极、第九PMOS管M9漏极、第十一NMOS管M11漏极和上拉PMOS管M15的漏极共同连接到第六PMOS管M6和第十二NMOS管M12的栅极，并经过反相器输出锁存器负端输出信号VON；第十一NMOS管M11的源极连接到第十三NMOS管M13的漏极；
第六PMOS管M6源极、第八PMOS管M8源极、第七PMOS管M7源极、第九PMOS管M9源极和上拉PMOS管M15的源极接电源电压VDD，第十二NMOS管M12、第十三NMOS管M13和下拉NMOS管M14的源极接地；上拉PMOS管M15的栅极接上拉信号K，下拉NMOS管M14的栅极接下拉信号KN。
亚稳态抑制电路3由第一同或门XNOR1、第二同或门XNOR2、延迟单元dly和D触发器构成：锁存器正端输出信号VOP和锁存器负端输出信号VON连接到第一同或门XNOR1的输入端，第一同或门XNOR1的输出和控制信号CKC连接到第二同或门XNOR2的输入端，第二同或门XNOR2的输出时钟信号CLK经过延迟单元dly产生时钟延迟信号CLKd，且时钟信号CLK连接到D触发器的复位端RST；时钟延迟信号CLKd接入D触发器的时钟端口CP，地电平接入D触发器的输入端D，D触发器的第一输出端Q和第二输出端
Figure BDA0003055370480000061
分别输出上拉信号K和下拉信号KN。
其中，D触发器工作过程为：当时钟信号CLK为1时，第一输出端Q输出的上拉信号K被复位为1，当时钟信号CLK为0时，且时钟延迟信号CLKd为下降沿时，D触发器触发，输入端D的信号被传送到第一输出端Q。
高速动态比较器的工作模式通过控制信号CKC控制，当控制信号CKC为1时，比较器处于复位模式，当控制信号CKC为0时，比较器处于比较模式。
复位模式具体过程为：
当控制信号CKC为1时，第三NMOS管M3和第四NMOS管M4导通，前级放大器1的放大器正端输出信号P和放大器负端输出信号N被拉低至0；第八PMOS管M8和第九PMOS管M9导通，锁存器正端输出信号VOP和锁存器负端输出信号VON被复位至0，第一同或门XNOR1输出1，控制信号CKC为1，所以第二同或门XNOR2输出1，尾电流管M5关闭。
比较模式具体过程为：
当控制信号CKC为0时，第三NMOS管M3和第四NMOS管M4关闭，放大器正端输出信号P和放大器负端输出信号N保持为0，第二同或门XNOR2输出为0，尾电流管M5导通，第一PMOS管M1和第二PMOS管M2对输入差分信号进行放大，放大后的差分信号即放大器正端输出信号P和放大器负端输出信号N作用于后级锁存器2，使第六PMOS管M6-第十三NMOS管M13进入正反馈状态，这里增加的第八PMOS管M8、第九PMOS管M9和第十NMOS管M10、第十一NMOS管M11用于加速正反馈的完成，进行放大器正端输出信号P和放大器负端输出信号N的比较，比较完成后，由第六PMOS管M6-第十三NMOS管M13构成的锁存结构迅速对放大器正端输出信号P和放大器负端输出信号N的电压差进行锁存，从而实现了快速比较的目的；
未出现亚稳态时，锁存器正端输出信号VOP和锁存器负端输出信号VON其中一个为0一个为1，第一同或门XNOR1输出0，此时控制信号CKC为0，所以第二同或门XNOR2输出时钟信号CLK为1，尾电流管M5关闭，无静态电流，降低了功耗；此时比较速度较快，第二同或门XNOR2输出时钟信号CLK变为1时，时钟延迟信号CLKd仍保持在1，所以D触发器并未工作，下拉NMOS管M14和上拉PMOS管M15一直处于关断状态；
若出现亚稳态情况，锁存器正端输出信号VOP和锁存器负端输出信号VON会在长时间内保持相同电平，此时第一同或门XNOR1输出为1，控制信号CKC为0，所以第二同或门XNOR2输出时钟信号CLK变为0，在时钟信号CLK保持为0的时候，时钟延迟信号CLKd由1变为0，此时D触发器触发，输出上拉信号K为0，输出下拉信号KN为1，下拉NMOS管M14和上拉PMOS管M15导通，迅速打破亚稳态，锁存器正端输出信号VOP变为1，锁存器负端输出信号VON变为0，通过第一同或门XNOR1和第二同或门XNOR2构成的反馈系统，时钟信号CLK变为1，尾电流管M5关闭，D触发器被重新复位，比较器也进入了复位状态。
本发明所提出的具有亚稳态抑制技术的高速动态比较器，将前级放大器1的第一PMOS管M1和第二PMOS管M2的漏极与后级锁存器2的输入直接相连，并且增加了下拉NMOS管M14和上拉PMOS管M15，加速了正反馈的完成，提高了比较器的比较速度；比较完成后通过反馈电路关断尾电流管M5，降低了功耗。并且采用了亚稳态抑制电路，在不引入明显延迟的情况下，有效抑制了比较器的亚稳态现象，因此不会降低比较器的速度，而且此亚稳态抑制电路的结构比较简单。下面结合仿真结果进行说明。
图2为本发明实现的动态比较器的关键节点瞬态波形。当输入1mV的输入信号时，比较器的比较时间dx约为100ps，复位时间dy约为20ps，总判决时间约为120ps，不会影响异步时序的完成，满足应用于10位100MHz SARADC的设计要求。
图3为本发明实现的具有亚稳态抑制技术的高速动态比较器发生亚稳态现象时的时序图。可看出当发生亚稳态时，在时钟信号CLK保持为0的时候，作为时钟信号CLK延迟的时钟延迟信号CLKd由1变为0，此时D触发器触发，上拉信号K为0，下拉信号KN为1，下拉NMOS管M14和上拉PMOS管M15导通，迅速打破亚稳态，锁存器正端输出信号VOP变为1，锁存器负端输出信号VON变为0，通过第一同或门XNOR1和第二同或门XNOR2构成的反馈系统，时钟信号CLK变为1，尾电流管M5关闭，D触发器被重新复位，比较器也进入了复位状态。可以看出此电路对于亚稳态现象抑制的有效性。
图4为本发明方法应用于10位100MHz SARADC中未采用亚稳态抑制技术的动态性能测试结果，无杂散动态范围(Spurious Free Dynamic Range，SFDR)为68.78dB，信噪失真比(Signal to Noise and Distortion Ratio，SNDR)为58.81dB。
图5为本发明方法应用于10位100MHz SARADC中并且采用亚稳态抑制技术的动态性能测试结果，SFDR为70.32dB，SNDR为60.97dB，可以看出采用了亚稳态抑制技术后，SNDR提高了2.16dB，说明了此技术改善了比较器的噪声性能。
以上所述仅为本发明的较佳实施方式，本发明的保护范围并不以上述实施方式为限，但凡本领域普通技术人员根据本发明所揭示内容所作的等效修饰或变化，皆应纳入权利要求书中记载的保护范围内。

Claims (7)

1.一种具有亚稳态抑制技术的高速动态比较器，其特征在于，该高速动态比较器包括前级放大器(1)、后级锁存器(2)和亚稳态抑制电路(3)；前级放大器(1)实现对输入差分信号的放大，两个输入端分别连接正端输入信号(VIP)和负端输入信号(VIN)，输出放大器正端输出信号(P)和放大器负端输出信号(N)给后级锁存器(2)；后级锁存器(2)实现输入信号的快速比较，输出锁存器正端输出信号(VOP)和锁存器负端输出信号(VON)到亚稳态抑制电路(3)；亚稳态抑制电路(3)用于亚稳态抑制，输出的时钟信号(CLK)连接到前级放大器(1)中尾电流管(M5)栅极，输出的下拉信号(KN)和上拉信号(K)分别连接到后级锁存器(2)中下拉NMOS管(M14)和上拉PMOS管(M15)栅极；
该高速动态比较器具有两种工作模式：复位模式和比较模式；通过控制信号(CKC)控制，当控制信号(CKC)为1时，比较器处于复位模式，当控制信号(CKC)为0时，比较器处于比较模式。
2.根据权利要求1所述的一种具有亚稳态抑制技术的高速动态比较器，其特征在于，所述前级放大器(1)的结构为：第一PMOS管(M1)和第二PMOS管(M2)的栅极作为输入端，分别连接正端输入信号(VIP)和负端输入信号(VIN)，源极共同连接到尾电流管(M5)的漏极，第一PMOS管(M1)的漏极连接到第三NMOS管(M3)的漏极，输出正端输出信号(P)，第二PMOS管(M2)的漏极连接到第四NMOS管(M4)的漏极，输出负端输出信号(N)；第三NMOS管(M3)和第四NMOS管(M4)的栅极共同接入控制信号(CKC)，源极接地；尾电流管(M5)的源极连接到电源电压(VDD)。
3.根据权利要求1所述的一种具有亚稳态抑制技术的高速动态比较器，其特征在于，所述后级锁存器(2)的结构为：
第八PMOS管(M8)的栅极和第十NMOS管(M10)的栅极连接，第九PMOS管(M9)的栅极和第十一NMOS管(M11)的栅极连接，作为后级锁存器(2)的两个输入端，分别接入放大器正端输出信号(P)和放大器负端输出信号(N)；
第六PMOS管(M6)、第七PMOS管(M7)、第十二NMOS管(M12)和第十三NMOS管(M13)构成互锁反相器，实现正反馈；第六PMOS管(M6)漏极、第八PMOS管(M8)漏极、第十NMOS管(M10)漏极和下拉NMOS管(M14)漏极共同连接到第七PMOS管(M7)和第十三NMOS管(M13)的栅极，并经过反相器输出锁存器正端输出信号(VOP)；第十NMOS管(M10)的源极连接到第十二NMOS管(M12)的漏极；第七PMOS管(M7)漏极、第九PMOS管(M9)漏极、第十一NMOS管(M11)漏极和上拉PMOS管(M15)漏极共同连接到第六PMOS管(M6)和第十二NMOS管(M12)的栅极，并经过反相器输出锁存器负端输出信号(VON)；第十一NMOS管(M11)的源极连接到第十三NMOS管(M13)的漏极；
第六PMOS管(M6)源极、第八PMOS管(M8)源极、第七PMOS管(M7)源极、第九PMOS管(M9)源极和上拉PMOS管(M15)源极连接到电源电压(VDD)，第十二NMOS管(M12)源极、第十三NMOS管(M13)源极和下拉NMOS管(M14)源极接地；上拉PMOS管(M15)的栅极连接上拉信号(K)，下拉NMOS管(M14)的栅极连接下拉信号(KN)。
4.根据权利要求1所述的一种具有亚稳态抑制技术的高速动态比较器，其特征在于，所述亚稳态抑制电路(3)由第一同或门(XNOR1)、第二同或门(XNOR2)、延迟单元(dly)和D触发器构成，锁存器正端输出信号(VOP)和锁存器负端输出信号(VON)连接到第一同或门(XNOR1)的两个输入端，第一同或门(XNOR1)的输出和控制信号(CKC)连接到第二同或门(XNOR2)的两个输入端，第二同或门(XNOR2)输出的时钟信号(CLK)经过延迟单元(dly)产生时钟延迟信号(CLKd)；D触发器的复位端(RST)连接时钟信号(CLK)，时钟端口(CP)连接时钟延迟信号(CLKd)，输入端(D)连接地电平，第一输出端(Q)和第二输出端
Figure FDA0003055370470000021
分别输出上拉信号(K)和下拉信号(KN)。
5.根据权利要求4所述的一种具有亚稳态抑制技术的高速动态比较器，其特征在于，所述D触发器，当时钟信号(CLK)为1时，第一输出端(Q)输出的上拉信号(K)被复位为1，当时钟信号(CLK)为0时，且时钟延迟信号(CLKd)为下降沿时，D触发器触发，输入端(D)的信号被传送到第一输出端(Q)。
6.根据权利要求1所述的一种具有亚稳态抑制技术的高速动态比较器，其特征在于，所述复位模式的工作过程为：当控制信号(CKC)为1时，第三NMOS管(M3)和第四NMOS管(M4)导通，前级放大器(1)的放大器正端输出信号(P)和放大器负端输出信号(N)被拉低至0；后级锁存器(2)的第八PMOS管(M8)和第九PMOS管(M9)导通，锁存器正端输出信号(VOP)和锁存器负端输出信号(VON)被复位至0，第一同或门(XNOR1)输出1，控制信号(CKC)为1，所以第二同或门(XNOR2)输出1，尾电流管(M5)关闭。
7.根据权利要求1所述的一种具有亚稳态抑制技术的高速动态比较器，其特征在于，所述比较模式的工作过程为：当控制信号(CKC)为0时，第三NMOS管(M3)和第四NMOS管(M4)关闭，放大器正端输出信号(P)和放大器负端输出信号(N)保持为0，第二同或门(XNOR2)输出为0，尾电流管(M5)导通，第一PMOS管(M1)和第二PMOS管(M2)对正端输入信号(VIP)和负端输入信号(VIN)进行放大，输出放大器正端输出信号(P)和放大器负端输出信号(N)给后级锁存器(2)，使第六PMOS管(M6)-第十三NMOS管(M13)进入正反馈状态，进行放大器正端输出信号(P)和放大器负端输出信号(N)的比较，比较完成后，迅速对放大器正端输出信号(P)和放大器负端输出信号(N)的电压差进行锁存，从而实现快速比较；
未出现亚稳态情况时，锁存器正端输出信号(VOP)和锁存器负端输出信号(VON)其中一个为0一个为1，第一同或门(XNOR1)输出0，控制信号(CKC)为0，所以第二同或门(XNOR2)输出时钟信号(CLK)为1，尾电流管(M5)关闭，无静态电流；此时比较速度较快，第二同或门(XNOR2)输出时钟信号(CLK)变为1时，时钟延迟信号(CLKd)仍保持在1，所以D触发器并未工作，下拉NMOS管(M14)和上拉PMOS管(M15)一直处于关断状态；
若出现亚稳态情况，锁存器正端输出信号(VOP)和锁存器负端输出信号(VON)会在长时间内保持相同电平，第一同或门(XNOR1)输出为1，控制信号(CKC)为0，所以第二同或门(XNOR2)输出时钟信号(CLK)变为0，在时钟信号(CLK)保持为0的时候，时钟延迟信号(CLKd)由1变为0，此时D触发器触发，输出上拉信号(K)为0，输出下拉信号(KN)为1，下拉NMOS管(M14)和上拉PMOS管(M15)导通，迅速打破亚稳态，锁存器正端输出信号(VOP)变为1，锁存器负端输出信号(VON)变为0，通过第一同或门(XNOR1)和第二同或门(XNOR2)构成的反馈系统，时钟信号(CLK)变为1，尾电流管(M5)关闭，D触发器被重新复位，比较器也进入了复位状态。
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