CN109150182B - 一种适用于比较器的亚稳态检测电路 - Google Patents

一种适用于比较器的亚稳态检测电路 Download PDF

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Abstract

一种适用于比较器的亚稳态检测电路，属于模拟集成电路技术领域。包括异步逻辑模块、亚稳态检测模块和亚稳态标志位产生模块，异步逻辑模块用于产生比较器逻辑信号，亚稳态检测模块用于产生第一输出信号，当第一输出信号为1时表示比较器未出现亚稳态，当第一输出信号为0时表示比较器可能出现亚稳态，此时利用亚稳态标志位产生模块进一步检测比较器是否真的出现亚稳态，当亚稳态标志位产生模块输出的第二输出信号为1时表示亚稳态真实，当第二输出信号为0时表示亚稳态不真实。本发明用于检测比较器是否出现亚稳态，避免比较器出现比较时间过长或比较出错的情况，能够适用于高速高精度SAR ADC电路中。

Description

一种适用于比较器的亚稳态检测电路
技术领域
本发明属于模拟集成电路技术领域，涉及一种适用于比较器的亚稳态检测电路，具体涉及一种应用于逐次逼近型模数转换器(SAR ADC)中比较器的亚稳态检测电路。
背景技术
逐次逼近型模数转换器(SAR ADC)核心结构主要包括：数字模拟转换器DAC、比较器、逻辑电路和控制电路，SAR ADC的工作原理是基于二进制搜索算法。输入信号经采样保持后，在DAC输出端得到相应电压值，电压值通过比较器进行第一次比较，由比较结果确定SAR ADC的第一位输出码字，同时该结果改变DAC的输出电压值，以供下一次比较器比较，此过程排除了不可能的部分，减小此后的搜索范围。N位的SAR ADC经过N次比较即得到N位输出码，完成对一个模拟电压量化的过程。
对于高速高精度的SAR ADC而言，比较器的速度和精度对整个SAR ADC的影响至关重要，当DAC输出端电压很小，也即比较器输入端电压非常接近时，比较器需要很长的时间才能输出比较结果，更严重时会出现比较出错的情况。而这种比较器两个输入端的输入电压非常接近，以至于比较器需要很长的时间才能输出比较结果的情况称之为比较器出现了亚稳态。
发明内容
针对比较器出现亚稳态导致比较时间过长或出现比较错误的情况，本发明提出一种适用于比较器的亚稳态检测电路，可以检测比较器是否出现亚稳态，能够应用在高速高精度SARADC电路中。
本发明的技术方案为：
一种适用于比较器的亚稳态检测电路，包括异步逻辑模块、亚稳态检测模块和亚稳态标志位产生模块，
所述异步逻辑模块包括第一二路选择器、第二二路选择器、第一或非门、第一延时单元和第一缓冲器，
所述第一二路选择器的第一输入端连接所述比较器的第一输出端，其第二输入端连接PN码，其输出端连接第一或非门的第一输入端；
所述第二二路选择器的第一输入端连接所述比较器的第二输出端，其第二输入端连接所述PN码的反相信号，其输出端连接第一或非门的第二输入端；
第一或非门的第三输入端连接所述比较器的复位信号，其输出端依次通过所述第一延时单元和第一缓冲器后产生比较器时钟信号连接所述比较器的时钟端；
所述亚稳态检测模块包括第二延时单元、第二或非门和第一D触发器，
第二或非门的两个输入端分别连接所述比较器的第一输出端和第二输出端，其输出端连接第一D触发器的数据输入端；
第一D触发器的时钟端连接所述比较器时钟信号经过第二延时单元后的信号，其复位端连接所述比较器时钟信号，其负向输出端输出第一输出信号；
所述第一输出信号的反相信号连接所述第一二路选择器和第二二路选择器的选择端；
所述亚稳态标志位产生模块包括第二D触发器、第三D触发器、第四或非门、第三延时单元和与门，
第二D触发器的数据输入端连接所述比较器的第一输出端，其时钟端连接所述第一输出信号的反相信号，其输出端连接第四或非门的第一输入端；
第三D触发器的数据输入端连接所述比较器的第二输出端，其时钟端连接所述第一输出信号的反相信号，其输出端连接第四或非门的第二输入端；
与门的第一输入端连接第四或非门的输出端，其第二输入端连接所述第一输出信号的反相信号通过第三延时单元后的信号，其输出端输出第二输出信号。
具体的，所述亚稳态检测电路应用于逐次逼近模数转换器中的比较器时，所述亚稳态检测模块还包括第三或非门，第三或非门的第一输入端连接所述第一输出信号，其第二输入端连接所述逐次逼近模数转换器中计数器的第一计数信号，其输出端输出所述第一输出信号的反相信号；其中所述第一计数信号仅在所述逐次逼近模数转换器量化完第i位后翻转为高电平；
所述亚稳态标志位产生模块还包括寄存器组，所述寄存器组的数据输入端连接所述逐次逼近模数转换器中计数器的第二计数信号，其时钟端连接所述第二输出信号，其复位端连接所述逐次逼近模数转换器的采样使能信号的反相信号，其输出端输出第三输出信号；所述第二计数信号仅在所述逐次逼近模数转换器量化第i位时为高电平。
本发明的工作过程为：
本发明通过亚稳态检测模块检测比较器是否可能出现亚稳态，当第一输出信号为1时表示比较器未出现亚稳态，第一二路选择器和第二二路选择器分别选择比较器第一输出端和比较器第二输出端的输出信号。
当第一输出信号为0时表示比较器可能出现亚稳态，第一二路选择器和第二二路选择器分别选择PN码和PN码的反相信号，并利用亚稳态标志位产生模块进一步检测比较器是否真的出现亚稳态；当第二输出信号为1时表示亚稳态真实，当第二输出信号为0时表示亚稳态不真实。
本发明的有益效果为：本发明用于检测比较器是否出现亚稳态，避免比较器出现比较时间过长或比较出错的情况，能够适用于高速高精度SAR ADC电路中。
附图说明
图1为本发明的异步逻辑模块的结构示意图。
图2为本发明的亚稳态检测模块的结构示意图。
图3为本发明的亚稳态标志位产生模块的结构示意图。
图4为本发明应用于SAR ADC时计数器产生的第一计数信号S和控制信号的时序图。
图5为本发明应用于SAR ADC时计数器产生的第二计数信号SC和控制信号时序图。
具体实施方式
下面结合附图和具体实施例，详细描述本发明的技术方案。
本发明提出的亚稳态检测电路适用于检测差分输出形式的比较器，包括异步逻辑模块、亚稳态检测模块和亚稳态标志位产生模块，异步逻辑模块如图1所示，包括第一二路选择器MUX_P、第二二路选择器MUX_N、第一或非门NOR1、第一延时单元和第一缓冲器，第一二路选择器MUX_P的第一输入端连接比较器的第一输出端，其第二输入端连接PN码PN，其输出端连接第一或非门NOR1的第一输入端；PN码随机产生1或0；第二二路选择器MUX_N的第一输入端连接比较器的第二输出端，其第二输入端连接PN码的反相信号
Figure BDA0001780326720000031
其输出端连接第一或非门NOR1的第二输入端；第一或非门NOR1的第三输入端连接比较器复位信号STOPCOMP，其输出端依次通过第一延时单元和第一缓冲器后产生比较器时钟信号CKCOMP连接比较器的时钟端，第一或非门NOR1的输出经过第一延时单元Delay延时后得到时钟Lck，Lck经过第一缓冲器后得到比较器时钟信号CKCOMP，第一缓冲器由两个反相器构组成。
亚稳态检测模块如图2所示，包括第二延时单元、第二或非门NOR2和第一D触发器DFF1，第二或非门NOR2的两个输入端分别连接比较器的第一输出端和第二输出端，其输出端连接第一D触发器DFF1的数据输入端；第一D触发器DFF1的时钟端连接比较器时钟信号CKCOMP经过第二延时单元后的信号，其复位端连接比较器时钟信号CKCOMP，其负向输出端输出第一输出信号MDN；第一输出信号的反相信号MD连接第一二路选择器MUX_P和第二二路选择器MUX_N的选择端；比较器时钟信号CKCOMP经过第二延时单元DelayMD延时后得到时钟ckMD作为第一D触发器DFF1的时钟。
当第一输出信号MDN为1时表示比较器未出现亚稳态，当第一输出信号MDN为0时表示比较器可能出现亚稳态，此时利用亚稳态标志位产生模块进一步检测比较器是否真的出现亚稳态。
亚稳态标志位产生模块如图3所示，包括第二D触发器DFF2_P、第三D触发器DFF2_N、第四或非门NOR4、第三延时单元和与门AND，第二D触发器DFF2_P的数据输入端连接比较器的第一输出端，其时钟端连接第一输出信号的反相信号MD，其输出端连接第四或非门NOR4的第一输入端；第三D触发器DFF2_N的数据输入端连接比较器的第二输出端，其时钟端连接第一输出信号的反相信号MD，其输出端连接第四或非门NOR4的第二输入端；与门AND的第一输入端连接第四或非门NOR4的输出端，其第二输入端连接第一输出信号的反相信号MD通过第三延时单元后的信号，其输出端输出第二输出信号MDreal。其中第三延时单元的延时时间为第二D触发器DFF2_P和第四或非门NOR4的延时之和。
当第一输出信号MDN为0时表示比较器可能出现亚稳态，亚稳态标志位产生模块进一步检测比较器是否真的出现亚稳态，当第二输出信号为1时表示亚稳态真实，当第二输出信号为0时表示亚稳态不真实。
下面以将本发明应用于逐次逼近模数转换器SAR ADC的比较器检测SAR ADC每次量化时比较器是否处于亚稳态为例，详细说明本发明的工作过程。
当本发明的亚稳态检测电路应用于逐次逼近模数转换器中的比较器时，亚稳态检测模块还包括第三或非门NOR3，第三或非门NOR3的第一输入端连接第一输出信号MDN，其第二输入端连接逐次逼近模数转换器中计数器的第一计数信号S<i>，其输出端输出第一输出信号的反相信号MD；其中第一计数信号S<i>仅在逐次逼近模数转换器量化完第i位后翻转为高电平，第一计数信号S<i>的作用是用于检测亚稳态的比较位，若i＝1，则检测所有比较位，否则i-1～1位的比较不会被检测是否出现亚稳态。
亚稳态标志位产生模块还包括反相器和寄存器组，寄存器组的数据输入端连接第二计数信号SC<N:1>，第二计数信号SC<N:1>中的SC<i>仅在逐次逼近模数转换器量化第i位时为高电平，其时钟端连接第二输出信号MDreal，其复位端连接逐次逼近模数转换器的采样使能信号CKSAMP经过反相器后的信号，其输出端输出第三输出信号MDF<N:1>。
本实施例通过复用SAR ADC中的计数器实现检测SAR ADC每次量化时比较器是否处于亚稳态，计数器输出端第一计数信号S和第二计数信号SC是SAR ADC中计数器的两个输出，其计数效果相同，波形分别如图4和图5所示，当SAR ADC进行一次量化时，检测比较器亚稳态的方法包括如下步骤：
1、采样使能信号CKSAMP置1，比较器复位信号STOPCOMP置1，SAR ADC以DAC双端采样为例，DAC两个电容阵列CDAC分别采样开始。
2、采样使能信号CKSAMP置0，采样结束，DAC两个电容阵列CDAC输出待比较的电压CDAC+和CDAC-，比较器复位信号STOPCOMP置0，进入比较阶段。
3、判断比较器是否进入亚稳态，并根据判断结果作相应处理，此过程由亚稳态检测模块完成，具体步骤如下：
3.1、采样时比较器处于复位阶段，比较器两个输出端的输出信号QP0＝QN0＝0，比较器时钟信号CKCOMP上升沿来临，比较器开始比较CDAC+和CDAC-大小，假设自比较器时钟信号CKCOMP上升沿来临到比较器比较出结果所需的时间为Tcomp；
3.2、比较器时钟信号CKCOMP经过第二延时单元DelayMD延时ctl2时间后得到时钟ckMD作为第一D触发器DFF1的时钟，假设此延时为Tmd；
3.3、比较器的两个输出端的输出信号QP0和QN0经过第二或非门NOR2得到的QMD信号作为步骤3.2中第一D触发器DFF1的数据输入，假设第二或非门NOR2延时为Tnor；
3.4、步骤3.2中的第一D触发器DFF1的负向输出端输出的第一输出信号MDN与计数器输出的第一计数信号S<i>经过第三或非门NOR3得到第一输出信号的反相信号MD，第一输出信号的反相信号MD为0时，说明亚稳态可能出现，转步骤4，否则转步骤5；
4、第一输出信号的反相信号MD输出为1说明亚稳态可能出现，第一输出信号的反相信号MD作为第一二路选择器MUX_P和第二二路选择器MUX_N的选择信号，致使第一二路选择器MUX_P选择输出PN码PN，第二二路选择器MUX_N选择输出PN码的反相信号PN。
5、第一输出信号的反相信号MD输出为0说明亚稳态未出现，第一输出信号的反相信号MD作为第一二路选择器MUX_P和第二二路选择器MUX_N的选择信号，致使第一二路选择器MUX_P选择比较器第一输出端的输出信号QP0，第二二路选择器MUX_N选择比较器第二输出端的输出信号QN0。
6、检验步骤4中亚稳态真实性，此步骤由亚稳态标志位产生模块完成。
由于步骤3.2中的第一D触发器DFF1在时钟ckMD的作用下采样到步骤3.3中的QMD信号，其输出第一输出信号的反相信号MD作为亚稳态产生与否的一个标志。但由于D触发器延时的存在，可能在第一输出信号的反相信号MD驱使第一二路选择器MUX_P和第二二路选择器MUX_N选择输出时，比较器已经比较出了结果，比较器的两个输出端的输出信号QP0和QN0已分别通过第一二路选择器MUX_P和第二二路选择器MUX_N输出，这种情况实际上并非真实的亚稳态。这时由亚稳态标志位产生模块检验是否出现真的亚稳态，当第一输出信号的反相信号MD为1时表明出现了可能的亚稳态，利用第一输出信号的反相信号MD作为第二D触发器DFF2_P和第三D触发器DFF2_N的时钟，锁存第一输出信号的反相信号MD上升沿来临时的比较器两个输出端产生的输出信号QP0和QN0，二者通过第四或非门NOR4得到MDerror信号。
若MDerrorB信号为1即QP0＝QN0＝0，则表明此时比较器仍未比较出结果，也即亚稳态真实，第二输出信号MDreal被置为1。第二输出信号MDreal作为时钟触发寄存器组RegMDF<N:1>的输出MDF<N:1>即第三输出信号输出计数器结果SC<N:1>。
若MDerrorB信号为0即QP0＝1/0，QN0＝0/1，则表明此时比较器比较出结果，也即亚稳态不真实，第二输出信号MDreal信号保持为0。寄存器组RegMDF<N:1>的输出MDF<N:1>即第三输出信号仍保持复位结果，即全0。
本实施例中通过第二输出信号MDreal判断SAR ADC的比较器是否出现亚稳态，寄存器组RegMDF<N:1>的输出MDF<N:1>作为亚稳态的标志位；第二输出信号MDreal为1则出现亚稳态，且MDF<N:1>中为1的那一位为亚稳态产生位，第二输出信号MDreal为0则未出现亚稳态，MDF<N:1>均保持为0。
综上所述，本发明提出了适用于比较器的亚稳态检测电路，能够应用于SAR ADC中检测每次量化时比较器是否处于亚稳态，值得说明的是本发明提出的亚稳态检测电路不止可以适用于SAR ADC的比较器，对于其他任何可能出现亚稳态的比较器都适用，本领域的普通技术人员可以根据本发明公开的这些技术启示做出各种不脱离本发明实质的其它各种具体变形和组合，这些变形和组合仍然在本发明的保护范围内。

Claims (1)

1.一种适用于比较器的亚稳态检测电路，其特征在于，包括异步逻辑模块、亚稳态检测模块和亚稳态标志位产生模块，
所述异步逻辑模块包括第一二路选择器、第二二路选择器、第一或非门、第一延时单元和第一缓冲器，
所述第一二路选择器的第一输入端连接所述比较器的第一输出端，其第二输入端连接PN码，其输出端连接第一或非门的第一输入端；
所述第二二路选择器的第一输入端连接所述比较器的第二输出端，其第二输入端连接所述PN码的反相信号，其输出端连接第一或非门的第二输入端；
第一或非门的第三输入端连接所述比较器的复位信号，其输出端依次通过所述第一延时单元和第一缓冲器后产生比较器时钟信号连接所述比较器的时钟端；
所述亚稳态检测模块包括第二延时单元、第二或非门和第一D触发器，
第二或非门的两个输入端分别连接所述比较器的第一输出端和第二输出端，其输出端连接第一D触发器的数据输入端；
第一D触发器的时钟端连接所述比较器时钟信号经过第二延时单元后的信号，其复位端连接所述比较器时钟信号，其负向输出端输出第一输出信号；
所述第一输出信号的反相信号连接所述第一二路选择器和第二二路选择器的选择端；
所述亚稳态标志位产生模块包括第二D触发器、第三D触发器、第四或非门、第三延时单元和与门，
第二D触发器的数据输入端连接所述比较器的第一输出端，其时钟端连接所述第一输出信号的反相信号，其输出端连接第四或非门的第一输入端；
第三D触发器的数据输入端连接所述比较器的第二输出端，其时钟端连接所述第一输出信号的反相信号，其输出端连接第四或非门的第二输入端；
与门的第一输入端连接第四或非门的输出端，其第二输入端连接所述第一输出信号的反相信号通过第三延时单元后的信号，其输出端输出第二输出信号；
所述亚稳态检测电路应用于逐次逼近模数转换器中的比较器时，所述亚稳态检测模块还包括第三或非门，第三或非门的第一输入端连接所述第一输出信号，其第二输入端连接所述逐次逼近模数转换器中计数器的第一计数信号，其输出端输出所述第一输出信号的反相信号；其中所述第一计数信号仅在所述逐次逼近模数转换器量化完第i位后翻转为高电平；
所述亚稳态标志位产生模块还包括寄存器组，所述寄存器组的数据输入端连接所述逐次逼近模数转换器中计数器的第二计数信号，其时钟端连接所述第二输出信号，其复位端连接所述逐次逼近模数转换器的采样使能信号的反相信号，其输出端输出第三输出信号；所述第二计数信号仅在所述逐次逼近模数转换器量化第i位时为高电平。
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