CN110147037B - 时间数字转换器调节方法及装置 - Google Patents

Abstract

本申请提供一种时间数字转换器调节方法，方法包括：针对每条延迟链，每调节一次该延迟链的输入位置后向调节的输入位置输入N次触发信号，获取每个触发信号在该延迟链上的进位数；依据各次调节的进位数选择最佳输入位置配置该延迟链；每调节一次主延迟链的抽头位置后，向主延迟链的最佳输入位置输入M次触发信号，获取每个触发信号在各条延迟链上的进位数的均值；依据各次调节的均值选择最佳抽头位置配置主延迟链。通过改变每条延迟链的输入位置以实现链内调节优化，再通过改变主延迟链的抽头位置以实现链间调节优化，进而使得TDC中的每一延迟单元的延迟尽可能保持一致，达到提高TDC时间测量精度的目的。

Description

时间数字转换器调节方法及装置

技术领域

本申请涉及时间数字转换器(TDC，Timer Digital Converter)技术领域，尤其涉及一种时间数字转换器调节方法及装置。

背景技术

高精度的时间数字转换器技术广泛应用于时频测量、卫星导航、医疗等领域。以基于TOF(Time of flight，飞行时间)技术的正电子发射断层成像PET(Positron EmissionTomography)系统为例，通过利用TDC技术测量两个光子到达探测器的时间差来对湮灭事件在响应线(LOR，Line of Response)上的位置进行计算。然而，由于TDC中延迟链包含的各个延迟单元的延迟时间存在非线性误差，各延迟单元的延迟一致性比较差，因此导致TDC的时间测量精度受到影响。

发明内容

有鉴于此，本申请提供一种时间数字转换器调节方法及装置，以解决TDC时间测量精度低的问题。

根据本申请实施例的第一方面，提供一种时间数字转换器调节方法，所述时间数字转换器包括多条延迟链，且由一条主延迟链和至少一条从延迟链组成，主延迟链上的抽头位置的输出作为从延迟链的输入，所述方法包括链内调节S1和链间调节S2：

S1：针对每条延迟链，每调节一次该延迟链的输入位置后向调节的输入位置输入N次触发信号，并获取每次输入的触发信号在该延迟链上的进位数；依据各次调节对应获取的进位数，从各次调节的输入位置中选择最佳输入位置配置该延迟链；

S2：每调节一次主延迟链针对每条从延迟链的抽头位置后，向主延迟链的最佳输入位置输入M次触发信号，并获取每次输入的触发信号在各条延迟链上的进位数的均值；依据各次调节对应获取的均值，从各次调节的抽头位置中选择最佳抽头位置配置主延迟链。

根据本申请实施例的第二方面，提供一种时间数字转换器调节装置，所述时间数字转换器包括多条延迟链，且由一条主延迟链和至少一条从延迟链组成，主延迟链上的抽头位置的输出作为从延迟链的输入，所述装置包括：

链内调节模块，用于针对每条延迟链，每调节一次该延迟链的输入位置后向调节的输入位置输入N次触发信号，并获取每次输入的触发信号在该延迟链上的进位数；依据各次调节对应获取的进位数，从各次调节的输入位置中选择最佳输入位置配置该延迟链；

链间调节模块，用于每调节一次主延迟链针对每条从延迟链的抽头位置后，向主延迟链的最佳输入位置输入M次触发信号，并获取每次输入的触发信号在各条延迟链上的进位数的均值；依据各次调节对应获取的均值，从各次调节的抽头位置中选择最佳抽头位置配置主延迟链。

应用本申请实施例，对于链内调节的过程：针对每条延迟链，每调节一次该延迟链的输入位置后向调节的输入位置输入N次触发信号，并获取每次输入的触发信号在该延迟链上的进位数；依据各次调节对应获取的进位数，从各次调节的输入位置中选择最佳输入位置配置该延迟链；对于链间调节的过程：每调节一次主延迟链针对每条从延迟链的抽头位置后，向主延迟链的最佳输入位置输入M次触发信号，并获取每次输入的触发信号在各条延迟链上的进位数的均值；依据各次调节对应获取的均值，从各次调节的抽头位置中选择最佳抽头位置配置主延迟链。

基于上述描述可知，针对每条延迟链，通过多次改变输入位置得到的进位数选择最佳输入位置，以实现链内延迟调节优化，然后再通过多次改变主延迟链的抽头位置得到的各延迟链的进位数的均值选择最佳抽头位置，以实现链间延迟调节优化，进而使得TDC包括的各条延迟链中的每一延迟单元的延迟尽可能保持一致，达到提高TDC时间测量精度的目的。

附图说明

图1为本申请根据一示例性实施例示出的一种粗时间测量和细时间测量结合的示意图；

图2A为本申请根据一示例性实施例示出的一种时间数字转换器调节方法的实施例流程图；

图2B为本申请根据图2A所示实施例示出的一种时间数字转换器的调节结构示意图；

图2C为本申请根据图2A所示实施例示出的一种时间数字转换器优化前和优化后的码密度对比示意图；

图3为本申请根据一示例性实施例示出的另一种时间数字转换器调节方法的实施例流程图；

图4为本申请根据一示例性实施例示出的一种电子设备的硬件结构图；

图5为本申请根据一示例性实施例示出的一种时间数字转换器调节装置的实施例结构图。

具体实施方式

这里将详细地对示例性实施例进行说明，其示例表示在附图中。下面的描述涉及附图时，除非另有表示，不同附图中的相同数字表示相同或相似的要素。以下示例性实施例中所描述的实施方式并不代表与本申请相一致的所有实施方式。相反，它们仅是与如所附权利要求书中所详述的、本申请的一些方面相一致的装置和方法的例子。

在本申请使用的术语是仅仅出于描述特定实施例的目的，而非旨在限制本申请。在本申请和所附权利要求书中所使用的单数形式的“一种”、“所述”和“该”也旨在包括多数形式，除非上下文清楚地表示其他含义。还应当理解，本文中使用的术语“和/或”是指并包含一个或多个相关联的列出项目的任何或所有可能组合。

应当理解，尽管在本申请可能采用术语第一、第二、第三等来描述各种信息，但这些信息不应限于这些术语。这些术语仅用来将同一类型的信息彼此区分开。例如，在不脱离本申请范围的情况下，第一信息也可以被称为第二信息，类似地，第二信息也可以被称为第一信息。取决于语境，如在此所使用的词语“如果”可以被解释成为“在……时”或“当……时”或“响应于确定”。

由于基于FPGA(Field-Programmable Gate Array，现场可编程门阵列)内部专用延迟链的TDC技术具有易于集成、可重复利用、低成本的优点，因此被广泛应用于时频测量、卫星导航、医疗等领域。

在使用TDC技术进行时间测量过程中，采用的是粗时间测量和细时间测量相结合的方法，以医学领域中TOF-PET(正电子发射断层成像设备)使用TDC技术为例，对于粗时间测量，统计的是从探测器开启到探测到光子触发信号所经历的系统时钟周期个数，对于细时间测量，是将探测到的光子触发信号输入TDC的延迟链中，由延迟链输出的触发信号进位数和延迟链中单个延迟单元的延迟时间确定细时间(即触发信号的延迟时间)。

如图1所示，为粗时间测量和细时间测量结合示意图，图1中全局起始点为探测器开启时间点，c点为光子触发信号输入TDC时间点，即探测器探测到的时间点。t11为TDC需要测量的c点的光子触发信号的细时间，即将探测到的光子触发信号输入TDC的延迟链后，在系统时钟上升沿处(由系统的STOP信号触发)获取触发信号在TDC延迟链上的进位数，并由进位数和单个延迟单元的延迟时间计算延时时间t11，c点的粗时间是从全局起始点开始到探测到c点之间的4个系统时钟周期，待测量时间t1为c点的光子触发信号的触发时间，由4个系统时钟周期的时间减去t11得到t1。

然而，由于TDC中延迟链包含的各个延迟单元的延迟时间存在非线性误差，各延迟单元的延迟一致性比较差，因此导致TDC的时间测量精度受到影响。

为解决上述问题，本申请提出一种时间数字转换器调节方法，所述时间数字转换器包括多条延迟链，且由一条主延迟链和至少一条从延迟链组成，主延迟链上的抽头位置的输出作为从延迟链的输入，链内调节包括：针对每条延迟链，每调节一次该延迟链的输入位置后向调节的输入位置输入N次触发信号，并获取每次输入的触发信号在该延迟链上的进位数；依据各次调节对应获取的进位数，从各次调节的输入位置中选择最佳输入位置配置该延迟链；链间调节包括：每调节一次主延迟链针对每条从延迟链的抽头位置后，向主延迟链的最佳输入位置输入M次触发信号，并获取每次输入的触发信号在各条延迟链上的进位数的均值，然后依据各次调节对应获取的均值，从各次调节的抽头位置中选择最佳抽头位置配置主延迟链。

基于上述描述可知，针对每条延迟链，通过多次改变输入位置得到的进位数选择最佳输入位置，以实现链内延迟调节优化，然后再通过多次改变主延迟链的抽头位置得到的各延迟链的进位数的均值选择最佳抽头位置，以实现链间延迟调节优化，进而使得TDC包括的各条延迟链中的每一延迟单元的延迟尽可能保持一致，达到提高TDC时间测量精度的目的。

下面以具体实施例对本申请提出的时间数字转换器调节方法进行详细阐述。

图2A为本申请根据一示例性实施例示出的一种时间数字转换器调节方法的实施例流程图，所述时间数字转换器调节方法可以应用在设有时间数字转换器的电子设备上，所述时间数字转换器包括多条延迟链，每条延迟链包括多个数量相同的延迟单元，且该多条延迟链由一条主延迟链和至少一条从延迟链组成，主延迟链上的抽头位置的输出作为从延迟链的输入。

如图2A所示，所述时间数字转换器调节方法包括链内调节过程和链间调节过程，具体包括如下步骤：

链内调节过程：

步骤201：针对每条延迟链，每调节一次该延迟链的输入位置后向调节的输入位置输入N次触发信号，并获取每次输入的触发信号在该延迟链上的进位数。

在一个例子中，延迟链的输入位置的调节次数可以根据实践经验决定。对于每次调节，输入的触发信号的次数N也可以根据实际需求设置，由于后续需要利用N次触发信号对应得到的N个进位数进行标准差率计算，因此N的设置满足统计学的要求即可。

在一实施例中，针对获取每次输入的触发信号在该延迟链上的进位数的过程，每次向调节的输入位置输入触发信号后，在下一个系统时钟周期开始时(即在系统时钟周期上升沿处触发stop信号)采集延迟链的输出结果，并依据所述输出结果确定该触发信号在延迟链上的进位数。

示例性的，延迟链的输出结果包含各个延迟单元输出的二进制数，触发信号在延迟链上的进位数为二进制数出现跳变的位置序号(即0到1的跳变)，如果出现跳变的位置序号有多个，可以将多个跳变位置序号的均值作为触发信号在延迟链上的进位数。其中，跳变位置序号指的是出现跳变的延迟单元在延迟链的序号。

在一实施例中，触发信号可以是外部振荡器输出的脉冲信号，如果以TOF-PET为例，也可以是TOF-PET进行正常扫描时探测到的光子触发信号或者将TOF-PET中的探测器的晶体本底辐射的信号作为触发信号。

目前为了实现TDC的高精度时间测量，通常采取的是单延迟链结构求均值(即通过设置多个输入位置使得输出结果中包含多个跳变，并将多个跳变位置序号的均值作为触发信号在延迟链上的进位数)或者多延迟链结构求均值(即将各延迟链的进位数求均值)。然而对于单延迟链结构，输入位置数量越多，测量的时间精度越高，但要求的延迟链长度越长，对于多延迟链结构，延迟链的数量越多，测量的时间精度越高，但需要平衡FPGA资源和设计结构复杂之间的关系。

基于上述分析，在本实施例中，每条延迟链可以至少包括两个输入位置，且每条延迟链的其中一个输入位置固定配置于该延迟链的起始延迟单元位置，其他的输入位置用于在链内调节过程中进行调节，以实现单延迟链结构和多延迟链结构的结合，在同样测量精度条件下，这种结合方式不需要在每条延迟链上配置过多的输入位置，也不需要设置过多的延迟链，从而避免了延迟链过多导致的校准结构复杂，FPGA资源和功耗消耗过多的问题。

示例性的，时间数字转换器中可以设置两条延迟链结构，一条作为主延迟链，另一条作为从延迟链，且每条延迟链可以包括两个输入位置。

以触发信号是外部振荡器输出的脉冲信号为例，外部振荡器的脉冲信号输出频率小于TDC所在设备的系统时钟频率，以保证能够实现测量每个脉冲信号在延迟链上的进位数，如图2B所示，延迟链1作为主延迟链，延迟链2作为从延迟链，延迟链1和延迟链2的起始延迟单元均为最右边的延迟单元，对于延迟链1，输入位置1固定配置于起始延迟单元，输入位置2用于进行链内调节，对于延迟链2，输入位置3固定配置于起始延迟单元，输入位置4用于进行链内调节，由于每条延迟链有两个输入位置，因此两条延迟链的输出结果中会出现两个跳变位置。

在对延迟链1进行链内调节时，控制选择器选择外部振荡器，并且每调节一次输入位置2，就控制外部振荡器输出N个脉冲信号，脉冲信号通过输入位置1和输入位置2进入延迟链1后在延迟单元中依次传递，在有STOP信号触发时，采集延迟链1的输出结果，并将输出结果中出现的两个跳变位置序号的均值作为脉冲信号在延迟链1上的进位数，由于输入位置1和输入位置2每输入一个脉冲信号，需采集一次输出结果，因此每调节一次输入位置2，且外部振荡器输出N个脉冲信号后，在延迟链1上可获得N个进位数。

其中，输入位置2的调节方式可以从延迟链1起始延迟单元的下一延迟单元开始每隔某一固定数量个延迟单元调节一次，间隔的延迟单元数量越少，调节的越精细。

为了节省链内调节的时间，固定将延迟链1中的某一抽头位置作为延迟链2的输入，调节延迟链2上的输入位置4，以实现同时对每条延迟链进行链内调节，每调节一次输入位置2，也调节一次输入位置4，并且每次在有STOP信号触发时，采集延迟链1的输出结果的同时，也采集延迟链2的输出结果。

其中，输入位置4的调节方式也可以是从延迟链2起始延迟单元的下一延迟单元开始每隔某一固定数量个延迟单元调节一次，间隔的延迟单元数量越少，调节的越精细。

步骤202：依据各次调节对应获取的进位数，从各次调节的输入位置中选择最佳输入位置配置该延迟链。

在一实施例中，针对依据各次调节对应获取的进位数，从各次调节的输入位置中选择最佳输入位置的过程，针对每次调节的输入位置，可以通过统计该输入位置对应获取的进位数的第一标准差率，并从所述第一标准差率中选择最小第一标准差率，然后将所述最小第一标准差率对应的输入位置作为最佳输入位置。

针对统计该输入位置对应获取的进位数的第一标准差率的过程，可以通过先统计获取的进位数的码密度图(即直方图)，然后依据统计得到的码密度图计算均值和方差，进而根据均值和方差计算第一标准差率。

链间调节过程：

步骤203：每调节一次主延迟链针对每条从延迟链的抽头位置后，向主延迟链的最佳输入位置输入M次触发信号，并获取每次输入的触发信号在各条延迟链上的进位数的均值。

在一个例子中，对于链间调节过程中，抽头位置的调节次数也可以根据实践经验决定。对于每次调节，输入的触发信号的次数M与上述链内调节过程中的N可以相同也可以不相同，由于后续需要利用M次触发信号对应得到的M个均值进行标准差率计算，因此M的设置满足统计学的要求即可。

其中，各条延迟链上的进位数的均值用于指示触发信号在时间数字转换器的延迟链中的进位数。

在一示例性场景中，再如上述图2B所示，在进行链间调节时，延迟链1和延迟链2上的最佳输入位置已配置完成，通过调节延迟链1上的抽头位置，以实现延迟链1与延迟链2之间的链间延迟时间调节。通过控制外部振荡器输出M个脉冲信号，脉冲信号通过延迟链1的最佳输入位置进入延迟链1后，在延迟单元中依次传递，同时抽头位置输出的信号也会通过延迟链2的最佳输入位置进入延迟链2，并在延迟单元中依次传递，在有STOP信号触发时，同时采集延迟链1和延迟链2的输出结果，并分别获取延迟链1和延迟链2的进位数，进而得到两条延迟链的进位数的均值。由于延迟链1的最佳输入位置每输入一个脉冲信号，需采集一次两条延迟链的进位数的均值，因此每调节一次抽头位置，且外部振荡器输出M个脉冲信号后，可获得M个均值。

其中，抽头位置的调节方式也可以是每隔某一固定数量个延迟单元调节一次，间隔的延迟单元数量越少，调节的越精细。

步骤204：依据各次调节对应获取的均值，从各次调节的抽头位置中选择最佳抽头位置配置主延迟链。

在一实施例中，针对依据各次调节对应获取的均值，从各次调节的抽头位置中选择最佳抽头位置的过程，针对每次调节的抽头位置，可以通过统计该抽头位置对应获取的均值的第二标准差率，并从所述第二标准差率中选择最小第二标准差率，并将所述最小第二标准差率对应的抽头位置作为最佳抽头位置。

其中，针对通过统计该抽头位置对应获取的均值的第二标准差率的过程，可以采用上述统计第一标准差率的原理计算。

在一示例性场景中，如图2C所示，(a)对应的是时间数字转换器未进行调节前得到的码密度图，(b)对应的是时间数字转换器经过链内调节和链间调节之后，得到的码密度图，经过对比发现，经过调节之后，延迟链时间分布更均匀，非线性误差更小，进而TDC的测量精度更高。

在本申请实施例中，对于链内调节的过程：针对每条延迟链，每调节一次该延迟链的输入位置后向调节的输入位置输入N次触发信号，并获取每次输入的触发信号在该延迟链上的进位数；依据各次调节对应获取的进位数，从各次调节的输入位置中选择最佳输入位置配置该延迟链；对于链间调节的过程：每调节一次主延迟链针对每条从延迟链的抽头位置后，向主延迟链的最佳输入位置输入M次触发信号，并获取每次输入的触发信号在各条延迟链上的进位数的均值；依据各次调节对应获取的均值，从各次调节的抽头位置中选择最佳抽头位置配置主延迟链。

基于上述描述可知，针对每条延迟链，通过多次改变输入位置得到的进位数选择最佳输入位置，以实现链内延迟调节优化，然后再通过多次改变主延迟链的抽头位置得到的各延迟链的进位数的均值选择最佳抽头位置，以实现链间延迟调节优化，进而使得TDC包括的各条延迟链中的每一延迟单元的延迟尽可能保持一致，达到提高TDC时间测量精度的目的。

图3为本申请根据一示例性实施例示出的另一种时间数字转换器调节方法的实施例流程图，基于上述图2A所示实施例的基础上，本实施例以如何建立时间数字转换器的非线性补偿的校正表为例进行示例性说明。如图3所示，所述时间数字转换器调节方法进一步包括如下步骤：

步骤301：在从第二标准差率中选择最小第二标准差率之后，从用于统计最小第二标准差率的均值中获取互不相同的均值。

步骤302：按照从小到大的顺序遍历获取的每一均值，统计当前遍历均值在用于统计最小第二标准差率的均值中出现的次数。

步骤303：依据所述次数和已遍历均值出现的次数确定当前遍历均值对应的延迟时间。

针对上述步骤301-步骤303的过程，由于每个均值指示的是触发信号在时间数字转换器的延迟链中的进位数，而触发信号在延迟链上是逐个延迟单元的传递，因此需要按照从小到大的顺序遍历均值进行延迟时间转换。

示例性的，依据当前遍历均值出现的次数和已遍历均值出现的次数转换延迟时间的公式可以为：

t_i＝{sum(n_1～i-1)+n_i/2}*α

其中，sum(n_1～i-1)表示已遍历i-1个均值出现的次数的累加和；n_i表示当前遍历的第i个均值出现的次数；α＝T_clk/sum(n_1-k)，Tclk为系统时钟周期，如5ns，sum(n_1-k)表示获取到的所有互不相同的均值出现的次数的累加和。

步骤304：将获取的各个均值和对应的延迟时间添加到校正表中，以在利用时间数字转换器测量输入触发信号的延迟时间时通过查找校正表确定。

需要说明的是，由于外部电压、温度等的因素，对TDC延迟链影响比较大，因此在使用TDC过程中需要实时补偿外部电压、温度等的影响，以确保TDC始终处于最优测量状态。

基于此，在将获取的各个均值和对应的延迟时间添加到校正表中之后，在利用所述时间数字转换器测量输入触发信号的延迟时间过程中，可以统计触发信号输入次数，并记录每次输入的触发信号在各条延迟链上的进位数的均值，当统计的触发信号输入次数达到预设阈值时，从记录的均值中获取互不相同的均值，并按照从小到大的顺序遍历获取的每一均值，统计当前遍历均值在记录的均值中出现的次数，并依据所述次数和已遍历均值出现的次数确定当前遍历均值对应的延迟时间，进而利用获取的各个均值和对应的延迟时间更新所述校正表，以实现TDC最优测量状态的保持。

至此，完成上述图3所示实施例的流程，通过图3所示流程可以实现非线性补偿的校正表的建立和实时更新。

图4为本申请根据一示例性实施例示出的一种电子设备的硬件结构图，该电子设备包括：通信接口401、处理器402、机器可读存储介质403和总线404；其中，通信接口401、处理器402和机器可读存储介质403通过总线404完成相互间的通信。处理器402通过读取并执行机器可读存储介质403中与时间数字转换器调节方法的控制逻辑对应的机器可执行指令，可执行上文描述的时间数字转换器调节方法，该方法的具体内容参见上述实施例，此处不再累述。

本申请中提到的机器可读存储介质403可以是任何电子、磁性、光学或其它物理存储装置，可以包含或存储信息，如可执行指令、数据，等等。例如，机器可读存储介质可以是：易失存储器、非易失性存储器或者类似的存储介质。具体地，机器可读存储介质403可以是RAM(Radom Access Memory，随机存取存储器)、闪存、存储驱动器(如硬盘驱动器)、任何类型的存储盘(如光盘、DVD等)，或者类似的存储介质，或者它们的组合。

图5为本申请根据一示例性实施例示出的一种时间数字转换器调节装置的实施例结构图，所述时间数字转换器调节装置可以应用在设有时间数字转换器的电子设备上，所述时间数字转换器包括多条延迟链，每条延迟链包括多个数量相同的延迟单元，且该多条延迟链由一条主延迟链和至少一条从延迟链组成，主延迟链上的抽头位置的输出作为从延迟链的输入。

如图5所示，所述时间数字转换器调节装置包括：

链内调节模块510，用于针对每条延迟链，每调节一次该延迟链的输入位置后向调节的输入位置输入N次触发信号，并获取每次输入的触发信号在该延迟链上的进位数；依据各次调节对应获取的进位数，从各次调节的输入位置中选择最佳输入位置配置该延迟链；

链间调节模块520，用于每调节一次主延迟链针对每条从延迟链的抽头位置后，向主延迟链的最佳输入位置输入M次触发信号，并获取每次输入的触发信号在各条延迟链上的进位数的均值；依据各次调节对应获取的均值，从各次调节的抽头位置中选择最佳抽头位置配置主延迟链。

在一可选实现方式中，每条延迟链至少包括两个输入位置，且每条延迟链的其中一个输入位置固定配置于该延迟链的起始延迟单元位置，其他的输入位置用于在链内调节过程中进行调节。

在一可选实现方式中，所述链内调节模块510，具体用于在依据各次调节对应获取的进位数，从各次调节的输入位置中选择最佳输入位置过程中，针对每次调节的输入位置，统计该输入位置对应获取的进位数的第一标准差率；从所述第一标准差率中选择最小第一标准差率，并将所述最小第一标准差率对应的输入位置作为最佳输入位置。

在一可选实现方式中，所述链间调节模块520，具体用于在依据各次调节对应获取的均值，从各次调节的抽头位置中选择最佳抽头位置过程中，针对每次调节的抽头位置，统计该抽头位置对应获取的均值的第二标准差率；从所述第二标准差率中选择最小第二标准差率，并将所述最小第二标准差率对应的抽头位置作为最佳抽头位置。

在一可选实现方式中，所述装置还包括(图5中未示出)：

建立校正表模块，用于在所述链间调节模块从所述第二标准差率中选择最小第二标准差率之后，从用于统计所述最小第二标准差率的均值中获取互不相同的均值，所述均值用于指示触发信号在所述时间数字转换器中的进位数；按照从小到大的顺序遍历获取的每一均值，统计当前遍历均值在用于统计所述最小第二标准差率的均值中出现的次数，并依据所述次数和已遍历均值出现的次数确定当前遍历均值对应的延迟时间；将获取的各个均值和对应的延迟时间添加到校正表中，以在利用所述时间数字转换器测量输入触发信号的延迟时间时通过查找所述校正表确定。

在一可选实现方式中，所述装置还包括(图5中未示出)：

校正表更新模块，用于在所述建立校正表模块将获取的各个均值和对应的延迟时间添加到校正表中之后，在利用所述时间数字转换器测量输入触发信号的延迟时间过程中，统计触发信号输入次数，并记录每次输入的触发信号在各条延迟链上的进位数的均值；当统计的触发信号输入次数达到预设阈值时，从记录的均值中获取互不相同的均值，并按照从小到大的顺序遍历获取的每一均值，统计当前遍历均值在记录的均值中出现的次数，并依据所述次数和已遍历均值出现的次数确定当前遍历均值对应的延迟时间；利用获取的各个均值和对应的延迟时间更新所述校正表。

上述装置中各个单元的功能和作用的实现过程具体详见上述方法中对应步骤的实现过程，在此不再赘述。

对于装置实施例而言，由于其基本对应于方法实施例，所以相关之处参见方法实施例的部分说明即可。以上所描述的装置实施例仅仅是示意性的，其中所述作为分离部件说明的单元可以是或者也可以不是物理上分开的，作为单元显示的部件可以是或者也可以不是物理单元，即可以位于一个地方，或者也可以分布到多个网络单元上。可以根据实际的需要选择其中的部分或者全部模块来实现本申请方案的目的。本领域普通技术人员在不付出创造性劳动的情况下，即可以理解并实施。

本领域技术人员在考虑说明书及实践这里公开的发明后，将容易想到本申请的其它实施方案。本申请旨在涵盖本申请的任何变型、用途或者适应性变化，这些变型、用途或者适应性变化遵循本申请的一般性原理并包括本申请未公开的本技术领域中的公知常识或惯用技术手段。说明书和实施例仅被视为示例性的，本申请的真正范围和精神由下面的权利要求指出。

还需要说明的是，术语“包括”、“包含”或者其任何其他变体意在涵盖非排他性的包含，从而使得包括一系列要素的过程、方法、商品或者设备不仅包括那些要素，而且还包括没有明确列出的其他要素，或者是还包括为这种过程、方法、商品或者设备所固有的要素。在没有更多限制的情况下，由语句“包括一个……”限定的要素，并不排除在包括所述要素的过程、方法、商品或者设备中还存在另外的相同要素。

以上所述仅为本申请的较佳实施例而已，并不用以限制本申请，凡在本申请的精神和原则之内，所做的任何修改、等同替换、改进等，均应包含在本申请保护的范围之内。

Claims (12)

1.一种时间数字转换器调节方法，其特征在于，所述时间数字转换器包括多条延迟链，且由一条主延迟链和至少一条从延迟链组成，主延迟链上的抽头位置的输出作为从延迟链的输入，每条延迟链包括多个延迟单元，所述方法包括链内调节S1和链间调节S2：

S1：针对每条延迟链，每调节一次该延迟链的输入位置后向调节的输入位置输入N次触发信号，并获取每次输入的触发信号在该延迟链上的进位数；依据各次调节对应获取的进位数，从各次调节的输入位置中选择最佳输入位置配置该延迟链；

S2：每调节一次主延迟链针对每条从延迟链的抽头位置后，向主延迟链的最佳输入位置输入M次触发信号，并获取每次输入的触发信号在各条延迟链上的进位数的均值；依据各次调节对应获取的均值，从各次调节的抽头位置中选择最佳抽头位置配置主延迟链。

2.根据权利要求1所述的方法，其特征在于，每条延迟链至少包括两个输入位置，且每条延迟链的其中一个输入位置固定配置于该延迟链的起始延迟单元位置，其他的输入位置用于在链内调节过程中进行调节。

3.根据权利要求1所述的方法，其特征在于，依据各次调节对应获取的进位数，从各次调节的输入位置中选择最佳输入位置，包括：

针对每次调节的输入位置，统计该输入位置对应获取的进位数的第一标准差率；

从所述第一标准差率中选择最小第一标准差率，并将所述最小第一标准差率对应的输入位置作为最佳输入位置。

4.根据权利要求1所述的方法，其特征在于，依据各次调节对应获取的均值，从各次调节的抽头位置中选择最佳抽头位置，包括：

针对每次调节的抽头位置，统计该抽头位置对应获取的均值的第二标准差率；

从所述第二标准差率中选择最小第二标准差率，并将所述最小第二标准差率对应的抽头位置作为最佳抽头位置。

5.根据权利要求4所述的方法，其特征在于，在从所述第二标准差率中选择最小第二标准差率之后，所述方法还包括：

从用于统计所述最小第二标准差率的均值中获取互不相同的均值，所述均值用于指示触发信号在所述时间数字转换器中的进位数；

按照从小到大的顺序遍历获取的每一均值，统计当前遍历均值在用于统计所述最小第二标准差率的均值中出现的次数，并依据所述次数和已遍历均值出现的次数确定当前遍历均值对应的延迟时间；

将获取的各个均值和对应的延迟时间添加到校正表中，以在利用所述时间数字转换器测量输入触发信号的延迟时间时通过查找所述校正表确定。

6.根据权利要求5所述的方法，其特征在于，在将获取的各个均值和对应的延迟时间添加到校正表中之后，所述方法还包括：

在利用所述时间数字转换器测量输入触发信号的延迟时间过程中，统计触发信号输入次数，并记录每次输入的触发信号在各条延迟链上的进位数的均值；

当统计的触发信号输入次数达到预设阈值时，从记录的均值中获取互不相同的均值，并按照从小到大的顺序遍历获取的每一均值，统计当前遍历均值在记录的均值中出现的次数，并依据所述次数和已遍历均值出现的次数确定当前遍历均值对应的延迟时间；

利用获取的各个均值和对应的延迟时间更新所述校正表。

7.一种时间数字转换器调节装置，其特征在于，所述时间数字转换器包括多条延迟链，且由一条主延迟链和至少一条从延迟链组成，主延迟链上的抽头位置的输出作为从延迟链的输入，每条延迟链包括多个延迟单元，所述装置包括：

链内调节模块，用于针对每条延迟链，每调节一次该延迟链的输入位置后向调节的输入位置输入N次触发信号，并获取每次输入的触发信号在该延迟链上的进位数；依据各次调节对应获取的进位数，从各次调节的输入位置中选择最佳输入位置配置该延迟链；

链间调节模块，用于每调节一次主延迟链针对每条从延迟链的抽头位置后，向主延迟链的最佳输入位置输入M次触发信号，并获取每次输入的触发信号在各条延迟链上的进位数的均值；依据各次调节对应获取的均值，从各次调节的抽头位置中选择最佳抽头位置配置主延迟链。

8.根据权利要求7所述的装置，其特征在于，每条延迟链至少包括两个输入位置，且每条延迟链的其中一个输入位置固定配置于该延迟链的起始延迟单元位置，其他的输入位置用于在链内调节过程中进行调节。

9.根据权利要求7所述的装置，其特征在于，所述链内调节模块，具体用于在依据各次调节对应获取的进位数，从各次调节的输入位置中选择最佳输入位置过程中，针对每次调节的输入位置，统计该输入位置对应获取的进位数的第一标准差率；从所述第一标准差率中选择最小第一标准差率，并将所述最小第一标准差率对应的输入位置作为最佳输入位置。

10.根据权利要求7所述的装置，其特征在于，所述链间调节模块，具体用于在依据各次调节对应获取的均值，从各次调节的抽头位置中选择最佳抽头位置过程中，针对每次调节的抽头位置，统计该抽头位置对应获取的均值的第二标准差率；从所述第二标准差率中选择最小第二标准差率，并将所述最小第二标准差率对应的抽头位置作为最佳抽头位置。

11.根据权利要求10所述的装置，其特征在于，所述装置还包括：

建立校正表模块，用于在所述链间调节模块从所述第二标准差率中选择最小第二标准差率之后，从用于统计所述最小第二标准差率的均值中获取互不相同的均值，所述均值用于指示触发信号在所述时间数字转换器中的进位数；按照从小到大的顺序遍历获取的每一均值，统计当前遍历均值在用于统计所述最小第二标准差率的均值中出现的次数，并依据所述次数和已遍历均值出现的次数确定当前遍历均值对应的延迟时间；将获取的各个均值和对应的延迟时间添加到校正表中，以在利用所述时间数字转换器测量输入触发信号的延迟时间时通过查找所述校正表确定。

12.根据权利要求11所述的装置，其特征在于，所述装置还包括：

校正表更新模块，用于在所述建立校正表模块将获取的各个均值和对应的延迟时间添加到校正表中之后，在利用所述时间数字转换器测量输入触发信号的延迟时间过程中，统计触发信号输入次数，并记录每次输入的触发信号在各条延迟链上的进位数的均值；当统计的触发信号输入次数达到预设阈值时，从记录的均值中获取互不相同的均值，并按照从小到大的顺序遍历获取的每一均值，统计当前遍历均值在记录的均值中出现的次数，并依据所述次数和已遍历均值出现的次数确定当前遍历均值对应的延迟时间；利用获取的各个均值和对应的延迟时间更新所述校正表。

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