CN2736821Y - 基于可编程逻辑器件的短时间间隔测量器 - Google Patents

Abstract

本实用新型涉及一种基于可编程逻辑器件(CPLD)的时间间隔测量器，由可编程逻辑器件CPLD和单片机相连接构成，可编程逻辑器件CPLD的内部电路主要包括鉴相模块、同步器、计数模块、延时模块、锁存模块以及自校准模块等，以完成对标准频率的计数、延时链的构成、延时状态的锁存以及延时单元单位延迟时间的自校准；单片机用于对该可编程逻辑器件CPLD进行逻辑和时序上的控制，并从该可编程逻辑器件CPLD的数据端口读取计数值以及延时状态，得出待测的时间间隔值，并将该值存储及驱动显示。可对一定范围内的时间间隔进行高精度的测量，并且抗干扰能力强，能彻底消除±1个字的计数误差，结构简单，响应速度快，开发方便，容易升级，适应性强，接口简单。

Description

基于可编程逻辑器件的短时间间隔测量器

技术领域

本实用新型涉及基本电子元件，具体地说是一种基于可编程逻辑器件(CPLD)的时间间隔测量器，可对一定范围内的时间间隔进行高精度的测量。

背景技术

目前，在高精度频率、相位、时间测量以及许多非频率量测量的技术领域内，比如激光测距、数字集成电路动态参数的测量和时间基准信号的高精度比对等方面，广泛需要可对一定范围内的时间间隔进行高精度测量的短时间间隔测量仪器。现有的测量仪器大致分为两类，分别是模拟测量仪器和数字测量仪器。模拟测量仪器所采用的测量方法主要包括：直接计数法、模拟时间展宽法、时间—电压变换法以及游标法。其中，直接计数法就是在由待测时间间隔构成的闸门信号中填入脉冲，通过必要的计数电路，得到填充脉冲的个数，从而算出待测的时间间隔。由图7可见，由于填充脉冲与时间间隔构成的闸门边沿的相位关系具有随机性，因此会产生±1个字的计数误差。由于T_X＝n₀t₀-Δt₂+Δt₁，如果能准确测量出短时间间隔Δt₁和Δt₂，也就能够准确测量出时间间隔T_X，从而消除±1个字的计数误差。模拟时间展宽法先用模拟方法将时间间隔处理后再进行计数；时间—电压变换法先将时间间隔通过积分电路转换成为电压幅度信号，再用模数转换器对其进行转换测量。通常这两种方法都会与内插法相结合使用，从而可以达到皮秒级的时间间隔测量，具有相当高的测量精度。而游标法则将短时间间隔的开始和结束信号分别作为一个振荡器的两个激励信号，产生两组脉冲序列，利用电容的充放电时间，通过类似机械游标卡尺原理实现高精度的测量。而数字测量仪器则以数字化延时线为基础，直接对时间进行数字编码，该过程具有非常短的转换时间。目前这类测量仪器已经生产出全集成化的时间—数字量转换器，并被设计成专用集成电路(ASIC)芯片，采用以亚微米CMOS工艺制造。

上述短时间间隔测量器的缺陷是：对于模拟测量仪器，若采用内插法和游标法，测量器在进行计数测量前需先对时间间隔进行了模拟处理，因而该测量器的线路设计复杂，并且没有从根本上解决±1个字的误差；若采用时间—电压变换法，测量器则必须具有模拟/数字(A/D)转换，因此测量速度较慢，且抗干扰能力较弱。对于数字测量仪器，则很难获得较高的分辨率，目前最好的分辨率大约仅为100皮秒(ps)，且设计过程复杂，设计时间过长，造价高，不适于大批量生产。

技术内容

本实用新型的目的在于克服已有技术的不足，提供一种基于可编程逻辑器件(CPLD)和单片机的短时间间隔测量器，采用量化时延方法，以实现对一定范围内的时间间隔进行高精度的快速测量。

实现本实用新型目的的技术方案是利用可编程逻辑器件(CPLD)本身的延时特性，采用特有的“串行延迟、并行计数”的计数方法，以实现对短时间间隔的精确测量。该时间间隔测量器包括可编程逻辑器件(CPLD)和单片机，两者为双向连接，可编程逻辑器件(CPLD)接收单片机发送的控制信号，并在该信号的控制下进行数据的高速采集与处理，然后将处理后的数据通过数据端口送入单片机，由单片机计算出待测的时间间隔值，并对该结果进行存储及驱动显示。该可编程逻辑器件(CPLD)包括鉴相模块、同步器、计数模块、延时和锁存模块、自校准模块。其中，鉴相器将开始信号start和结束信号stop进行处理形成闸门(B)，该闸门前沿和闸门后沿分别送入延时模块(C)和延时模块(D)，进行短时间的计数，产生确定的短时间信号，再送入锁存模块(F)和锁存模块(E)进行锁存保留，最后送入单片机的cpu总线进行处理；同步模块将标准频率和闸门(B)信号同步，产生一个与闸门(B)信号同步的标准频率，用来形成填充信号，即闸门(A)信号，再通过计数模块将产生的计数值，送入单片机的cpu总线进行处理；自校准模块根据一个标频周期的时间间隔所对应的延时单元的个数，实时校准单个延时单元的延时时间，将校准后的延时时间送入单片机的cpu总线进行处理。单片机对可编程逻辑器件进行逻辑和时序上的控制，从可编程逻辑器件CPLD的数据端口读取计数值以及延时状态，得出待测的时间间隔值。

本实用新型具有如下有益效果：

1.完全数字化，抗干扰能力强，且测量精度高，在采用10MHz填充脉冲时能达到±4.3纳秒(ns)的测量分辨率，并彻底消除±1个字的计数误差；

2.在测量精度相当的情况下，结构简单，响应速度快，该时间间隔测量器仅包括可编程逻辑器件CPLD和单片机，并将除单片机之外的所有数字部分都集成在一片可编程逻辑器件CPLD中，大大缩小了成本和体积；

3.开发方便，容易升级，借助于现有的EDA工具，可以非常方便地对可编程逻辑器件CPLD进行电路修改；

4.适应性强，可编程逻辑器件CPLD具有很强的独立性，接口简单，对外提供一组控制信号线和一组数据线，可作为一个模块使用，并对与之配合工作的单片机没有特别要求。

附图说明

图1是本实用新型的连接关系示意图

图2是可编程逻辑器件(CPLD)内部电路原理框图

图3是延时模块和锁存模块的原理框图

图4是延时和锁存信号产生原理图

图5是自校准原理示意图

图6是单片机的软件流程图

具体实施方式

参照图1，本实用新型包括可编程逻辑器件(CPLD)和单片机，两者之间通过6个接口双向通信。该可编程逻辑器件CPLD的输入信号包括标准频率信号f₀、待测时间间隔的开始信号和待测时间间隔的结束信号、可编程逻辑器件CPLD内部输入控制信号ctr、内部寄存器初始状态控制信号prn、清零计数器控制信号mr、多路选择器的选择控制信号sel[2..0]，其输出信号包括多路选择器的选择输出信号result[7..0]、外部中断信号gal以及闸门信号Q。其中，该标准频率信号f₀用作待测时间间隔的填充脉冲；内部输入控制信号ctr控制信号是否输入到可编程逻辑器件CPLD内部，该信号由单片机给出；内部寄存器初始状态控制信号prn控制可编程逻辑器件CPLD内部寄存器的初始状态，该信号由单片机给出；多路选择器的选择控制信号sel[2..0]用来选择读取标频计数值，延时状态等，该信号由单片机给出；清零计数器控制信号mr也由单片机给出；多路选择器的选择输出信号result[7..0]根据多路选择器的选择控制信号sel[2..0]的不同，选择输出在此时间间隔内的标频计数值和延时链各延时单元的状态，该信号输入到单片机的P0口；外部中断信号gal送入单片机的中断接口，并设置中断为下降沿触发。该可编程逻辑器件CPLD用于完成对标准频率的计数、延时链的构成、延时状态的锁存以及延时单元单位延迟时间的自校准；该单片机用于对该可编程逻辑器件CPLD进行逻辑和时序上的控制，并从该可编程逻辑器件CPLD的数据端口读取计数值以及延时状态，得出待测的时间间隔值，并将该值存储及驱动显示。

参照图2，可编程逻辑器件CPLD的内部电路主要包括鉴相模块、同步器、计数模块、延时模块、锁存模块以及自校准模块等，其中，鉴相模块由双D触发器构成。将待测时间间隔的开始信号START和结束信号STOP送入该鉴相模块，这两个输入信号必须是方波信号，该方波信号可以是周期性的信号，也可以是非周期性的信号。此时，该鉴相模块只对输入信号的上升沿做出反应，并由鉴相模块输出两信号上升沿，构成待测时间间隔，即闸门B信号，该闸门B信号分别送入同步模块和延时模块。该同步模块以标准频率信号对闸门信号B进行同步校正得到闸门A信号，同时以标准频率信号对闸门信号A进行填充并将其输入到计数模块，由该计数模块对标准频率进行计数，并将计数结果输入单片机；该计数模块可以直接调用ALTERA公司提供的IP核，如74LS393，且计数器位数决定于待测时间间隔的大小；该延时模块分为延时模块C和延时模块D，将闸门信号B和该信号的反相信号，即闸门信号B的前沿和后沿，分别作为延时模块C和延时模块D的开始信号输入到对应的延时模块C和D，得到相应的延时状态分别送入锁存模块E和锁存模块F，并将闸门A信号和该信号的反相信号，即闸门A信号的前沿和后沿，分别作为锁存模块E和锁存模块F的锁存信号输入到对应锁存模块E和F，对各延时状态进行采样锁存，并将锁存结果输入单片机；自校准模块根据一个标频周期的时间间隔所对应的延时单元的个数，实时校准单个延时单元的延时时间。

参照图3，延时模块采用可编程逻辑器件(CPLD)内部的多个延时单元串联以构成延时链，该延时链用作被测时间间隔的传输通道，在逻辑综合的时候不会被优化掉，各延时单元都在同一片可编程逻辑器件(CPLD)内部，由其内部连线的结构可以保证延时时间的一致性，并且这些延时单元具有相同的、稳定的时间延迟特性，其延时时间决定了时间间隔测量所能达到的测量分辨率。在本实施例中，可编程逻辑器件(CPLD)选用ALTERA公司的EPM7128器件，该器件中单个延时单元的延时时间为4.3纳秒(ns)，一个标准频率周期为100纳秒(ns)，要测量小于标准频率一个周期的短时间间隔，只需要由24个延时单元串联构成延时链。锁存模块由24个D触发器构成的，一个D触发器占用可编程逻辑器件(CPLD)内部一个逻辑单元。为了测量两个短时间间隔Δt₁和Δt₂，采用两组延时模块和锁存模块。

参照图4，鉴相器将输入的待测时间间隔的开始信号start和结束信号stop转换为闸门信号Q，该闸门信号是由开始信号start和结束信号stop的上升沿之间的短时间间隔所构成的。该闸门信号Q与标准频率f₀取同步后得到闸门A信号ga，并由此产生中断信号gal。该闸门信号Q和Q的反相分别作为两组延时链的开始信号，该闸门A信号ga和ga的反相分别作为对应锁存模块的锁存信号。当闸门信号Q作为一路延时链的开始信号，闸门A信号ga作为对延时状态的锁存信号可以测量Δt₁；当闸门信号Q的反相作为另一路延时链的开始信号，闸门A信号ga的反相作为相应锁存模块的锁存信号时可以测量Δt₂。

参照图5，由于环境温度会影响延时链的工作特性，从而降低系统的测量精度，因此采用自校准模块来消除环境温度的影响。该自校准模块采取修正测量结果的方法，即根据系统内的标准频率信号取出一个标准频率周期，即100纳秒(ns)，让延时链经过这一短时间间隔，从可编程逻辑器件CPLD中读出经过的延时单元的数目，并将计数结果输入单片机，由单片机得出单个延时单元的平均延时时间t_d，以此作为单个延时单元的延时时间，消除因环境温度变化所造成的影响，从而实现实时校准。该标准频率信号一般是由高稳定度的恒温晶体振荡器提供，其频率稳定度一般都会达到10-9以上量级，温度变化对它的影响也很小。

参照图6，单片机用于控制工作过程以及进行数值运算等，其相应软件包括整机的初始化、硬件计数控制、闸门控制、显示控制、计数运算、译码等，工作过程如下：初始化单片机，正确设置可编程逻辑器件CPLD内部输入控制信号ctr以及内部寄存器初始状态控制信号prn，保证可编程逻辑器件CPLD内部的寄存器处于合适的初态，并进入等待状态，单片机不断检测由可编程逻辑器件CPLD输入的外部中断信号INT0，一旦检测到该中断信号，则关闭中断信号，读取标准频率信号的计数值，以及待测时间间隔的前、后沿对应于闸门A信号的前、后沿之间的时间间隔，由此得出待测时间间隔，并开启中断信号，显示测量结果，处理完毕继续检测新的中断信号。

Claims (2)

1.一种基于可编程逻辑器件的短时间间隔测量器，由可编程逻辑器件CPLD和单片机相连接构成，其特征在于：

该可编程逻辑器件CPLD的内部电路主要包括鉴相模块、同步器、计数模块、延时模块、锁存模块以及自校准模块，鉴相器将开始信号start和结束信号stop进行处理形成闸门(B)，该闸门前沿和闸门后沿分别送入延时模块(C)和延时模块(D)，进行短时间的计数，产生确定的短时间信号，再送入锁存模块(F)和锁存模块(E)进行锁存保留，最后送入cpu总线进行处理；同步器将标准频率和闸门(B)信号同步，产生一个与闸门(B)信号同步的标准频率，用来形成填充信号，即闸门(A)信号，再通过计数模块将产生的计数值，送入cpu总线进行处理；自校准模块根据一个标频周期的时间间隔所对应的延时单元的个数，实时校准单个延时单元的延时时间，将校准后的延时时间送入cpu总线进行处理；

该单片机与可编程逻辑器件CPLD连接，并对可编程逻辑器件进行逻辑和时序上的控制，从可编程逻辑器件CPLD的数据端口读取计数值以及延时状态，得出待测的时间间隔值。

2.根据权利要求1所述的短时间间隔测量器，其特征在于单片机内固化有控制可编程逻辑器件CPLD中的计数、闸门、显示、计数运算软件，并由单片机不断检测可编程逻辑器件CPLD输入的外部中断信号INTO，当检测到该中断信号时立即关闭，并读取标准频率信号的计数值，以及待测时间间隔的前、后沿对应于闸门(A)信号的前、后沿之间的时间间隔，得出待测时间间隔，并开启中断信号，显示测量结果。

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