CN105676194A - 一种用于面目标的测速测距雷达回波模拟器及模拟方法 - Google Patents

Abstract

本发明属于雷达回波模拟器领域，公开了一种用于面目标的测速测距雷达回波模拟器及模拟方法，该模拟器包括：主机板、存储板、模拟板；主机板包括：CPU处理器、固态存储器和第一通信模块；CPU处理器，用于控制第一通信模块将面目标回波模拟数据发送给存储板；存储板包括：第二通信模块、数据缓存模块和FLASH阵列；第二通信模块，用于将面目标回波模拟数据发送给FLASH阵列；数据缓存模块，用于缓存面目标回波模拟数据，并发送给模拟板；模拟板包括：D/A数模转换模块和滤波放大器模块；D/A数模转换模块，用于将面目标回波模拟数据转换成模拟信号；滤波放大器模块，用于将模拟信号进行滤波和放大处理，得到面目标模拟回波信号。

Description

一种用于面目标的测速测距雷达回波模拟器及模拟方法

技术领域

本发明属于雷达回波模拟器领域，尤其涉及一种用于面目标的测速测距雷达回波模拟器及模拟方法，适用于实际工程应用。

背景技术

我国于2003年正式启动了月球探测计划“嫦娥工程”，目前正处于第二阶段即月球着陆探测器在月球表面进行软着陆的研究阶段，在此阶段，由测速测距雷达提供月球着陆探测器相对月球表面的速度信息和距离信息，确保月球着陆探测器能够安全进行软着陆。

在现代测速测距雷达系统的研制和调试过程中，对测速测距雷达性能和指标的测试是一个重要的环节。雷达目标模拟技术是系统模拟技术和雷达技术相结合的产物，它广泛用于对雷达系统的调试和性能的评价，是雷达前端不具备的条件下对系统后级进行分析调试以及对雷达整体机制性能和指标的检验。雷达目标模拟技术的应用贯穿于雷达的研制、调试和操作使用的各个阶段。

为了验证测速测距雷达的算法性能以及系统设计的稳定性，需要通过月球着陆探测器不断的进行实际飞行试验，很显然这将无法实现。并且传统的雷达目标模拟器只是对目标信号的回波进行模拟，即适合通过对目标信号的模拟检测来检测测速测距雷达系统的性能以及算法的稳定性，但是没有涉及到对面目标进行检测，所以不适用于对面目标信号进行检测的雷达系统，同时传统的测速测距雷达目标回波模拟器各个部分的组成结构集成度不高，不便于操作与调试，且不易于维护。

发明内容

针对上述现有技术的不足，本发明的目的在于提出一种用于面目标的测速测距雷达回波模拟器及模拟方法。所述一种用于面目标的测速测距雷达回波模拟器及模拟方法不仅可以对点目标回波进行模拟，而且可以针对面目标进行回波模拟。

为实现上述技术目的，本发明采用以下技术方案予以实现。

技术方案一：

一种用于面目标的测速测距雷达回波模拟器，其特征在于，包括：主机板、存储板、模拟板；

所述主机板与所述存储板连接；

所述存储板与所述模拟板连接。

所述主机板包括：CPU处理器、固态存储器和第一通信模块；

所述CPU处理器分别与所述固态存储器和第一通信模块连接；

所述固态存储器与所述第一通信模块连接；

所述CPU处理器，用于将面目标回波模拟数据存储在固态存储器中；

所述固态存储器，用于存储面目标回波模拟数据；

所述CPU处理器，还用于控制第一通信模块将固态存储器中的面目标回波模拟数据发送给存储板；

所述第一通信模块，用于将固态存储器中的面目标回波模拟数据发送给存储板。

所述存储板包括：第一FPGA芯片、第二通信模块、数据缓存模块和FLASH阵列；

所述第一FPGA芯片分别与所述第二通信模块、数据缓存模块和FLASH阵列连接；

所述第二通信模块与所述FLASH阵列连接；

所述FLASH阵列与所述数据缓存模块连接；

所述第一FPGA芯片，用于控制存储板内各个模块的工作时序；

所述第二通信模块，用于接收从主机板的第一通信模块发送过来的面目标回波模拟数据，并将该面目标回波模拟数据发送给所述FLASH阵列；

所述FLASH阵列用于存储或回放面目标回波模拟数据；

所述数据缓存模块，用于缓存从所述FLASH阵列中读取出来的面目标回波模拟数据，并发送给模拟板。

所述模拟板包括：第二FPGA芯片、D/A数模转换模块和滤波放大器模块；

所述第二FPGA芯片分别与所述D/A数模转换模块、滤波放大器模块连接；

所述D/A数模转换模块与所述滤波放大器模块连接；

所述第二FPGA芯片，用于控制模拟板内各个模块的工作时序；

所述D/A数模转换模块，用于将存储板的数据缓存模块发送过来的面目标回波模拟数据转换成模拟信号；

所述滤波放大器模块，用于将所述模拟信号进行滤波和放大处理，得到面目标模拟回波信号。

技术方案二：

一种用于面目标的测速测距雷达回波模拟方法，其特征在于，包括：

步骤1，CPU处理器通过第一通信模块发送擦FLASH指令给第一FPGA芯片；第一FPGA芯片对FLASH阵列中的每片FLASH进行擦除数据操作，即第一FPGA芯片以每片FLASH中的块为单位，根据擦FLASH指令中的块地址对每片FLASH中相应的块进行擦除数据操作；

步骤2，CPU处理器通过第一通信模块发送写FLASH指令给第一FPGA芯片；第一FPGA芯片对FLASH阵列中的每片FLASH进行写数据操作，即第一FPGA芯片以每片FLASH中的页为单位，根据写FLASH指令中的页地址对每片FLASH中相应的页进行写数据操作；所述写数据操作中的数据为面目标回波模拟数据；

步骤3，CPU处理器通过第二通信模块发送读FLASH指令给第一FPGA芯片；第一FPGA芯片对FLASH阵列中的FLASH芯片进行读数据操作，即第一FPGA芯片以FLASH芯片中的页为单位，根据读FLASH指令中的页地址对每片FLASH中相应的页进行读数据操作；所述读数据操作中的数据为面目标回波模拟数据；数据缓存模块将从FLASH阵列中读取出来的面目标回波模拟数据进行缓存并发送给模拟板；

步骤4，模拟板中的D/A数模转换模块将面目标回波模拟数据转换成模拟信号，然后将所述模拟信号发送给滤波放大器模块进行滤波和放大处理，得到面目标模拟回波信号。

本发明的技术方案一的特点和进一步改进在于：

(1)所述主机板还包括电源管理模块，给用于面目标的测速测距雷达回波模拟器提供数字电源和模拟电源；数字电源用于给存储板供电；模拟电源用于给主机板和模拟板供电。

(2)所述FLASH阵列包含测速FLASH阵列和测距FLASH阵列；所述测速FLASH阵列中，采用8片FLASH串联工作；所述测距FLASH阵列中，采用8组FLASH并联工作，每组FLASH中，采用8片FLASH串联工作；所述测速FLASH阵列中8片FLASH的串联结构与所述测距FLASH阵列的每组FLASH中8片FLASH的串联结构相同。

本发明的技术方案二的特点和进一步改进在于：

(1)步骤1的具体子步骤为：

a1，第一FPGA芯片使能CLE信号，则此时CPU处理器的I/O口发送的信号是命令信号；CPU处理器发送60h命令，该命令为擦除准备命令；

a2，第一FPGA芯片使能ALE信号，则此时CPU处理器的I/O口发送的信号是地址信号；CPU处理器发送FLASH芯片的块地址；

a3，第一FPGA芯片使能CLE信号，CPU处理器的I/O口发送D0h命令，该命令为擦除确认命令；第一FPGA芯片根据FLASH芯片的块地址对FLASH芯片中相应的块进行擦除数据操作；

a4，第一FPGA芯片使能CLE信号，CPU处理器的I/O口发送70h命令，该命令表示读取擦除状态；第一FPGA芯片将擦除状态发送至CPU处理器的I/O口，如果I/O口的0引脚＝0，则表示擦除数据操作成功，如果I/O口的0引脚＝1，则表示擦除数据操作失败。

(2)步骤2的具体子步骤为：

b1，第一FPGA芯片使能CLE信号，则此时CPU处理器的I/O口发送的信号是命令信号；CPU处理器发送80h命令，该命令为写准备命令；

b2，第一FPGA芯片使能ALE信号，则此时CPU处理器的I/O口发送的信号是地址信号；CPU处理器发送FLASH芯片的页地址，该页地址总共包括五个地址，其中前两个地址为列地址，后三个地址为行地址；CPU处理器将面目标回波模拟数据写入FLASH芯片的页地址所对应的FLASH芯片的缓冲区内；

b3，第一FPGA芯片使能CLE信号，CPU处理器的I/O口发送10h命令，该命令为写确认命令；第一FPGA芯片将FLASH芯片的缓冲区内的数据写入FLASH芯片的对应的页；

b4，第一FPGA芯片使能CLE信号，CPU处理器的I/O口发送70h命令，该命令表示读取写状态；第一FPGA芯片将写状态发送至CPU处理器的I/O口，如果I/O口的0引脚＝0，则表示写数据操作成功，如果I/O口的0引脚＝1，则表示写数据操作失败

(3)步骤3的具体子步骤为：

c1，第一FPGA芯片使能CLE信号，则此时CPU处理器的I/O口发送的信号是命令信号；CPU处理器发送00h命令，该命令为读准备命令；

c2，第一FPGA芯片使能ALE信号，则此时CPU处理器的I/O口发送的信号是地址信号；CPU处理器发送需要读取的FLASH芯片的页地址的起止范围；

c3，第一FPGA芯片使能CLE信号，CPU处理器的I/O口发送30h命令，该命令为读确认命令；第一FPGA芯片使能RE信号，第一FPGA芯片根据需要读取的FLASH芯片的页地址的起止范围，读取FLASH芯片的对应的第1页数据；

c4，第一FPGA芯片判断FLASH芯片的对应的第1页数据是否读取完，若未读取完，则第一FPGA芯片继续读取FLASH芯片的对应的第1页数据，若读取完，则第一FPGA芯片根据需要读取的FLASH芯片的页地址的起止范围，读取FLASH芯片的对应的下一页数据，直到读取完FLASH芯片的对应的最后一页数据；

c5，数据缓存模块将从FLASH阵列中读取出来的面目标回波模拟数据进行缓存并发送给模拟板。

本发明的有益效果为：本发明的用于面目标的测速测距雷达回波模拟器及模拟方法不仅可以对点目标回波进行模拟，而且可以针对面目标进行回波模拟。

附图说明

下面结合附图说明和具体实施方式对本发明作进一步详细说明。

图1为本发明的用于面目标的测速测距雷达回波模拟器的整体结构示意图；

图2为本发明的用于面目标的测速测距雷达回波模拟器的主机板的结构示意图；

图3为本发明的用于面目标的测速测距雷达回波模拟器的存储板的结构示意图；

图4为本发明的用于面目标的测速测距雷达回波模拟器的存储板中，测速FLASH阵列中8片FLASH的串联结构或测距FLASH阵列的每组FLASH中8片FLASH的串联结构示意图；

图5为本发明的用于面目标的测速测距雷达回波模拟方法的步骤1的流程图；

图6为本发明的用于面目标的测速测距雷达回波模拟方法的步骤2的流程图；

图7为本发明的用于面目标的测速测距雷达回波模拟方法的步骤3的流程图；

图8为本发明的用于面目标的测速测距雷达回波模拟器的模拟板的结构示意图。

具体实施方式

在本发明描述中，除非另有明确的规定和限制，术语“连接”应做广义理解，例如，可以是固定连接，也可以是可拆卸连接，或者一体地连接；可以是机械连接，也可以是电连接；可以是直接连接，也可以是通过中间媒介连接，可以是两个元件内部的连通。对于本领域的普通技术人员而言，可以根据具体情况理解上述语在本发明中的具体含义。

在本发明的实施例中，将本发明的一种用于面目标的测速测距雷达回波模拟器简称为模拟器。

一、参照图1，本发明的实施例中，本发明的模拟器包括：主机板、存储板、模拟板；所述主机板与所述存储板连接；所述存储板与所述模拟板连接。

二、参照图2，本发明的实施例中，主机板包括：CPU处理器、固态存储器和第一通信模块。所述CPU处理器分别与所述固态存储器和第一通信模块连接；所述固态存储器与所述第一通信模块连接。

本发明的实施例中，主机板的主要功能为：存储面目标回波模拟数据，并在模拟器进行面目标回波模拟之前，将固态存储器中的面目标回波模拟数据通过第一通信模块发送给存储板。

所述CPU处理器，用于将面目标回波模拟数据存储在固态存储器中。

所述固态存储器，用于存储面目标回波模拟数据。

所述CPU处理器，还用于控制第一通信模块将固态存储器中的面目标回波模拟数据发送给存储板。

所述第一通信模块，用于将固态存储器中的面目标回波模拟数据发送给存储板，本发明的实施例中，选用PCI9054模块作为第一通信模块。

本发明的实施例中，主机板还包括电源管理模块，用于给模拟器提供数字电源和模拟电源；具体地，数字电源用于给存储板供电；模拟电源用于给机箱、主机板和模拟板供电。

三、参照图3，本发明的实施例中，存储板包括：第一FPGA芯片、第二通信模块、数据缓存模块和FLASH阵列。所述第一FPGA芯片分别与所述第二通信模块、数据缓存模块和FLASH阵列连接；所述第二通信模块与所述FLASH阵列连接；所述FLASH阵列与所述数据缓存模块连接。

本发明的实施例中，存储板的主要功能为：

(1)在模拟器进行面目标回波模拟之前，将面目标回波模拟数据通过第二通信模块发送到FLASH阵列；

(2)在模拟器进行面目标回波模拟时，将FLASH阵列中的面目标回波模拟数据发送给数据缓存模块中进行缓存，数据缓存模块在缓存好一定的数据之后，将缓存好的数据发送给模拟板。

所述第一FPGA芯片，用于控制存储板内各个模块的工作时序，本发明的实施例中，选用EP2S60F1020I5芯片作为第一FPGA芯片，该芯片的最高处理速度可以达到500MB/s，外部传输端口为LVDS差分端口，最大传输时钟可以达到400MHz。

所述第二通信模块，用于接收从主机板的第一通信模块发送过来的面目标回波模拟数据，并将该面目标回波模拟数据发送给所述FLASH阵列，本发明的实施例中，选用PCI9054模块作为第二通信模块。

所述FLASH阵列用于存储或回放面目标回波模拟数据。本发明的实施例中，FLASH阵列需要分别对面目标回波模拟数据中的测速回波模拟数据和测距回波模拟数据进行存储，则FLASH阵列包含测速FLASH阵列和测距FLASH阵列。测速FLASH阵列中，采用8片FLASH串联工作，其存储量为16GB；测距FLASH阵列中，采用8组FLASH并联工作，速度可以达到200MB/s，每组FLASH中，采用8片FLASH串联工作，则测距FLASH阵列共有64片FLASH，其总体存储量为128GB。本发明的实施例中，测速FLASH阵列中8片FLASH的串联结构与测距FLASH阵列的每组FLASH中8片FLASH的串联结构相同，如图4所示。FLASH阵列中的每片FLASH均分为2小片，每小片包含N1块，每块包含N2页，其中，N1和N2均为正整数。

所述数据缓存模块，用于缓存从所述FLASH阵列中读取出来的面目标回波模拟数据，并发送给模拟板，本发明的实施例中，选用DDRII模块作为缓存模块。

四、参照图8，本发明的实施例中，所述模拟板包括：第二FPGA芯片、D/A数模转换模块和滤波放大器模块。所述第二FPGA芯片分别与所述D/A数模转换模块、滤波放大器模块连接；所述D/A数模转换模块与所述滤波放大器模块连接。

本发明的实施例中，模拟板的主要功能为：将存储板的数据缓存模块发送过来的面目标回波模拟数据转换成模拟信号，然后将所述模拟信号发送给滤波放大器模块，对所述模拟信号进行滤波和放大处理，得到面目标模拟回波信号。

所述第二FPGA芯片，用于控制模拟板内各个模块的工作时序；本发明的实施例中，选用EP2S60F1020I5芯片作为第二FPGA芯片，该器件的最高处理速度可以达到500MB/s，外部传输端口为LVDS差分端口，最大传输时钟可以达到400MHz；

所述D/A数模转换模块，用于将存储板的数据缓存模块发送过来的面目标回波模拟数据转换成模拟信号。面目标回波模拟数据包括测速回波模拟数据和测距回波模拟数据，需要分别对这两种数据进行数模转换，所以本发明的实施例中，D/A数模转换模块分为测速D/A数模转换模块和测距D/A数模转换模块。测速D/A数模转换器采用16位高精度的数模转换芯片AD5545，其最高转换速率可以达到1Msps；测距D/A数模转换模块采用MAX5890芯片，其转换率为200Msps，精度为14位。

所述滤波放大器模块，用于将模拟信号进行滤波和放大处理，得到面目标模拟回波信号。本发明的实施例中，滤波放大器模块的频谱特性要求为600KHz频点，抑制能力达到50dBc，并且在DC～160KHz范围内其幅度不一致性小于0.2dB，相位不一致性小于1°。所以本发明的实施例中，采用高精度运算放大器AD8620作为滤波放大器模块，其运放噪声为6nv/Hz，偏置电压为100uV。

五、一种用于面目标的测速测距雷达回波模拟方法，其特征在于，包括：

步骤1，CPU处理器通过第一通信模块发送擦FLASH指令给第一FPGA芯片；第一FPGA芯片对FLASH阵列中的每片FLASH进行擦除数据操作，即第一FPGA芯片以每片FLASH中的块为单位，根据擦FLASH指令中的块地址对每片FLASH中相应的块进行擦除数据操作。

参照图5，步骤1的具体子步骤为：

a1，第一FPGA芯片使能CLE信号，则此时CPU处理器的I/O口发送的信号是命令信号；CPU处理器发送60h命令，该命令为擦除准备命令；

a2，第一FPGA芯片使能ALE信号，则此时CPU处理器的I/O口发送的信号是地址信号；CPU处理器发送FLASH芯片的块地址；

a3，第一FPGA芯片使能CLE信号，CPU处理器的I/O口发送D0h命令，该命令为擦除确认命令；第一FPGA芯片根据FLASH芯片的块地址对FLASH芯片中相应的块进行擦除数据操作；

a4，第一FPGA芯片使能CLE信号，CPU处理器的I/O口发送70h命令，该命令表示读取擦除状态；第一FPGA芯片将擦除状态发送至CPU处理器的I/O口，如果I/O口的0引脚＝0，则表示擦除数据操作成功，如果I/O口的0引脚＝1，则表示擦除数据操作失败。

步骤2，CPU处理器通过第一通信模块发送写FLASH指令给第一FPGA芯片；第一FPGA芯片对FLASH阵列中的每片FLASH进行写数据操作，即第一FPGA芯片以每片FLASH中的页为单位，根据写FLASH指令中的页地址对每片FLASH中相应的页进行写数据操作；所述写数据操作中的数据为面目标回波模拟数据。

参照图6，步骤2的具体子步骤为：

b1，第一FPGA芯片使能CLE信号，则此时CPU处理器的I/O口发送的信号是命令信号；CPU处理器发送80h命令，该命令为写准备命令；

b2，第一FPGA芯片使能ALE信号，则此时CPU处理器的I/O口发送的信号是地址信号；CPU处理器发送FLASH芯片的页地址，该页地址总共包括五个地址，其中前两个地址为列地址，后三个地址为行地址；CPU处理器将面目标回波模拟数据写入FLASH芯片的页地址所对应的FLASH芯片的缓冲区内；

b3，第一FPGA芯片使能CLE信号，CPU处理器的I/O口发送10h命令，该命令为写确认命令；第一FPGA芯片将FLASH芯片的缓冲区内的数据写入FLASH芯片的对应的页；

b4，第一FPGA芯片使能CLE信号，CPU处理器的I/O口发送70h命令，该命令表示读取写状态；第一FPGA芯片将写状态发送至CPU处理器的I/O口，如果I/O口的0引脚＝0，则表示写数据操作成功，如果I/O口的0引脚＝1，则表示写数据操作失败。

步骤3，CPU处理器通过第二通信模块发送读FLASH指令给第一FPGA芯片；第一FPGA芯片对FLASH阵列中的FLASH芯片进行读数据操作，即第一FPGA芯片以FLASH芯片中的页为单位，根据读FLASH指令中的页地址对每片FLASH中相应的页进行读数据操作；所述读数据操作中的数据为面目标回波模拟数据；数据缓存模块将从FLASH阵列中读取出来的面目标回波模拟数据进行缓存并发送给模拟板。

参照图7，步骤3的具体子步骤为：

c1，第一FPGA芯片使能CLE信号，则此时CPU处理器的I/O口发送的信号是命令信号；CPU处理器发送00h命令，该命令为读准备命令；

c2，第一FPGA芯片使能ALE信号，则此时CPU处理器的I/O口发送的信号是地址信号；CPU处理器发送需要读取的FLASH芯片的页地址的起止范围；

c3，第一FPGA芯片使能CLE信号，CPU处理器的I/O口发送30h命令，该命令为读确认命令；第一FPGA芯片使能RE信号，第一FPGA芯片根据需要读取的FLASH芯片的页地址的起止范围，读取FLASH芯片的对应的第1页数据；

c4，第一FPGA芯片判断FLASH芯片的对应的第1页数据是否读取完，若未读取完，则第一FPGA芯片继续读取FLASH芯片的对应的第1页数据，若读取完，则第一FPGA芯片根据需要读取的FLASH芯片的页地址的起止范围，读取FLASH芯片的对应的下一页数据，直到读取完FLASH芯片的对应的最后一页数据；

c5，数据缓存模块将从FLASH阵列中读取出来的面目标回波模拟数据进行缓存并发送给模拟板。

步骤4，模拟板中的D/A数模转换模块将面目标回波模拟数据转换成模拟信号，然后将所述模拟信号发送给滤波放大器模块进行滤波和放大处理，得到面目标模拟回波信号。

显然，本领域的技术人员可以对本发明进行各种改动和变型而不脱离本发明的精神和范围。这样，倘若本发明的这些修改和变型属于本发明权利要求及其等同技术的范围之内，则本发明也意图包含这些改动和变型在内。

Claims (7)

1.一种用于面目标的测速测距雷达回波模拟器，其特征在于，包括：主机板、存储板、模拟板；

所述主机板与所述存储板连接；

所述存储板与所述模拟板连接；

所述主机板包括：CPU处理器、固态存储器和第一通信模块；

所述CPU处理器分别与所述固态存储器和第一通信模块连接；

所述固态存储器与所述第一通信模块连接；

所述CPU处理器，用于将面目标回波模拟数据存储在固态存储器中；

所述固态存储器，用于存储面目标回波模拟数据；

所述CPU处理器，还用于控制第一通信模块将固态存储器中的面目标回波模拟数据发送给存储板；

所述第一通信模块，用于将固态存储器中的面目标回波模拟数据发送给存储板；

所述存储板包括：第一FPGA芯片、第二通信模块、数据缓存模块和FLASH阵列；

所述第一FPGA芯片分别与所述第二通信模块、数据缓存模块和FLASH阵列连接；

所述第二通信模块与所述FLASH阵列连接；

所述FLASH阵列与所述数据缓存模块连接；

所述第一FPGA芯片，用于控制存储板内各个模块的工作时序；

所述第二通信模块，用于接收从主机板的第一通信模块发送过来的面目标回波模拟数据，并将该面目标回波模拟数据发送给所述FLASH阵列；

所述FLASH阵列用于存储或回放面目标回波模拟数据；

所述数据缓存模块，用于缓存从所述FLASH阵列中读取出来的面目标回波模拟数据，并发送给模拟板；

所述模拟板包括：第二FPGA芯片、D/A数模转换模块和滤波放大器模块；

所述第二FPGA芯片分别与所述D/A数模转换模块、滤波放大器模块连接；

所述D/A数模转换模块与所述滤波放大器模块连接；

所述第二FPGA芯片，用于控制模拟板内各个模块的工作时序；

所述D/A数模转换模块，用于将存储板的数据缓存模块发送过来的面目标回波模拟数据转换成模拟信号；

所述滤波放大器模块，用于将所述模拟信号进行滤波和放大处理，得到面目标模拟回波信号。

2.如权利要求1所述的一种用于面目标的测速测距雷达回波模拟器，其特征在于，所述主机板还包括电源管理模块，给用于面目标的测速测距雷达回波模拟器提供数字电源和模拟电源；数字电源用于给存储板供电；模拟电源用于给主机板和模拟板供电。

3.如权利要求1所述的一种用于面目标的测速测距雷达回波模拟器，其特征在于，所述FLASH阵列包含测速FLASH阵列和测距FLASH阵列；所述测速FLASH阵列中，采用8片FLASH串联工作；所述测距FLASH阵列中，采用8组FLASH并联工作，每组FLASH中，采用8片FLASH串联工作；所述测速FLASH阵列中8片FLASH的串联结构与所述测距FLASH阵列的每组FLASH中8片FLASH的串联结构相同。

4.一种用于面目标的测速测距雷达回波模拟方法，其特征在于，包括：

步骤1，CPU处理器通过第一通信模块发送擦FLASH指令给第一FPGA芯片；第一FPGA芯片对FLASH阵列中的每片FLASH进行擦除数据操作，即第一FPGA芯片以每片FLASH中的块为单位，根据擦FLASH指令中的块地址对每片FLASH中相应的块进行擦除数据操作；

步骤2，CPU处理器通过第一通信模块发送写FLASH指令给第一FPGA芯片；第一FPGA芯片对FLASH阵列中的每片FLASH进行写数据操作，即第一FPGA芯片以每片FLASH中的页为单位，根据写FLASH指令中的页地址对每片FLASH中相应的页进行写数据操作；所述写数据操作中的数据为面目标回波模拟数据；

步骤3，CPU处理器通过第二通信模块发送读FLASH指令给第一FPGA芯片；第一FPGA芯片对FLASH阵列中的FLASH芯片进行读数据操作，即第一FPGA芯片以FLASH芯片中的页为单位，根据读FLASH指令中的页地址对每片FLASH中相应的页进行读数据操作；所述读数据操作中的数据为面目标回波模拟数据；数据缓存模块将从FLASH阵列中读取出来的面目标回波模拟数据进行缓存并发送给模拟板；

步骤4，模拟板中的D/A数模转换模块将面目标回波模拟数据转换成模拟信号，然后将所述模拟信号发送给滤波放大器模块进行滤波和放大处理，得到面目标模拟回波信号。

5.如权利要求4所述的一种用于面目标的测速测距雷达回波模拟方法，其特征在于，步骤1的具体子步骤为：

a1，第一FPGA芯片使能CLE信号，则此时CPU处理器的I/O口发送的信号是命令信号；CPU处理器发送60h命令，该命令为擦除准备命令；

a2，第一FPGA芯片使能ALE信号，则此时CPU处理器的I/O口发送的信号是地址信号；CPU处理器发送FLASH芯片的块地址；

a3，第一FPGA芯片使能CLE信号，CPU处理器的I/O口发送D0h命令，该命令为擦除确认命令；第一FPGA芯片根据FLASH芯片的块地址对FLASH芯片中相应的块进行擦除数据操作；

a4，第一FPGA芯片使能CLE信号，CPU处理器的I/O口发送70h命令，该命令表示读取擦除状态；第一FPGA芯片将擦除状态发送至CPU处理器的I/O口，如果I/O口的0引脚＝0，则表示擦除数据操作成功，如果I/O口的0引脚＝1，则表示擦除数据操作失败。

6.如权利要求1所述的一种用于面目标的测速测距雷达回波模拟方法，其特征在于，步骤2的具体子步骤为：

b1，第一FPGA芯片使能CLE信号，则此时CPU处理器的I/O口发送的信号是命令信号；CPU处理器发送80h命令，该命令为写准备命令；

b2，第一FPGA芯片使能ALE信号，则此时CPU处理器的I/O口发送的信号是地址信号；CPU处理器发送FLASH芯片的页地址，该页地址总共包括五个地址，其中前两个地址为列地址，后三个地址为行地址；CPU处理器将面目标回波模拟数据写入FLASH芯片的页地址所对应的FLASH芯片的缓冲区内；

b3，第一FPGA芯片使能CLE信号，CPU处理器的I/O口发送10h命令，该命令为写确认命令；第一FPGA芯片将FLASH芯片的缓冲区内的数据写入FLASH芯片的对应的页；

b4，第一FPGA芯片使能CLE信号，CPU处理器的I/O口发送70h命令，该命令表示读取写状态；第一FPGA芯片将写状态发送至CPU处理器的I/O口，如果I/O口的0引脚＝0，则表示写数据操作成功，如果I/O口的0引脚＝1，则表示写数据操作失败。

7.如权利要求1所述的一种用于面目标的测速测距雷达回波模拟方法，其特征在于，步骤3的具体子步骤为：

c1，第一FPGA芯片使能CLE信号，则此时CPU处理器的I/O口发送的信号是命令信号；CPU处理器发送00h命令，该命令为读准备命令；

c2，第一FPGA芯片使能ALE信号，则此时CPU处理器的I/O口发送的信号是地址信号；CPU处理器发送需要读取的FLASH芯片的页地址的起止范围；

c3，第一FPGA芯片使能CLE信号，CPU处理器的I/O口发送30h命令，该命令为读确认命令；第一FPGA芯片使能RE信号，第一FPGA芯片根据需要读取的FLASH芯片的页地址的起止范围，读取FLASH芯片的对应的第1页数据；

c4，第一FPGA芯片判断FLASH芯片的对应的第1页数据是否读取完，若未读取完，则第一FPGA芯片继续读取FLASH芯片的对应的第1页数据，若读取完，则第一FPGA芯片根据需要读取的FLASH芯片的页地址的起止范围，读取FLASH芯片的对应的下一页数据，直到读取完FLASH芯片的对应的最后一页数据；

c5，数据缓存模块将从FLASH阵列中读取出来的面目标回波模拟数据进行缓存并发送给模拟板。