CN104914436A - 基于魂芯一号的通用天气雷达信号处理器及处理三脉冲信号的方法 - Google Patents

Abstract

针对现有气象雷达的不足，发明提供一种基于魂芯一号的通用天气雷达信号处理器及处理三脉冲信号的方法。其中，通用天气雷达信号处理器包括第一数字信号处理芯片、第一FLASH存储器、第一DDR2内存、第二数字信号处理芯片、第二DDR2内存、FPGA、SRAM0， SRAM1、时钟模块、复位模块、光纤模块和网络模块。处理三脉冲信号的方法包括七个处理步骤。本发明的有益效果在于：本发明为首次采用魂芯一号数字信号处理芯片，具有丰富的硬件资源，配套的DDR2接口，以及强大的运算能力等，可满足天气雷达的不断升级和更新的需求。

Description

基于魂芯一号的通用天气雷达信号处理器及处理三脉冲信号的方法

技术领域

本发明专利涉及天气雷达信号处理领域，尤其涉及一种高速、高精度和大数据量运算的天气雷达信号处理装置及处理三脉冲信号的方法。

背景技术

当代新型天气雷达可有效监测天气系统的发生和变化，是预报灾害性天气的强有力的方法之一。雷达的信号处理器是天气雷达的核心装置。当今，天气雷达的信号带宽、接收通道数量、工作模式种类等的不断增长以及新的雷达信号处理算法的提出，都对雷达信号处理器的实时运算能力、高速数据传输等性能提出了更高的要求，因此，搭建一个具有高速、高精度和大数据量运算能力的天气雷达信号处理通用平台，对提升天气雷达的性能指标具有关键意义。

目前，国内的天气雷达信号处理平台大多使用DSP+FPGA的处理架构，并且主流的DSP(Digital Signal Processing)芯片，均来自于国外，如ADI( Analog Devices ) 的 Tiger SHARC 系列、TI( Texas Instruments)的TMS320Cxx 系列等。这样一方面DSP芯片的使用受制于国外供货，另一方面给军用天气雷达带来安全隐患。同时，TI公司的DSP在芯片级的互联耦合常采用HPI或者是共享存储器进行互联，占用总线，影响数据的并行传输，且TI 公司的DSP芯片致力于定点运算，而天气雷达信号处理中涉及大量的浮点运算，其以高性能著称的C67x系列的标称峰值运算速率为1Gflops（实际上很难达到所有执行单元能够完全并行执行），这逊色于ADI公司TS201s 的3Gflops运算速率。另外，ADI的TS101s，201s系列DSP芯片并不支持DDR2等大容量存储器的接口配置，这极大的限制了其在大数据量场合的处理能力。值得一提，ADI公司随着其近年来在DSP芯片市场的份额减少，将被迫停产TS101s，201s等系列的DSP芯片。综上所述，有必要对现有的天气雷达信号处理器提出改进，并且选择一款适合雷达处理的高性能DSP芯片对搭建高速、高精度、大数据量的通用天气雷达信号处理器至关重要。

发明内容

本发明专利的目的是搭建一种能够实现高速、高精度和大数据量运算的通用天气雷达信号处理装置，且该装置能以较少的设备量完成上述功能，具有体积小，重量轻，便于安装的特点，可用于紧凑型应用场合。

为实现上述目的，本发明专利采用以下技术方案：

一种基于魂芯一号的通用天气雷达信号处理器，包括第一数字信号处理芯片11、第一FLASH存储器（flashmemory）12、第一DDR2（Double Data Rate 2）内存13、第二数字信号处理芯片21、第二DDR2内存22、现场可编程逻辑门阵列FPGA4、第0静态随机存取存储器（SRAM0）51，第1静态随机存取存储器（SRAM1）52、时钟模块8、复位模块9、光纤模块6和网络模块7；其中，第一FLASH存储器（flash）12、第一DDR2（Double Data Rate 2）内存13分别与第一数字信号处理芯片11相连接，并双向通信；第二DDR2内存22与第二数字信号处理芯片21相连接，并双向通信；第一数字信号处理芯片11、第二数字信号处理芯片21共同与现场可编程逻辑门阵列FPGA4相连接，并双向通信；现场可编程逻辑门阵列FPGA4分别与光纤模块6和网络模块7连接，并双向通信；现场可编程逻辑门阵列FPGA4分别与时钟模块8、复位模块9相连接，复位模块9负责向对现场可编程逻辑门阵列FPGA4提供行复位信号，时钟模块8为现场可编程逻辑门阵列FPGA4提供40MHz的时钟信号；所述第一数字信号处理芯片11负责接收FPGA传送来的回波数据，实现信号的脉冲压缩或波束的幅相校正；所述第一FLASH存储器12负责存储需固化的程序；所述第一DDR2Double Data Rate 2内存13和第二DDR2内存22均负责储存脉冲压缩后的回波数据；所述第二数字信号处理芯片21负责滤除杂波，估算气象目标的强度、速度及谱宽，同时对估算结果进行质量控制就并将结果传送回FPGA；所述现场可编程逻辑门阵列FPGA4负责产生与雷达整机时序相关的信号；现场可编程逻辑门阵列FPGA4通过网络模块7接收并转发来自于计算机终端的控制指令；现场可编程逻辑门阵列FPGA4通过光纤模块6接收并转发来自雷达的IQ信号；所述IQ信号为回波采样数据；第0静态随机存取存储器51和第1静态随机存取存储器52负责缓存现场可编程逻辑门阵列FPGA4接收到的\来自雷达接收机的IQ信号；所述光纤模块6的数据率为2.5Gb/s，用于传输IQ信号；所述网络模块7负责实现现场可编程逻辑门阵列FPGA4与计算机终端以UDP/IP协议完成通信。

采用本发明所述基于基于魂芯一号的通用天气雷达信号处理器处理三脉冲信号的方法，所述三脉冲信号为电扫机制的多普勒天气雷达生成的脉宽各不相同的3个脉冲信号，其中，脉宽最窄的脉冲信号为单载频短脉冲信号，且为固定脉宽的补盲脉冲信号；脉宽次宽的脉冲信号为线性/非线性调频信号，且为固定脉宽的补盲脉冲信号；脉宽最宽的脉冲信号为线性/非线性调频信号，且为可选脉宽的长脉冲信号；脉宽最窄的脉冲信号对脉宽次宽的脉冲信号补盲，脉宽次宽的脉冲信号对脉宽最宽的脉冲信号补盲：按如下步骤进行：

步骤一：第一数字信号处理芯片（11）程序上电初始化以后，等待FPGA（4）发出的外部中断信号，随后转步骤二；

步骤二：第一数字信号处理芯片（11）接收由FPGA（4）IQ信号和指令字，并分析指令字，判断当前工作模式是正常工作模式还是发射/接收校正模式：若为正常工作模式，则转步骤三；若为发射/接受校正模式，则转步骤五；

步骤三：在正常工作模式时，由第一数字信号处理芯片（11）进行数据接收、指令字分析、脉冲压缩、和三脉冲拼接，并将处理的结果存储在第一DDR2内存（13）或第二DDR2内存（22）中；同时将由第一数字信号处理芯片（11）将其对指令字和指令字分析的结果发送给第二数字信号处理芯片（12），随后转步骤四；

步骤四：第二数字信号处理芯片（12）接收由第一数字信号处理芯片（11）传送而来的指令字，判断是否为发射/接受校正模式：若是，则转步骤六；若否，则由第二数字信号处理芯片（12）读取出保存在第一DDR2内存（13）中的由第一数字信号处理芯片（11）数据处理的结果，由第二数字信号处理芯片（12）对第一数字信号处理芯片（11）的数据处理结果进行滤波、气象要素估计和质量控制，并将第二数字信号处理芯片（12）的处理结果送回FPGA（4），随后转步骤七；

步骤五：在发射/接收校正模式时，由第一数字信号处理芯片（11）接收由FPGA（4）发送而来各收发支路的测试数据，并进行指令字分析以及校正系数计算的处理工作，随后转步骤六；

步骤六：第二数字信号处理芯片（12）接收由第一数字信号处理芯片（11）传送而来的指令字，判断是否为发射/接受校正模式，若是则将第一数字信号处理芯片（11）进行数据接收、指令字分析以及校正系数计算的处理结果发送至FPGA（4），转步骤七；若否，则转步骤四；

步骤七：结束本轮的处理，返回步骤一准备下一轮处理；直到雷达关机或计算机终端发出停止指令，无数据传入，方停止循环处理。

本发明的技术特点如下：

本发明所述的通用天气雷达信号处理器，主要包括FPGA、数字信号处理芯片(DSP)——即第一数字信号处理芯片11和第二数字信号处理芯片21，硬件协议栈芯片以及大容量存储芯片DDR2等。

本发明所述的通用天气雷达信号处理器的外形设计为一个可嵌入式的立方体模块，尺寸为210mm×170mm×50mm，具备抗电磁干扰能力，非常适合嵌入到各种对尺寸要求严格的紧凑型雷达系统中。

参见图1，本发明所述的通用天气雷达信号处理器中的光纤模块通过光纤接头与接收机的相应的模块相连，获取接收机下变频后的基带数据。在一些采用电扫机制的多普勒天气雷达的实施方式中，光纤模块采用4路通道，其中两路分别用于接收正常工作模式下的各路收发组件接收支路的IQ数据；另外两路分别用于传输发射/接收校正模式下的测试IQ数据和反演模式下记录的IQ数据。

参见图1，本发明所述的通用天气雷达信号处理器中的FPGA与光纤模块通过差分线相连，并且将接收的IQ数据放入SRAM缓存，SRAM采用乒乓结构，同时，FPGA与两片DSP芯片（第一数字信号处理芯片11和第二数字信号处理芯片21）分别通过它们各自的两路链路口相连，用于传输IQ数据给主片DSP（第一数字信号处理芯片11）以及接收从片DSP（第二数字信号处理芯片21）对气象要素等的运算结果，另外，FPGA还通过8对RS232串口线，8对RS422差分信号线，16位双向TTL信号线与发射、接收、伺服和波束控制等分系统进行通信，转发终端对各分系统的控制指令，以及上报各分系统的故障信息等。

参见图1，本发明所述的通用天气雷达信号处理器包含两片魂芯一号（在图2中分别以DSP0和DSP1表示，其中，DSP0为主片，对应第一数字信号处理芯片11；DSP1为从片，对应第二数字信号处理芯片21）。主片与FLASH相连，通过控制FLASH来完成两片DSP的程序加载，同时，主片与从片间通过两路链路口相连，完成A显数据，指令字等的传输，另外，主片与从片均各自与大容量存储器DDR2通过总线相连，主片可将其完成的脉压结果存放于DDR2中，从片可通过飞越传输获取DDR2中的数据，来进行后续的运算，然后将计算所得数据通过从片与FPGA相连的链路口送回FPGA。

这里需要强调的是，本发明是首次将魂芯一号应用在天气雷达信号处理领域，其独创的模8寻址，以及四核并行的工作方式使得其在多种信号处理算法上具有卓越的表现，尤其是信号处理常用算法快速傅里叶变换(FFT)。

参见图1和图2，本发明所述的以太网硬件协议栈芯片采用W5300，它受FPGA控制，可将终端发送的指令按照相应的格式进行解码传输给FPGA，同时，它还可将FPGA发送而来的气象要素，脉冲压缩等结果按照UDP/IP格式进行编码送回终端。

本发明所述的大容量存储器为第二代双倍数据率同步动态随机存取器(DDR2)，在一些实施方式中，我们采用8块128M×16bit的DDR2分别与两片DSP相连(每片DSP外挂4块DDR2)。另外，还需说明DSP对DDR2的读写使用乒乓结构，加快数据处理的速率。

本发明的有益效果在于：本发明为首次采用魂芯一号数字信号处理芯片，本发明具有丰富的硬件资源，配套DDR2接口，以及强大的运算能力等，可满足天气雷达的不断升级和更新的需求(双偏振、相控阵等)。同时，光纤模块和DDR2的应用可保证大容量数据高速稳定的传输和存储，并且装置设备量少，体积小，重量轻，便于安装，可用于紧凑型应用场合。基于以上，我们可实现搭建一种高速实时、高精度和大数据量运算的天气雷达信号处理器。

本发明所述的三脉冲信号处理方法，是基于本发明所述通用天气雷达信号处理器的气象雷区数据处理方法，能够提高处理的效率，避免处理流水线的停顿，平均性能提高6-11倍，详见表1。

附图说明

图1为本发明的结构原理框图。

图2为图1的系统功能框图。

图3为图1中第一数字信号处理芯片11的信号处理流程图。

图4为图1中第二数字信号处理芯片21的信号处理流程图。

具体实施方式

为了使得本发明的目的、技术方案以及优点能够更加清楚、明白，下面结合附图和实用案例对本发明进一步详细说明，此处案例仅仅便于解释本发明，并不限定本发明。

 参见图1，一种基于魂芯一号的通用天气雷达信号处理器，包括第一数字信号处理芯片11、第一FLASH存储器（flashmemory）12、第一DDR2（Double Data Rate 2）内存13、第二数字信号处理芯片21、第二DDR2内存22、现场可编程逻辑门阵列（FPGA）4、第0静态随机存取存储器（Static Random Access Memory 0，SRAM0）51，第1静态随机存取存储器（SRAM1）52、时钟模块8、复位模块9、光纤模块6和网络模块7；其中，

第一FLASH存储器12、第一DDR2内存13分别与第一数字信号处理芯片11相连接，并双向通信；

第二DDR2内存22与第二数字信号处理芯片21相连接，并双向通信；

第一数字信号处理芯片11、第二数字信号处理芯片21共同与FPGA4相连接，并双向通信；

FPGA4分别与光纤模块6和网络模块7连接，并双向通信；

FPGA4分别与时钟模块8、复位模块9相连接，复位模块9负责向对FPGA4提供行复位信号，时钟模块8为FPGA4提供40MHz的时钟信号；所述第一数字信号处理芯片11负责接收FPGA传送来的回波数据，实现信号的脉冲压缩或波束的幅相校正；

所述第一FLASH存储器12负责存储需固化的程序；

所述第一DDR2内存13和第二DDR2内存22均负责储存脉冲压缩后的回波数据；

所述第二数字信号处理芯片21负责滤除杂波，估算气象目标的强度、速度及谱宽，同时对估算结果进行质量控制就并将结果传送回FPGA；

所述FPGA4负责产生与雷达整机时序相关的信号；FPGA4通过网络模块7接收并转发来自于计算机终端的控制指令；FPGA4通过光纤模块6接收并转发来自雷达接收机的IQ信号；所述IQ信号为回波采样数据；

第0静态随机存取存储器（Static Random Access Memory 0，SRAM0）51和第1静态随机存取存储器（Static Random Access Memory 1，SRAM1）52负责缓存FPGA4接收到的\来自雷达接收机的IQ信号；

所述光纤模块6的数据率为2.5Gb/s，用于传输IQ信号；

所述网络模块7负责实现FPGA4与计算机终端以UDP/IP协议完成通信。

参见图1，本发明所述的基于魂芯一号的通用天气雷达信号处理器还包括异步收发传输器（Universal Asynchronous Receiver/Transmitter，UART）；第一数字信号处理芯片11、第二数字信号处理芯片21共同与异步收发传输器3连接，并双向通信；所述异步收发传输器3负责备用通信。

进一步说，经FPGA4脉冲压缩后的IQ信号优先存储在第一DDR2内存13中；当第一DDR2内存13损坏的情况下，由第二DDR2内存22储存脉冲压缩后的IQ信号。

进一步说，第一数字信号处理芯片11和第二数字信号处理芯片21的型号均为BWDSP100；第一FLASH存储器12的型号为S29GL128N；第一DDR2内存13和第二DDR2内存22的型号均为MT47H128M16HG；FPGA4的型号为EP2SGX90；

第0静态随机存取存储器51和第1静态随机存取存储器52的型号均为CY7C1471V33；时钟模块8的型号为IDT74FCT3807/A；光纤模块6包含四个型号均为USOT12F21I的光纤通道，依次为光纤A通道、光纤B通道、光纤C通道、光纤D通道；其中光纤A通道、光纤B通道用于接收正常工作模式下的各路收发组件接收支路的IQ数据；光纤C通道用于传输发射/接收校正模式下的测试IQ数据，光纤D通道用于反演模式下记录的IQ数据；网络模块7包含W5300芯片。

参见图1，进一步说，第一数字信号处理芯片11与现场可编程逻辑门阵列4、第二数字信号处理芯片12与FPGA4均之间采用并口连接；第一DDR2内存13与第一数字信号处理芯片11之间的通道为64bit，第二DDR2内存22与第二数字信号处理芯片21之间的通道为64bit；第一数字信号处理芯片11与第二数字信号处理芯片21之间、第一数字信号处理芯片11与FPGA4之间、第二数字信号处理芯片21与FPGA4之间相互连接并通信；所述第一静态随机存取存储器51与FPGA4、第1静态随机存取存储器52与FPGA4均采用36bit总线通信；所述的第一数字信号处理芯片11与第一FLASH存储器12之间采用并口实现双向通信；第一数字信号处理芯片11的第2链路口（Link2）和第二数字信号处理芯片21的第2链路口（Link2）相连接；第一数字信号处理芯片11的第3链路口Link3和第二数字信号处理芯片21的第3链路口Link3相连接相连接；

第一数字信号处理芯片11的第1链路口（Link1）、第0链路口（Link0）、并口、通用输入/输出口（GPIO）、和复位信号接口依次与FPGA4的一路接口相连接；

第二数字信号处理芯片21的第1链路口（Link1）、第0链路口（Link0）、并口、通用输入/输出口GPIO、和复位信号接口依次与FPGA4的另一路接口相连接；

进一步说，第0静态随机存取存储器SRAM051和第1静态随机存取存储器SRAM152之间采用乒乓结构实现对数据流的实时读写，该数据流为光纤模块传送至FPGA（4）的IQ数据。。

乒乓储存方式是指当FPGA对第0静态随机存取存储器（SRAM0）进行写数据时，可对第1静态随机存取存储器（SRAM1）进行读数据，待第1静态随机存取存储器（SRAM1）读完数据或第0静态随机存取存储器（SRAM0）写完数据后，FPGA对第1静态随机存取存储器（SRAM1）进行写数据，同时对第0静态随机存取存储器（SRAM0）进行读数据，此后交替进行。

本发明中的第一数字信号处理芯片11、第二数字信号处理芯片21、现场可编程逻辑门阵列（FPGA）分别自电源取电。

参见图3和图4，采用本发明所述通用天气雷达信号处理器处理三脉冲信号的方法，所述三脉冲信号为电扫机制的多普勒天气雷达生成的脉宽（又称简称脉冲宽度）各不相同的3个脉冲信号，其中，脉宽最窄的脉冲信号为单载频短脉冲信号，且为固定脉宽的补盲脉冲信号；脉宽次宽的脉冲信号为线性/非线性调频信号，且为固定脉宽的补盲脉冲信号；脉宽最宽的脉冲信号为线性/非线性调频信号，且为可选脉宽的长脉冲信号；脉宽最窄的脉冲信号对脉宽次宽的脉冲信号补盲，脉宽次宽的脉冲信号对脉宽最宽的脉冲信号补盲；按如下步骤进行：

步骤一：第一数字信号处理芯片11程序上电初始化以后，等待FPGA4发出的外部中断信号，随后转步骤二；在接收到外部中断信号之前，第一数字信号处理芯片11一直在等待外部中断，是个死循环，直到外部中断来了以后，从死循环中跳出；

步骤二：第一数字信号处理芯片11接收由FPGA4IQ信号和指令字，并分析指令字，判断当前工作模式是正常工作模式还是发射/接收校正模式：若为正常工作模式，则转步骤三；若为发射/接受校正模式，则转步骤五；

步骤三：在正常工作模式时，由第一数字信号处理芯片11进行数据接收、指令字分析、脉冲压缩、和三脉冲拼接，并将处理的结果存储在第一DDR2内存13或第二DDR2内存22中；同时将由第一数字信号处理芯片11将其对指令字和指令字分析的结果发送给第二数字信号处理芯片12，随后转步骤四；

　　步骤四：第二数字信号处理芯片12接收由第一数字信号处理芯片11传送而来的指令字，判断是否为发射/接受校正模式：若是，则转步骤六；若否，则由第二数字信号处理芯片12读取出保存在第一DDR2内存13中的由第一数字信号处理芯片11数据处理的结果，由第二数字信号处理芯片12对第一数字信号处理芯片11的数据处理结果进行滤波、气象要素估计和质量控制，并将第二数字信号处理芯片12的处理结果送回FPGA4，随后转步骤七；

　　步骤五：在发射/接收校正模式时，由第一数字信号处理芯片11接收由FPGA4发送而来各收发支路的测试数据，并进行指令字分析以及校正系数计算的处理工作，随后转步骤六；

　　步骤六：第二数字信号处理芯片12接收由第一数字信号处理芯片11传送而来的指令字，判断是否为发射/接受校正模式，若是则将第一数字信号处理芯片11进行数据接收、指令字分析以及校正系数计算的处理结果发送至FPGA4，转步骤七；若否，则转步骤四；

　　步骤七：结束本轮的处理，返回步骤一准备下一轮处理；直到雷达关机或计算机终端发出停止指令，无数据传入，方停止循环处理。

参见图3和图4，进一步说，在正常工作模式下，FPGA4通过光纤A通道、光纤B通道两路共同接收雷达接收机发送来的IQ数据；由FPGA4将接收到的三个脉冲信号的IQ数据传输至第一数字信号处理芯片11的第1链路口Link1，由第一数字信号处理芯片11进行脉冲压缩，并将脉冲压缩处理的结果保存在第一DDR2Double Data Rate 2内存13中；第一数字信号处理芯片11通过飞越传输方式将脉冲压缩处理的结果发送给第二数字信号处理芯片12，由第二数字信号处理芯片12对脉冲压缩处理的结果进行杂波抑制、气象要素的估计和解模糊运算，并通过第二数字信号处理芯片12的第0链路口Link0将完成杂波抑制、气象要素的估计和解模糊运算的数据送回给FPGA4；最后，由FPGA4通过网络模块7将结果数据传输给计算机终端。

参见图3和图4，进一步说，在发射/接收校正模式下，FPGA4通过光纤A通道来接收雷达收发组件中发射/接收支路传输而来的校正测试数据，由第一数字信号处理芯片11处理得出幅度和相位信息，并将处理得到的幅度和相位信息由FPGA4转发给雷达的波控分系统。

参见图3和图4，进一步说，在反演模式下，FPGA4通过光纤D通道来获取事先存储在硬盘记录仪中的IQ数据；该存储在硬盘记录仪中的IQ数据为正常工作模式时存下来的IQ数据；由存储在硬盘记录仪中的IQ数据替代雷达在正常工作模式下产生的信号；

由FPGA4将存储在硬盘记录仪中的IQ数据传输至第一数字信号处理芯片11的第1链路口Link1，由第一数字信号处理芯片11进行脉冲压缩，并将脉冲压缩处理的结果保存在第一DDR2内存13中；第一数字信号处理芯片11通过飞越传输方式将脉冲压缩处理的结果发送给第二数字信号处理芯片12，由第二数字信号处理芯片12对脉冲压缩处理的结果进行杂波抑制、气象要素的估计和解模糊运算，并通过第二数字信号处理芯片12的第0链路口Link0将完成杂波抑制、气象要素的估计和解模糊运算的数据送回给FPGA4；最后，由FPGA4通过网络模块7将结果数据传输给计算机终端；通过反演模式可对重要气象场合进行多次观测。

参见图3，图4为第一数字信号处理芯片11（即图2中的DSP0）和第二数字信号处理芯片2（图2中的1DSP1）的信号处理的流程图：DSP0程序上电初始化以后等待外部中断，进入外部中断服务子程序启动数据接收，然后分析指令字，判断当前工作模式，若是正常工作模式，DSP0数据接收完成后，进行脉压运算以及三脉冲拼接等，再将数据写入DDR2；然后DSP1启动飞越传输(由DDR2至LINK3)分段读取DDR2脉压后的数据，并根据LINK2传输而来的指令字，进行相应滤波、气象要素和质量控制等的运算(一个CPI后需将气象要素结果送回FPGA)，回到等待中断状态；若是发射/接收校正模式， DSP0接收测试数据，进行校正系数的运算，通过LINK2口将校正系数与指令字打包送给DSP1，由DSP1按照相应的格式将校正系数送回FPGA。

本发明是在现有的天气雷达信号处理器的基础上，提出采用魂芯一号来代替其中的数字信号处理芯片，这样既可以提高现有雷达信号处理器的性能，又可以通过减少使用国外芯片来降低对军用天气雷达的安全威胁，同时，辅以大容量的存储芯片DDR2和高速光纤传输模块。DDR2的使用也正是因为魂芯具有相应的DDR2接口，而大部分DSP芯片还不具有这一功能。

本发明具体包括：a) 1片EP2SGX90；b) 2片BWDSP100(图２中DSP0为第一数字信号处理芯片11，DSP1为第二数字信号处理芯片12)；c) 4路光纤通道，每个通道数据率可达2.5Gbps；d) 1个10/100M网络接口；e) 8对232串口线，8对422差分信号线，16位双向TTL信号线； f) 256Mb的FLASH ROM；g) 2片2M*36bit的片外SRAM；h) 2组128M×16bit的DDR2颗粒(每组包含4块)。

本发明采用DSP+FPGA组合架构的通用平台，该模块架构主要由2片BWDSP100芯片、1片Altera公司的EP2SGX90组成，同时使用了一些RAM、FLASH和DDR2器件来存储系统中的数据和程序。在与外部通信的接口通过4个光纤接口、网络接口和串口实现与其他系统通信；在内部通信接口方面，由1片FPGA通过链路口与2片DSP实现双向数据传输。2片BWDSP100采用链路口互连，每个链路口单向数据传输速度可以达到300MB/s。此外为了满足大数据容量的存储，实现多处理器的耦合，两片BWDSP100均外带了4块容量为128M×16bit的 DDR2颗粒，通过飞越传输，不同的处理器之间就能间接地共享 DDR2 外存。

本发明可通过RS232接口或RS422接口发送指令给伺服分系统，可通过网口实现终端与信号处理器的指令传输，同时，信号处理器实时反馈气象要素给终端。

基于本发明的天气雷达信号处理平台，可实现常用的天气雷达信号处理：包括FPGA时序调度、2片DSP之间数据流传输、DSP软件算法实现等等。其中FPGA主要功能包括为DSP提供输入输出接口控制，中断时序，数据流存储与传输等；2片DSP完成脉压处理、杂波抑制、气象要素估计等。图２为系统中各模块的功能框图。

实施例

在这里我们提供按如下配置的气象雷达工作环境，并采用本发明的典型处理过程：

采用三脉冲工作方式的多普勒天气雷达(电扫机制)，包含三个独立通道的回波信号，分别为1μs、20μs、100μs，其中：0-3km(20μs)数据采用1μs脉冲对20μs脉冲补盲，3-15km(100μs)采用20μs脉冲对100μs脉冲补盲，15km以后数据采用100μs数据。

本发明选用2.5Gb的光模块，对上述的3通道雷达，本发明的接收系统IQ信号的数据率为6M*3*40b=0.72Gb（3通道，6M采样率），可以满足该3通道雷达的系统数据传输要求。

本发明的DSP处理器选用BWDSP100，它是由中国电子科技集团公司第38 研究所研制的一款性能优越的高端DSP处理器，是一款32位浮点DSP，工作主频通常采用300MHZ。片上设有链路口、并口、DDR2 接口、UART、 GPIO等接口。BWDSP100拥有四个执行宏，每个执行宏有八个加法器，四个乘法器，2个移位器，1个超算器等可以并行处理16条指令，大幅度提升其运行速度，并且利用其专有的模8寻址，可减少同一时刻从同一个存储器bank读出多组数据的几率，大大的避免了流水线的停顿。基于此，BWDSP100在很多信号处理算法上的处理速度比ADI-TS201快的多，以典型的FFT算法为例，如表1所示。

天气雷达中常常需对回波数据进行积累来估计气象要素，并将需要运算的回波数据存储放置在DDR2中，采用距离分段处理。为确保后续气象要素估计的数据到齐，避免读写冲突，在DDR2中要开辟乒乓缓存。DSP将脉压处理后的数据存储在乒乓缓存区，同时，DSP要从中另一乒乓缓存区分段读取数据进行运算。以某雷达最大的积累点数256点，最大距离单元个数4096个计算，则其所需的外部存储器容量应不小于256*4096*2*2*32bit=128Mb，因此我们采用的8块容量为2Gb的DDR2颗粒完全满足系统需求。

由此，按照上述分析，采用本发明可在原有的数字信号处理器的基础上，满足更高速、更大容量的数据处理要求。

Claims (10)

1.一种基于魂芯一号的通用天气雷达信号处理器，其特征在于：包括第一数字信号处理芯片（11）、第一FLASH存储器（12）、第一DDR2内存（13）、第二数字信号处理芯片（21）、第二DDR2内存（22）、FPGA（4）、第0静态随机存取存储器（51），第1静态随机存取存储器（52）、时钟模块（8）、复位模块（9）、光纤模块（6）和网络模块（7）；其中，

第一FLASH存储器（12）、第一DDR2内存（13）分别与第一数字信号处理芯片（11）相连接，并双向通信；第二DDR2内存（22）与第二数字信号处理芯片（21）相连接，并双向通信；第一数字信号处理芯片（11）、第二数字信号处理芯片（21）共同与FPGA（4）相连接，并双向通信；FPGA（4）分别与光纤模块（6）和网络模块（7）连接，并双向通信；FPGA（4）分别与时钟模块（8）、复位模块（9）相连接，复位模块（9）负责向对FPGA（4）提供行复位信号，时钟模块（8）为FPGA（4）提供40MHz的时钟信号；所述第一数字信号处理芯片（11）负责接收FPGA传送来的回波数据，实现信号的脉冲压缩或波束的幅相校正；所述第一FLASH存储器（12）负责存储需固化的程序；所述第一DDR2内存（13）和第二DDR2内存（22）均负责储存脉冲压缩后的回波数据；所述第二数字信号处理芯片（21）负责滤除杂波，估算气象目标的强度、速度及谱宽，同时对估算结果进行质量控制就并将结果传送回FPGA；所述FPGA（4）负责产生与雷达整机时序相关的信号；FPGA（4）通过网络模块（7）接收并转发来自于计算机终端的控制指令；FPGA（4）通过光纤模块（6）接收并转发来自雷达接收机的IQ信号；所述IQ信号为回波采样数据；第0静态随机存取存储器（51）和第1静态随机存取存储器（52）负责缓存FPGA（4）接收到的\来自雷达接收机的IQ信号；所述光纤模块（6）的数据率为2.5Gb/s，用于传输IQ信号；所述网络模块（7）负责实现FPGA（4）与计算机终端之间的通信。

2.根据权利要求1所述的一种基于魂芯一号的通用天气雷达信号处理器，其特征在于：第一数字信号处理芯片（11）、第二数字信号处理芯片（21）共同与异步收发传输器（3）连接，并双向通信；所述异步收发传输器（3）负责备用通信。

3.根据权利要求1所述的一种基于魂芯一号的通用天气雷达信号处理器，其特征在于：经第一数字信号处理芯片（11）脉冲压缩后的IQ信号优先存储在第一DDR2内存（13）中；当第一DDR2内存（13）损坏的情况下，由第二DDR2内存（22）储存脉冲压缩后的IQ信号。

4.根据权利要求1所述的一种基于魂芯一号的通用天气雷达信号处理器，其特征在于：第一数字信号处理芯片（11）和第二数字信号处理芯片（21）的型号均为BWDSP100；第一FLASH存储器（12）的型号为S29GL128N；第一DDR2内存（13）和第二DDR2内存（22）的型号均为MT47H128M16HG；FPGA（4）的型号为EP2SGX90；第0静态随机存取存储器（51）和第1静态随机存取存储器（52）的型号均为CY7C1471V33；时钟模块（8）的型号为IDT74FCT3807/A；光纤模块（6）包含四个型号均为USOT12F21I的光纤通道，依次为光纤A通道、光纤B通道、光纤C通道、光纤D通道；其中光纤A通道、光纤B通道用于接收正常工作模式下的各路收发组件接收支路的IQ数据；光纤C通道用于传输发射/接收校正模式下的测试IQ数据，光纤D通道用于反演模式下记录的IQ数据。

5.根据权利要求4所述的一种基于魂芯一号的通用天气雷达信号处理器，其特征在于：第一数字信号处理芯片（11）与现场可编程逻辑门阵列（4）、第二数字信号处理芯片（12）与现场可编程逻辑门阵列（4）均之间采用并口连接；第一DDR2内存（13）与第一数字信号处理芯片（11）之间的通道为64bit，第二DDR2内存（22）与第二数字信号处理芯片（21）之间的通道为64bit；第一数字信号处理芯片（11）与第二数字信号处理芯片（21）之间、第一数字信号处理芯片（11）与FPGA（4）之间、第二数字信号处理芯片（21）与FPGA（4）之间相互连接并通信；所述第一静态随机存取存储器（51）与FPGA（4）、第1静态随机存取存储器（52）与FPGA（4）均采用36bit总线通信；所述的第一数字信号处理芯片（11）与第一FLASH存储器（12）之间采用并口实现双向通信；第一数字信号处理芯片（11）的第2链路口和第二数字信号处理芯片（21）的第2链路口相连接；第一数字信号处理芯片（11）的第3链路口和第二数字信号处理芯片（21）的第3链路口相连接；第一数字信号处理芯片（11）的第1链路口、第0链路口、并口、通用输入/输出口、和复位信号接口依次与FPGA（4）相连接；第二数字信号处理芯片（21）的第1链路口、第0链路口、并口、通用输入/输出口、和复位信号接口依次与FPGA（4）相连接。

6.根据权利要求5所述的一种基于魂芯一号的通用天气雷达信号处理器，其特征在于：第0静态随机存取存储器（51）和第1静态随机存取存储器（52）之间采用乒乓结构实现对数据流的实时读写，该数据流为光纤模块传送至FPGA（4）的IQ数据。

7.采用权利要求1至6所述通用天气雷达信号处理器处理三脉冲信号的方法，所述三脉冲信号为电扫机制的多普勒天气雷达生成的脉宽各不相同的3个脉冲信号，其特征在于：按如下步骤进行：

步骤一：第一数字信号处理芯片（11）程序上电初始化以后，等待FPGA（4）发出的外部中断信号，随后转步骤二；

步骤二：第一数字信号处理芯片（11）接收由FPGA（4）IQ信号和指令字，并分析指令字，判断当前工作模式是正常工作模式还是发射/接收校正模式：若为正常工作模式，则转步骤三；若为发射/接受校正模式，则转步骤五；

步骤三：在正常工作模式时，由第一数字信号处理芯片（11）进行数据接收、指令字分析、脉冲压缩和三脉冲拼接，并将处理的结果存储在第一DDR2内存（13）或第二DDR2内存（22）中；同时将由第一数字信号处理芯片（11）将其对指令字和指令字分析的结果发送给第二数字信号处理芯片（12），随后转步骤四；

步骤四：第二数字信号处理芯片（12）接收由第一数字信号处理芯片（11）传送而来的指令字，判断是否为发射/接受校正模式：若是，则转步骤六；若否，则由第二数字信号处理芯片（12）读取出保存在第一DDR2内存（13）中的由第一数字信号处理芯片（11）数据处理的结果，由第二数字信号处理芯片（12）对第一数字信号处理芯片（11）的数据处理结果进行滤波、气象要素估计和质量控制，并将第二数字信号处理芯片（12）的处理结果送回FPGA（4），随后转步骤七；

步骤五：在发射/接收校正模式时，由第一数字信号处理芯片（11）接收由FPGA（4）发送而来各收发支路的测试数据，并进行指令字分析以及校正系数计算的处理工作，随后转步骤六；

步骤六：第二数字信号处理芯片（12）接收由第一数字信号处理芯片（11）传送而来的指令字，判断是否为发射/接受校正模式，若是则将第一数字信号处理芯片（11）进行数据接收、指令字分析以及校正系数计算的处理结果发送至FPGA（4），转步骤七；若否，则转步骤四；

步骤七：结束本轮的处理，返回步骤一准备下一轮处理；直到雷达关机或计算机终端发出停止指令，方停止处理。

8.根据权利要求7所述的数据处理方法，其特征在于：在正常工作模式下，FPGA（4）通过光纤A通道、光纤B通道两路共同接收雷达接收机发送来的IQ数据；由FPGA（4）将接收到的三个脉冲信号的IQ数据传输至第一数字信号处理芯片（11）的第1链路口，由第一数字信号处理芯片（11）进行脉冲压缩，并将脉冲压缩处理的结果保存在第一DDR2内存（13）中；第一数字信号处理芯片（11）通过飞越传输方式将脉冲压缩处理的结果发送给第二数字信号处理芯片（12），由第二数字信号处理芯片（12）对脉冲压缩处理的结果进行杂波抑制、气象要素的估计和解模糊运算，并通过第二数字信号处理芯片（12）的第0链路口将完成杂波抑制、气象要素的估计和解模糊运算的数据送回给FPGA（4）；最后，由FPGA（4）通过网络模块（7）将结果数据传输给计算机终端。

9.采用权利要求7所述的数据处理方法，其特征在于：在发射/接收校正模式下，FPGA（4）通过光纤A通道来接收雷达收发组件中发射/接收支路传输而来的校正测试数据，由第一数字信号处理芯片（11）处理得出幅度和相位信息，并将处理得到的幅度和相位信息由FPGA（4）转发给雷达的波控分系统。

10.采用权利要求7所述的数据处理方法，其特征在于：在反演模式下，FPGA（4）通过光纤D通道来获取事先存储在硬盘记录仪中的IQ数据；该存储在硬盘记录仪中的IQ数据为正常工作模式时存下来的IQ数据；由存储在硬盘记录仪中的IQ数据替代雷达在正常工作模式下产生的信号；

由FPGA（4）将存储在硬盘记录仪中的IQ数据传输至第一数字信号处理芯片（11）的第1链路口，由第一数字信号处理芯片（11）进行脉冲压缩，并将脉冲压缩处理的结果保存在第一DDR2内存（13）中；第一数字信号处理芯片（11）通过飞越传输方式将脉冲压缩处理的结果发送给第二数字信号处理芯片（12），由第二数字信号处理芯片（12）对脉冲压缩处理的结果进行杂波抑制、气象要素的估计和解模糊运算，并通过第二数字信号处理芯片（12）的第0链路口将完成杂波抑制、气象要素的估计和解模糊运算的数据送回给FPGA（4）；最后，由FPGA（4）通过网络模块（7）将结果数据传输给计算机终端。