JP3401713B2 - 集積回路試験装置 - Google Patents
集積回路試験装置Info
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- semiconductor device
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Description
【０００１】
【産業上の利用分野】本発明は、集積回路試験装置に関
するものであり、更に詳しく言えば、非常に多くの端子
を持つ半導体集積回路（以下ＬＳＩという）装置やＭＣ
Ｍ（ＭultiＣhip Ｍodule ）を試験する装置及び試験方
法の改善に関するものである。近年、ＬＳＩ装置の超集
積化及び高密度化に伴い、信号を入出力する接続ピンが
益々増加する傾向にある。このため、多数の試験用のプ
ローブピンを備えた集積回路試験装置が開発されてい
る。
するものであり、更に詳しく言えば、非常に多くの端子
を持つ半導体集積回路（以下ＬＳＩという）装置やＭＣ
Ｍ（ＭultiＣhip Ｍodule ）を試験する装置及び試験方
法の改善に関するものである。近年、ＬＳＩ装置の超集
積化及び高密度化に伴い、信号を入出力する接続ピンが
益々増加する傾向にある。このため、多数の試験用のプ
ローブピンを備えた集積回路試験装置が開発されてい
る。
【０００２】これによれば、ＬＳＩ装置にクロック信号
を供給するピンエレクロトニクスボードやスキャン信号
を送受するボードが、全く同じ試験回路素子により実装
されている。このため、ＬＳＩの高速・多ピン化に対応
するためには、このようなボードを各チャネル毎に多数
並べる必要がある。しかし、高速で高機能な回路は、高
価でしかも実装スペースを多く取る。
を供給するピンエレクロトニクスボードやスキャン信号
を送受するボードが、全く同じ試験回路素子により実装
されている。このため、ＬＳＩの高速・多ピン化に対応
するためには、このようなボードを各チャネル毎に多数
並べる必要がある。しかし、高速で高機能な回路は、高
価でしかも実装スペースを多く取る。
【０００３】また、ＬＳＩやＭＣＭのスキャンテストに
おいて、ピンエレクロトニクスボードの中で使用されな
い試験回路素子も生ずる。そこで、被試験ＬＳＩにクロ
ック信号を専用供給するボード、スキャン試験をする専
用ボード及びスキャン試験以外の試験をする専用ボード
に機能分担し、試験回路素子の実装スペースの低減化及
び試験コストの低減化を図り、数千ピン以上の超ＬＳＩ
装置を現実に試験することができる装置が望まれてい
る。
おいて、ピンエレクロトニクスボードの中で使用されな
い試験回路素子も生ずる。そこで、被試験ＬＳＩにクロ
ック信号を専用供給するボード、スキャン試験をする専
用ボード及びスキャン試験以外の試験をする専用ボード
に機能分担し、試験回路素子の実装スペースの低減化及
び試験コストの低減化を図り、数千ピン以上の超ＬＳＩ
装置を現実に試験することができる装置が望まれてい
る。
【０００４】
【従来の技術】図８は従来例に係る多ピンＬＳＩ試験装
置のピンエレクトロニクスボードの構成図を示してい
る。例えば、５00ピン程度のＬＳＩ装置（以下被試験Ｌ
ＳＩという）を試験する装置に適用されるピンエレクト
ロニクスボード（以下単にピンエレボードと略す）は、
図８に示すように、ｎ枚のピンエレボードを備える。１
枚のピンエレボードには、パターンメモリ１，タイミン
グ発生器２，波形整形器（フォーマッタ）３，高速ドラ
イバ４，高速コンパレータ５，６及びデジタルコンパレ
ータ＆フェイルメモリ７を有する。
置のピンエレクトロニクスボードの構成図を示してい
る。例えば、５00ピン程度のＬＳＩ装置（以下被試験Ｌ
ＳＩという）を試験する装置に適用されるピンエレクト
ロニクスボード（以下単にピンエレボードと略す）は、
図８に示すように、ｎ枚のピンエレボードを備える。１
枚のピンエレボードには、パターンメモリ１，タイミン
グ発生器２，波形整形器（フォーマッタ）３，高速ドラ
イバ４，高速コンパレータ５，６及びデジタルコンパレ
ータ＆フェイルメモリ７を有する。
【０００５】当該試験装置の機能は、例えば、制御バス
８から試験アルゴリズムに基づくパターンデータがパタ
ーンメモリ１に書き込まれると、クロック信号を被試験
ＬＳＩに供給するピンエレボード（以下クロック用チャ
ネルともいう）では、タイミング発生器２及び波形整形
器３により生成された所定タイミング及び所定パルス幅
のクロック信号が高速ドライバ４を介して不図示の被試
験ＬＳＩに供給される。なお、高速コンパレータ５，６
及びデジタルコンパレータ＆フェイルメモリ７の動作は
停止され、当該ボードはクロック信号供給源（ドライバ
専用ボード）として使用される。
８から試験アルゴリズムに基づくパターンデータがパタ
ーンメモリ１に書き込まれると、クロック信号を被試験
ＬＳＩに供給するピンエレボード（以下クロック用チャ
ネルともいう）では、タイミング発生器２及び波形整形
器３により生成された所定タイミング及び所定パルス幅
のクロック信号が高速ドライバ４を介して不図示の被試
験ＬＳＩに供給される。なお、高速コンパレータ５，６
及びデジタルコンパレータ＆フェイルメモリ７の動作は
停止され、当該ボードはクロック信号供給源（ドライバ
専用ボード）として使用される。
【０００６】スキャンテストに割当てられたピンエレボ
ード（以下スキャン用チャネルともいう）では、制御バ
ス８から試験アルゴリズムに基づくスキャンデータがパ
ターンメモリ１に書き込まれると、タイミング発生器２
及び波形整形器３により生成された所定タイミング及び
所定パルス幅のスキャン入力信号が高速ドライバ４を介
して不図示の被試験ＬＳＩに供給される。また、被試験
ＬＳＩからのスキャン出力信号は高速コンパレータ５，
６により、アナログ・デジタル変換され、デジタルコン
パレータ＆フェイルメモリ７により、期待値データと比
較され、そのフェイルデータが記憶される。なお、期待
値データはパターンメモリ１から転送を受ける。
ード（以下スキャン用チャネルともいう）では、制御バ
ス８から試験アルゴリズムに基づくスキャンデータがパ
ターンメモリ１に書き込まれると、タイミング発生器２
及び波形整形器３により生成された所定タイミング及び
所定パルス幅のスキャン入力信号が高速ドライバ４を介
して不図示の被試験ＬＳＩに供給される。また、被試験
ＬＳＩからのスキャン出力信号は高速コンパレータ５，
６により、アナログ・デジタル変換され、デジタルコン
パレータ＆フェイルメモリ７により、期待値データと比
較され、そのフェイルデータが記憶される。なお、期待
値データはパターンメモリ１から転送を受ける。
【０００７】一般テストに割当てられたピンエレボード
（以下一般用チャネルともいう）では、制御バス８から
試験アルゴリズムに基づくテストデータがパターンメモ
リ１に書き込まれると、タイミング発生器２及び波形整
形器３により生成された所定タイミング及び所定パルス
幅の試験データが高速ドライバ４を介して不図示の被試
験ＬＳＩに供給される。
（以下一般用チャネルともいう）では、制御バス８から
試験アルゴリズムに基づくテストデータがパターンメモ
リ１に書き込まれると、タイミング発生器２及び波形整
形器３により生成された所定タイミング及び所定パルス
幅の試験データが高速ドライバ４を介して不図示の被試
験ＬＳＩに供給される。
【０００８】また、被試験ＬＳＩからの試験結果データ
は高速コンパレータ５，６により、アナログ・デジタル
変換され、デジタルコンパレータ＆フェイルメモリ７に
より、期待値データと比較され、そのフェイルデータが
記憶される。なお、期待値データはパターンメモリ１か
ら転送を受ける。これにより、５00ピン程度のＬＳＩ装
置を試験が実行される。
は高速コンパレータ５，６により、アナログ・デジタル
変換され、デジタルコンパレータ＆フェイルメモリ７に
より、期待値データと比較され、そのフェイルデータが
記憶される。なお、期待値データはパターンメモリ１か
ら転送を受ける。これにより、５00ピン程度のＬＳＩ装
置を試験が実行される。
【０００９】
【発明が解決しようとする課題】ところで、従来例によ
ればｎ枚のピンエレボードが、それぞれパターンメモリ
１，タイミング発生器２，波形整形器３，高速ドライバ
４，高速コンパレータ５，６及びデジタルコンパレータ
＆フェイルメモリ７等の全く同じ試験回路素子により構
成されている。
ればｎ枚のピンエレボードが、それぞれパターンメモリ
１，タイミング発生器２，波形整形器３，高速ドライバ
４，高速コンパレータ５，６及びデジタルコンパレータ
＆フェイルメモリ７等の全く同じ試験回路素子により構
成されている。
【００１０】このため、近年のＬＳＩの高速・多ピン化
に対応するためには、従来例のような非常に高速で高機
能な試験回路素子を実装した多用途対応のピンエレボー
ドを各チャネル毎に多数並べる必要がある。ところが、
高速で高機能な回路は、高価でしかも実装スペースを多
く取るという欠点がある。これにより、数千チャネルの
高速ＬＳＩテスタを安価に作製する妨げとなるという問
題がある。
に対応するためには、従来例のような非常に高速で高機
能な試験回路素子を実装した多用途対応のピンエレボー
ドを各チャネル毎に多数並べる必要がある。ところが、
高速で高機能な回路は、高価でしかも実装スペースを多
く取るという欠点がある。これにより、数千チャネルの
高速ＬＳＩテスタを安価に作製する妨げとなるという問
題がある。
【００１１】また、近年のＬＳＩやＭＣＭはスキャン設
計されていること、及び、組み込み自己検査機能（ＢＩ
ＳＴ：ビルトイン・セルフテスト回路）が組み込まれる
ようになったことにより、実際の試験には、ある限られ
たピンのみが高速に動作し、全ピンが高速動作している
状態ではない。本発明は、かかる従来例の問題点に鑑み
創作されたものであり、被試験ＬＳＩにクロック信号を
専用供給するボード、スキャン試験をする専用ボード及
びスキャン試験以外の試験をする専用ボードに機能分担
し、試験回路素子の実装スペースの低減化及び試験コス
トの低減化を図り、数千ピン以上の超ＬＳＩ装置を試験
することが可能となる集積回路試験装置の提供を目的と
する。
計されていること、及び、組み込み自己検査機能（ＢＩ
ＳＴ：ビルトイン・セルフテスト回路）が組み込まれる
ようになったことにより、実際の試験には、ある限られ
たピンのみが高速に動作し、全ピンが高速動作している
状態ではない。本発明は、かかる従来例の問題点に鑑み
創作されたものであり、被試験ＬＳＩにクロック信号を
専用供給するボード、スキャン試験をする専用ボード及
びスキャン試験以外の試験をする専用ボードに機能分担
し、試験回路素子の実装スペースの低減化及び試験コス
トの低減化を図り、数千ピン以上の超ＬＳＩ装置を試験
することが可能となる集積回路試験装置の提供を目的と
する。
【００１２】
【課題を解決するための手段】本発明に係る集積回路試
験装置は、その実施例を図１〜７に示すように、第１の
装置は、被試験半導体装置にクロック信号を供給する試
験回路素子を実装した第１のピンエレクトロニクスボー
ドと、前記被試験半導体装置のスキャン試験をする試験
回路素子を実装した第２のピンエレクトロニクスボード
と、前記被試験半導体装置のスキャン試験以外の試験を
する試験回路素子を実装した第３のピンエレクトロニク
スボードとを備え、前記被試験半導体装置の回路規模に
応じて複数の前記第１〜第３のピンエレクトロニクスボ
ードが設けられると共に、前記第１のピンエレクトロニ
クスボードは、信号伝送ピンの周りに接地ピンが配設さ
れた同軸型のプローブピンを有し、前記第２のピンエレ
クトロニクスボードは、インピーダンス整合型のプロー
ブピンを有し、前記第３のピンエレクトロニクスボード
は、高密度型のプローブピンをそれぞれ有することを特
徴とする。
験装置は、その実施例を図１〜７に示すように、第１の
装置は、被試験半導体装置にクロック信号を供給する試
験回路素子を実装した第１のピンエレクトロニクスボー
ドと、前記被試験半導体装置のスキャン試験をする試験
回路素子を実装した第２のピンエレクトロニクスボード
と、前記被試験半導体装置のスキャン試験以外の試験を
する試験回路素子を実装した第３のピンエレクトロニク
スボードとを備え、前記被試験半導体装置の回路規模に
応じて複数の前記第１〜第３のピンエレクトロニクスボ
ードが設けられると共に、前記第１のピンエレクトロニ
クスボードは、信号伝送ピンの周りに接地ピンが配設さ
れた同軸型のプローブピンを有し、前記第２のピンエレ
クトロニクスボードは、インピーダンス整合型のプロー
ブピンを有し、前記第３のピンエレクトロニクスボード
は、高密度型のプローブピンをそれぞれ有することを特
徴とする。
【００１３】本発明の第１の試験装置において、前記第
１のピンエレクトロニクスボードは、図２に示すよう
に、少なくとも、クロック信号の出力タイミングを発生
するタイミング発生器と、１パターン分のパターンデー
タを一時記憶するパターンレジスタと、前記パターンレ
ジスタからの出力信号を前記タイミング発生器からのタ
イミングにより前記クロック信号の波形を整形する整形
器と、前記波形整形されたクロック信号を前記被試験半
導体装置に供給する出力ドライバから成ることを特徴と
する。
１のピンエレクトロニクスボードは、図２に示すよう
に、少なくとも、クロック信号の出力タイミングを発生
するタイミング発生器と、１パターン分のパターンデー
タを一時記憶するパターンレジスタと、前記パターンレ
ジスタからの出力信号を前記タイミング発生器からのタ
イミングにより前記クロック信号の波形を整形する整形
器と、前記波形整形されたクロック信号を前記被試験半
導体装置に供給する出力ドライバから成ることを特徴と
する。
【００１４】本発明の第１の試験装置において、前記第
２のピンエレクトロニクスボードは、図２に示すよう
に、少なくとも、被試験半導体装置に供給するスキャン
入力信号の出力タイミングを発生するタイミング発生器
と、複数のスキャン入力パターン又はスキャン出力期待
値を記憶するスキャンパターンメモリと、前記パターン
メモリからの出力信号を前記タイミング発生器からのタ
イミングにより前記スキャン入力信号の波形を整形する
整形器と、前記波形整形されたスキャン入力信号を被試
験半導体装置に供給する出力ドライバと、前記被試験半
導体装置からのスキャン出力信号をデジタル信号に変換
するコンパレータと、前記コンパレータからのデジタル
信号とスキャン出力信号の判定基準となる期待値信号と
を比較する比較回路と、前記比較回路からの比較結果を
複数のスキャンパターン分だけ記憶するフェールメモリ
から成ることを特徴とする。
２のピンエレクトロニクスボードは、図２に示すよう
に、少なくとも、被試験半導体装置に供給するスキャン
入力信号の出力タイミングを発生するタイミング発生器
と、複数のスキャン入力パターン又はスキャン出力期待
値を記憶するスキャンパターンメモリと、前記パターン
メモリからの出力信号を前記タイミング発生器からのタ
イミングにより前記スキャン入力信号の波形を整形する
整形器と、前記波形整形されたスキャン入力信号を被試
験半導体装置に供給する出力ドライバと、前記被試験半
導体装置からのスキャン出力信号をデジタル信号に変換
するコンパレータと、前記コンパレータからのデジタル
信号とスキャン出力信号の判定基準となる期待値信号と
を比較する比較回路と、前記比較回路からの比較結果を
複数のスキャンパターン分だけ記憶するフェールメモリ
から成ることを特徴とする。
【００１５】本発明の第１の試験装置において、前記第
３のピンエレクトロニクスボードは、図２に示すよう
に、少なくとも、１パターン分のパターンデータを一時
記憶するパターンレジスタと、被試験半導体装置に試験
データを供給する出力ドライバと、前記被試験半導体装
置からの出力信号をデジタル信号に変換するコンパレー
タから成ることを特徴とする。
３のピンエレクトロニクスボードは、図２に示すよう
に、少なくとも、１パターン分のパターンデータを一時
記憶するパターンレジスタと、被試験半導体装置に試験
データを供給する出力ドライバと、前記被試験半導体装
置からの出力信号をデジタル信号に変換するコンパレー
タから成ることを特徴とする。
【００１６】
【００１７】本発明の第１の試験装置において、さら
に、前記第１〜第３のピンエレクトロニクスボードと前
記被試験半導体装置との間を中継する中継ボートが設け
られ、前記中継ボート内での配線は、前記第１のピンエ
レクトロニクスボードのプローブピンに対しては同軸ケ
ーブルにより結線され、前記第２及び第３のピンエレク
トロニクスボードのプローブピンに対してはツイストペ
ア線によりそれぞれ結線されることを特徴とする。
に、前記第１〜第３のピンエレクトロニクスボードと前
記被試験半導体装置との間を中継する中継ボートが設け
られ、前記中継ボート内での配線は、前記第１のピンエ
レクトロニクスボードのプローブピンに対しては同軸ケ
ーブルにより結線され、前記第２及び第３のピンエレク
トロニクスボードのプローブピンに対してはツイストペ
ア線によりそれぞれ結線されることを特徴とする。
【００１８】本発明の第２の試験装置は、図２に示すよ
うにバーストクロック信号を前記被試験半導体装置に供
給するバーストクロック発生器が設けられることを特徴
とする。本発明の第３の試験装置は、さらに、前記クロ
ック信号又は前記第１〜第３のピンエレクトロニクスボ
ードの外部から供給されるバーストクロック信号のいず
れか一方を選択して前記被試験半導体装置に供給する切
り換え器が、前記第１のピンエレクトロニクスボード内
に設けられていることを特徴とする。
うにバーストクロック信号を前記被試験半導体装置に供
給するバーストクロック発生器が設けられることを特徴
とする。本発明の第３の試験装置は、さらに、前記クロ
ック信号又は前記第１〜第３のピンエレクトロニクスボ
ードの外部から供給されるバーストクロック信号のいず
れか一方を選択して前記被試験半導体装置に供給する切
り換え器が、前記第１のピンエレクトロニクスボード内
に設けられていることを特徴とする。
【００１９】
【作 用】本発明の第１の集積回路試験装置によれば、
被試験半導体装置の回路規模に応じて、複数の第１〜第
３のピンエレクトロニクスボードが設けられ、第１のピ
ンエレクトロニクスボードから被試験半導体装置にクロ
ック信号が供給され、第２のピンエレクトロニクスボー
ドにより、被試験半導体装置のスキャン試験が実行さ
れ、第３のピンエレクトロニクスボードにより、スキャ
ン試験以外の試験が実行される。
被試験半導体装置の回路規模に応じて、複数の第１〜第
３のピンエレクトロニクスボードが設けられ、第１のピ
ンエレクトロニクスボードから被試験半導体装置にクロ
ック信号が供給され、第２のピンエレクトロニクスボー
ドにより、被試験半導体装置のスキャン試験が実行さ
れ、第３のピンエレクトロニクスボードにより、スキャ
ン試験以外の試験が実行される。
【００２０】このため、被試験半導体装置の高速・多ピ
ン化に対して、従来例のような多用途対応のピンエレク
トロニクスボードを各チャネル毎に多数並べる必要がな
くなる。このことで、高速で高機能な試験回路素子を専
用に実装したボードと、低速な試験回路素子を専用に実
装したボードとを組み合わせて試験装置を構成すること
ができる。
ン化に対して、従来例のような多用途対応のピンエレク
トロニクスボードを各チャネル毎に多数並べる必要がな
くなる。このことで、高速で高機能な試験回路素子を専
用に実装したボードと、低速な試験回路素子を専用に実
装したボードとを組み合わせて試験装置を構成すること
ができる。
【００２１】すなわち、第１のピンエレクトロニクスボ
ードでは、図２に示すような信号発生器，整形器及び出
力ドライバを実装すれば良く、従来例のような多用途対
応のピンエレクトロニクスボードに比べ、高速コンパレ
ータ及びデジタルコンパレータ＆フェイルメモリを省略
することでき、実装スペースが低減化する。また、第３
のピンエレクトロニクスボードでは、図２に示すような
試験結果データを取り込む入力ドライバについては、第
２のピンエレクトロニクスボードの高速性を必要とする
ドライバに比べて低速動作のもので充分対処できる。ま
た、従来例のようなデジタルコンパレータ＆フェイルメ
モリも省略することができ、実装スペースが低減化す
る。
ードでは、図２に示すような信号発生器，整形器及び出
力ドライバを実装すれば良く、従来例のような多用途対
応のピンエレクトロニクスボードに比べ、高速コンパレ
ータ及びデジタルコンパレータ＆フェイルメモリを省略
することでき、実装スペースが低減化する。また、第３
のピンエレクトロニクスボードでは、図２に示すような
試験結果データを取り込む入力ドライバについては、第
２のピンエレクトロニクスボードの高速性を必要とする
ドライバに比べて低速動作のもので充分対処できる。ま
た、従来例のようなデジタルコンパレータ＆フェイルメ
モリも省略することができ、実装スペースが低減化す
る。
【００２２】これにより、被試験ＬＳＩにクロック信号
を専用供給するボード、スキャン試験をする専用ボード
及びスキャン試験以外の試験をする専用ボードに機能分
担することにより、試験回路素子の実装スペースの低減
化及び試験装置の低廉化を図ることが可能となる。ま
た、数千ピン以上の超ＬＳＩ装置を試験する高速ＬＳＩ
テスタを効率良く構築することができる。
を専用供給するボード、スキャン試験をする専用ボード
及びスキャン試験以外の試験をする専用ボードに機能分
担することにより、試験回路素子の実装スペースの低減
化及び試験装置の低廉化を図ることが可能となる。ま
た、数千ピン以上の超ＬＳＩ装置を試験する高速ＬＳＩ
テスタを効率良く構築することができる。
【００２３】本発明の第１の試験装置において、第１の
ピンエレクトロニクスボードには、図４に示すような高
価ではあるが、高速伝送特性に優れた同軸型のプローブ
ピンが採用され、その中継ボート内では、当該ボードが
第１順位により配線され、端子間が同軸ケーブルにより
結線される。また、第２のピンエレクトロニクスボード
では、図５に示すようなインピーダンス整合型のプロー
ブピンが採用され、第３のピンエレクトロニクスボード
には、図６に示すような高密度型のプローブピンがそれ
ぞれ採用され、これら端子間が安価なツイストペア線に
よりそれぞれ結線される。
ピンエレクトロニクスボードには、図４に示すような高
価ではあるが、高速伝送特性に優れた同軸型のプローブ
ピンが採用され、その中継ボート内では、当該ボードが
第１順位により配線され、端子間が同軸ケーブルにより
結線される。また、第２のピンエレクトロニクスボード
では、図５に示すようなインピーダンス整合型のプロー
ブピンが採用され、第３のピンエレクトロニクスボード
には、図６に示すような高密度型のプローブピンがそれ
ぞれ採用され、これら端子間が安価なツイストペア線に
よりそれぞれ結線される。
【００２４】このため、各ボード配置位置の相違と、信
号伝送するプローブピン接続とに伴う信号遅延時間を調
整することができる。これにより、ピン接続機能の考慮
した信頼性の良い試験装置を構成できる。本発明の第２
の試験装置によれば、図２に示すようなクロック発生器
が設けられ、被試験半導体装置にバーストクロック信号
が供給されることから、スキャン設計されたＬＳＩやＭ
ＣＭ、及び、自己試験機能（ＢＩＳＴ回路）が組み込ま
れたＬＳＩやＭＣＭを試験することができる。
号伝送するプローブピン接続とに伴う信号遅延時間を調
整することができる。これにより、ピン接続機能の考慮
した信頼性の良い試験装置を構成できる。本発明の第２
の試験装置によれば、図２に示すようなクロック発生器
が設けられ、被試験半導体装置にバーストクロック信号
が供給されることから、スキャン設計されたＬＳＩやＭ
ＣＭ、及び、自己試験機能（ＢＩＳＴ回路）が組み込ま
れたＬＳＩやＭＣＭを試験することができる。
【００２５】本発明の第３の試験装置によれば、図２に
示すような第１のピンエレクトロニクスボードに切り換
え器が設けられ、クロック信号又は外部から供給される
バーストクロック信号のいずれか一方が選択される。例
えば、図７（Ａ）に示すように、一般論理回路を試験す
る場合は、切り換え器によって、まず、クロック信号を
選択し、自己試験機能を備えた半導体集積回路を試験す
る。次いで、図７（Ｂ）に示すように、切り換え器によ
って、クロック信号からバーストクロック信号に切り換
えて、それを供給することにより、ＢＩＳＴ回路を備え
た半導体集積回路をも試験することができる。
示すような第１のピンエレクトロニクスボードに切り換
え器が設けられ、クロック信号又は外部から供給される
バーストクロック信号のいずれか一方が選択される。例
えば、図７（Ａ）に示すように、一般論理回路を試験す
る場合は、切り換え器によって、まず、クロック信号を
選択し、自己試験機能を備えた半導体集積回路を試験す
る。次いで、図７（Ｂ）に示すように、切り換え器によ
って、クロック信号からバーストクロック信号に切り換
えて、それを供給することにより、ＢＩＳＴ回路を備え
た半導体集積回路をも試験することができる。
【００２６】このため、ある限られたピンのみを高速に
動作させることができ、全てのピンを高速動作させる必
要が無くなる。これにより、高速多ピンのＬＳＩやＭＣ
Ｍに対してパフォーマンスやスループットをほとんど落
とすことなく試験を行うことができ、試験コストの低減
化を図ることができる。
動作させることができ、全てのピンを高速動作させる必
要が無くなる。これにより、高速多ピンのＬＳＩやＭＣ
Ｍに対してパフォーマンスやスループットをほとんど落
とすことなく試験を行うことができ、試験コストの低減
化を図ることができる。
【００２７】
【実施例】次に、図を参照しながら本発明の実施例につ
いて説明をする。図１〜７は、本発明の実施例に係る集
積回路試験装置及び集積回路試験方法の説明図である。
図１は、本発明の実施例に係るＶＬＳＩ用試験装置の外
観図であり、図２は、そのピンエレクトロニクスボード
の機能回路図である。図３は各ボード間及び被試験物と
の接続図をそれぞれ示している。
いて説明をする。図１〜７は、本発明の実施例に係る集
積回路試験装置及び集積回路試験方法の説明図である。
図１は、本発明の実施例に係るＶＬＳＩ用試験装置の外
観図であり、図２は、そのピンエレクトロニクスボード
の機能回路図である。図３は各ボード間及び被試験物と
の接続図をそれぞれ示している。
【００２８】例えは、本発明の第１〜第３の集積回路試
験装置を組合わせたＶＬＳＩ用試験装置は、図１に示す
ように、筐体１０に、クロック用チャネルボード１１，
スキャン用チャネルボード１２，一般用チャネルボード
１３を備え、その上部にパーフォーマンスボード１４
と、及びＬＳＩソケット１５を有する。すなわち、クロ
ック用チャネルボード１１は第１のピンエレクトロニク
スボードの一例であり、被試験ＬＳＩ１６にクロック信
号（以下ＣＫ信号という）を供給する試験回路素子を実
装した基板である。このチャネルは被試験ＬＳＩ１６の
回路規模にもよるが、通常，数チャネル〜数十チャネル
あれば充分である。クロック用チャネルボード１１は、
図２に示すように、パターンレジスタ101 ，タイミング
発生器102 ，フォーマッタ103 ，超高速ドライバ104 ，
切り換え器105 を有する。
験装置を組合わせたＶＬＳＩ用試験装置は、図１に示す
ように、筐体１０に、クロック用チャネルボード１１，
スキャン用チャネルボード１２，一般用チャネルボード
１３を備え、その上部にパーフォーマンスボード１４
と、及びＬＳＩソケット１５を有する。すなわち、クロ
ック用チャネルボード１１は第１のピンエレクトロニク
スボードの一例であり、被試験ＬＳＩ１６にクロック信
号（以下ＣＫ信号という）を供給する試験回路素子を実
装した基板である。このチャネルは被試験ＬＳＩ１６の
回路規模にもよるが、通常，数チャネル〜数十チャネル
あれば充分である。クロック用チャネルボード１１は、
図２に示すように、パターンレジスタ101 ，タイミング
発生器102 ，フォーマッタ103 ，超高速ドライバ104 ，
切り換え器105 を有する。
【００２９】パターンレジスタ101 は制御バス８に接続
され、上位の制御装置から転送されてくる１パターン分
のパターンデータを一時記憶する。タイミング発生器10
2 はＣＫ信号の出力タイミングを発生する。フォーマッ
タ103 は整形器の一例であり、パターンレジスタ101 か
らの出力信号をタイミング発生器102 からのタイミング
によりＣＫ信号を整形する。
され、上位の制御装置から転送されてくる１パターン分
のパターンデータを一時記憶する。タイミング発生器10
2 はＣＫ信号の出力タイミングを発生する。フォーマッ
タ103 は整形器の一例であり、パターンレジスタ101 か
らの出力信号をタイミング発生器102 からのタイミング
によりＣＫ信号を整形する。
【００３０】超高速ドライバ104 は出力ドライバの一例
であり、波形整形された高速のＣＫ信号を被試験ＬＳＩ
１６に供給する。高速のＣＫ信号は、パルス幅が狭く、
急峻に立ち上がる信号である。切り換え器105 は、ＣＫ
信号又は外部から供給されるバーストクロック信号（以
下ＢＣＫ信号という）のいずれか一方を選択する（第３
の試験装置）。
であり、波形整形された高速のＣＫ信号を被試験ＬＳＩ
１６に供給する。高速のＣＫ信号は、パルス幅が狭く、
急峻に立ち上がる信号である。切り換え器105 は、ＣＫ
信号又は外部から供給されるバーストクロック信号（以
下ＢＣＫ信号という）のいずれか一方を選択する（第３
の試験装置）。
【００３１】クロック用チャネルボード１１は、同軸型
のプローブピンを有する。当該プローブピンについては
図４において説明する。当該ボード１１は、ドライブ専
用基板であるため、スキャン用チャネルボード１２のよ
うなコンパレータやデジタルコンパレータは装備する必
要が無い。また、ボード１２のようなパターンメモリ20
1 は持たず、１パターン分のデータはパターンレジスタ
101 に一時記憶する。
のプローブピンを有する。当該プローブピンについては
図４において説明する。当該ボード１１は、ドライブ専
用基板であるため、スキャン用チャネルボード１２のよ
うなコンパレータやデジタルコンパレータは装備する必
要が無い。また、ボード１２のようなパターンメモリ20
1 は持たず、１パターン分のデータはパターンレジスタ
101 に一時記憶する。
【００３２】スキャン用チャネルボード１２は第２のピ
ンエレクトロニクスボードの一例であり、被試験ＬＳＩ
１６のスキャン試験をする試験回路素子を実装した基板
である。ここで、スキャン試験とは、ＬＳＩソケットの
スキャンテストピンから高速のシリアルパターンを被試
験ＬＳＩ１６に印加し、そこから出力されてくる高速の
シリアルパターンを受信して、それが期待値パターンと
一致しているか否かを比較することをいう。
ンエレクトロニクスボードの一例であり、被試験ＬＳＩ
１６のスキャン試験をする試験回路素子を実装した基板
である。ここで、スキャン試験とは、ＬＳＩソケットの
スキャンテストピンから高速のシリアルパターンを被試
験ＬＳＩ１６に印加し、そこから出力されてくる高速の
シリアルパターンを受信して、それが期待値パターンと
一致しているか否かを比較することをいう。
【００３３】スキャン用チャネルボード１２は、図２に
示すように、スキャンパターンメモリ201 ，タイミング
発生器202 ，フォーマッタ203 ，高速ドライバ204 ，高
速コンパレータ205 ，206 及びデジタルコンパレータ＆
フェイルメモリ207 を有する。スキャンパターンメモリ
201 は、制御バス８に接続され、上位の制御装置から転
送されてくるスキャンパターンデータを一時記憶する。
これにより、高速テストが連続して行える。タイミング
発生器202 は被試験ＬＳＩ１６に供給するスキャン入力
信号の出力タイミングを発生する。フォーマッタ203 は
整形器の一例であり、パターンメモリ201 からの出力信
号をタイミング発生器202 からのタイミングにより整形
してスキャン入力信号を生成する。この際の波形は、被
試験ＬＳＩ１６に供給するＲＺ，ＮＲＺである。高速ド
ライバ204 は、出力ドライバの一例であり、波形整形さ
れたスキャン入力信号を被試験ＬＳＩ１６に供給する出
力ドライバと波形整形されたスキャン入力信号を送出す
る。
示すように、スキャンパターンメモリ201 ，タイミング
発生器202 ，フォーマッタ203 ，高速ドライバ204 ，高
速コンパレータ205 ，206 及びデジタルコンパレータ＆
フェイルメモリ207 を有する。スキャンパターンメモリ
201 は、制御バス８に接続され、上位の制御装置から転
送されてくるスキャンパターンデータを一時記憶する。
これにより、高速テストが連続して行える。タイミング
発生器202 は被試験ＬＳＩ１６に供給するスキャン入力
信号の出力タイミングを発生する。フォーマッタ203 は
整形器の一例であり、パターンメモリ201 からの出力信
号をタイミング発生器202 からのタイミングにより整形
してスキャン入力信号を生成する。この際の波形は、被
試験ＬＳＩ１６に供給するＲＺ，ＮＲＺである。高速ド
ライバ204 は、出力ドライバの一例であり、波形整形さ
れたスキャン入力信号を被試験ＬＳＩ１６に供給する出
力ドライバと波形整形されたスキャン入力信号を送出す
る。
【００３４】高速コンパレータ205 ，206 は、被試験Ｌ
ＳＩ１６からのスキャン出力信号をアナログ・デジタル
変換してスキャン出力データをデジタルコンパレータ＆
フェイルメモリ207 に出力する。デジタルコンパレータ
＆フェイルメモリ207 は比較回路の一例であり、スキャ
ン出力データと、該出力データの判定基準となる期待値
データとを比較し、欠陥データを一時記憶する。スキャ
ン用チャネルボード１２はインピーダンス整合型のプロ
ーブピンを有する。当該プローブピンについては、図５
において説明する。このチャネルは通常，数十チャネル
あれば充分である。回路規模は比較的大きいがチャネル
数が少ないので、従来例に比べて全体の費用と実装スペ
ースは低減される。
ＳＩ１６からのスキャン出力信号をアナログ・デジタル
変換してスキャン出力データをデジタルコンパレータ＆
フェイルメモリ207 に出力する。デジタルコンパレータ
＆フェイルメモリ207 は比較回路の一例であり、スキャ
ン出力データと、該出力データの判定基準となる期待値
データとを比較し、欠陥データを一時記憶する。スキャ
ン用チャネルボード１２はインピーダンス整合型のプロ
ーブピンを有する。当該プローブピンについては、図５
において説明する。このチャネルは通常，数十チャネル
あれば充分である。回路規模は比較的大きいがチャネル
数が少ないので、従来例に比べて全体の費用と実装スペ
ースは低減される。
【００３５】一般用チャネルボード１３は第３のピンエ
レクトロニクスボードの一例であり、被試験ＬＳＩ１６
のスキャン試験以外の試験をする試験回路素子を実装し
た基板である。このチャネルは通常，数百〜数千チャネ
ルを装備する。回路規模は常に小さく、チャネル数が多
くなるが、従来例に比べて全体の費用と実装スペースは
低減される。
レクトロニクスボードの一例であり、被試験ＬＳＩ１６
のスキャン試験以外の試験をする試験回路素子を実装し
た基板である。このチャネルは通常，数百〜数千チャネ
ルを装備する。回路規模は常に小さく、チャネル数が多
くなるが、従来例に比べて全体の費用と実装スペースは
低減される。
【００３６】一般用チャネルボード１３は、図２に示す
ように、パターンレジスタ301 ，低速ドライバ302 及び
低速コンパレータ304 ，305 を有する。パターンレジス
タ301 は制御バス８に接続され、上位の制御装置から転
送されてくる試験データを一時記憶する。低速ドライバ
302 は出力ドライバの一例であり、数ＫHz程度の試験デ
ータを被試験ＬＳＩ１６に供給する。低速コンパレータ
304 ，305 は、被試験ＬＳＩ１６からの試験結果データ
を取り込む。低速コンパレータ304 ，305 のデジタル出
力は制御バス８を経由して制御計算機に読み込まれ、計
算機内で期待値と比較照合される。一般用チャネルボー
ド１３は、図６に示すような高密度型のプローブピンを
有する。
ように、パターンレジスタ301 ，低速ドライバ302 及び
低速コンパレータ304 ，305 を有する。パターンレジス
タ301 は制御バス８に接続され、上位の制御装置から転
送されてくる試験データを一時記憶する。低速ドライバ
302 は出力ドライバの一例であり、数ＫHz程度の試験デ
ータを被試験ＬＳＩ１６に供給する。低速コンパレータ
304 ，305 は、被試験ＬＳＩ１６からの試験結果データ
を取り込む。低速コンパレータ304 ，305 のデジタル出
力は制御バス８を経由して制御計算機に読み込まれ、計
算機内で期待値と比較照合される。一般用チャネルボー
ド１３は、図６に示すような高密度型のプローブピンを
有する。
【００３７】なお、パフォーマンスボード１４は中継ボ
ートの一例であり、図１に示すようなクロック用チャネ
ルボード１１，スキャン用チャネルボード１２及び一般
用チャネルボード１３と、ＬＳＩソケット１５との間を
中継する基板である。パフォーマンスボード１４とＬＳ
Ｉソケット１５間の配線は、図３に示すようにクロック
用チャネルボード１１を優先（第１順位に）して、スキ
ャン用チャネルボード１２及び一般用チャネルボード１
３を結線する。これは、従来例のような全チャネルがフ
ル機能を持っている場合には、パフォーマンスボード内
の配線においては、テスタのチャネルと被試験ＬＳＩ１
６のピンが最短距離になるピン同士を接続すれば良かっ
た。しかし、本発明では、クロック用チャネルボード１
１とスキャン用チャネルボード１２とは数に限りがある
ため、ピンの種別により配線を優先させる必要があるか
らである。
ートの一例であり、図１に示すようなクロック用チャネ
ルボード１１，スキャン用チャネルボード１２及び一般
用チャネルボード１３と、ＬＳＩソケット１５との間を
中継する基板である。パフォーマンスボード１４とＬＳ
Ｉソケット１５間の配線は、図３に示すようにクロック
用チャネルボード１１を優先（第１順位に）して、スキ
ャン用チャネルボード１２及び一般用チャネルボード１
３を結線する。これは、従来例のような全チャネルがフ
ル機能を持っている場合には、パフォーマンスボード内
の配線においては、テスタのチャネルと被試験ＬＳＩ１
６のピンが最短距離になるピン同士を接続すれば良かっ
た。しかし、本発明では、クロック用チャネルボード１
１とスキャン用チャネルボード１２とは数に限りがある
ため、ピンの種別により配線を優先させる必要があるか
らである。
【００３８】例えば、ボード１１とＬＳＩソケット１５
間の配線が最短距離になるように結線し、ボード１１の
プローブピンに対しては同軸ケーブルにより結線する。
ボード１２，１３のプローブピンに対してはツイストペ
ア線によりそれぞれ結線する。ＬＳＩソケット１５は被
試験ＬＳＩ１６を差し込むものであり、例えば、クロッ
クピン，スキャンピン１，２及びその他のピンを有す
る。
間の配線が最短距離になるように結線し、ボード１１の
プローブピンに対しては同軸ケーブルにより結線する。
ボード１２，１３のプローブピンに対してはツイストペ
ア線によりそれぞれ結線する。ＬＳＩソケット１５は被
試験ＬＳＩ１６を差し込むものであり、例えば、クロッ
クピン，スキャンピン１，２及びその他のピンを有す
る。
【００３９】本発明の実施例では、図２に示すように超
高速バーストクロック発生器１７が設けられ、ＢＣＫ信
号は各ボード１１の切り換え器105 を介して被試験ＬＳ
Ｉ１６に供給する（第２の試験装置）。例えば、制御バ
ス８を経由して転送されてくるスタート信号ＳＴに基づ
いて、指示された所定数のパルスを連続して発生し、そ
れをＢＩＳＴ回路を内蔵した被試験ＬＳＩ１６に供給す
る。
高速バーストクロック発生器１７が設けられ、ＢＣＫ信
号は各ボード１１の切り換え器105 を介して被試験ＬＳ
Ｉ１６に供給する（第２の試験装置）。例えば、制御バ
ス８を経由して転送されてくるスタート信号ＳＴに基づ
いて、指示された所定数のパルスを連続して発生し、そ
れをＢＩＳＴ回路を内蔵した被試験ＬＳＩ１６に供給す
る。
【００４０】図４（Ａ），（Ｂ）は、本発明の実施例に
係るクロック用チャネルボードに適用される同軸プロー
ブである。図４（Ａ）の上面図において、同軸プローブ
２０はＣＫ信号を伝送する中央プローブピン２２及びそ
の周辺に４本の接地プローブピン２１が配設されて成
る。図４（Ｂ）はその側面図であり、基板２４に各ピン
２１，２２が埋め込まれ、図４（Ｂ）に示すような同軸
ケーブル２３が係合される。
係るクロック用チャネルボードに適用される同軸プロー
ブである。図４（Ａ）の上面図において、同軸プローブ
２０はＣＫ信号を伝送する中央プローブピン２２及びそ
の周辺に４本の接地プローブピン２１が配設されて成
る。図４（Ｂ）はその側面図であり、基板２４に各ピン
２１，２２が埋め込まれ、図４（Ｂ）に示すような同軸
ケーブル２３が係合される。
【００４１】図５（Ａ）〜（Ｃ）は、本発明の実施例に
係るスキャン用チャネルボードに適用されるインピーダ
ンス整合型のプローブである。図５（Ａ）の上面図にお
いて、当該プローブ３０はスキャン信号を伝送する１対
の信号プローブピン３１が複数設けられて成る。Ｓピン
は信号線に接続され、Ｇピンは接地線（グランド）ＧND
に接続される。Ｓピン及びＧピン交互に配置される。図
５（Ｂ）はその側面図であり、スキャン用チャネルボー
ド１２にプローブフォルダ３３が係合される。図５
（Ｃ）はその正面図を示している。
係るスキャン用チャネルボードに適用されるインピーダ
ンス整合型のプローブである。図５（Ａ）の上面図にお
いて、当該プローブ３０はスキャン信号を伝送する１対
の信号プローブピン３１が複数設けられて成る。Ｓピン
は信号線に接続され、Ｇピンは接地線（グランド）ＧND
に接続される。Ｓピン及びＧピン交互に配置される。図
５（Ｂ）はその側面図であり、スキャン用チャネルボー
ド１２にプローブフォルダ３３が係合される。図５
（Ｃ）はその正面図を示している。
【００４２】図６（Ａ）〜（Ｃ）は、本発明の実施例に
係る一般用チャネルボードに適用される高密度型のプロ
ーブである。図６（Ａ）の上面図において、当該プロー
ブ４０は、試験データを伝送する１対の信号プローブピ
ン４１が複数設けられて成り、インピーダンス整合型の
プローブ３０よりも設置数が多い。Ｓピンは信号線に接
続され、Ｇピンは接地線（グランド）ＧNDに接続され
る。Ｓピン及びＧピンは例えば、３対１の割合で交互に
配置される。図６（Ｂ）はその側面図であり、一般用チ
ャネルボード１３にプローブフォルダ４４が係合され
る。図６（Ｃ）はその正面図を示している。なお、各プ
ローブピン２１，３１，４１はスプリングプローブから
成る。
係る一般用チャネルボードに適用される高密度型のプロ
ーブである。図６（Ａ）の上面図において、当該プロー
ブ４０は、試験データを伝送する１対の信号プローブピ
ン４１が複数設けられて成り、インピーダンス整合型の
プローブ３０よりも設置数が多い。Ｓピンは信号線に接
続され、Ｇピンは接地線（グランド）ＧNDに接続され
る。Ｓピン及びＧピンは例えば、３対１の割合で交互に
配置される。図６（Ｂ）はその側面図であり、一般用チ
ャネルボード１３にプローブフォルダ４４が係合され
る。図６（Ｃ）はその正面図を示している。なお、各プ
ローブピン２１，３１，４１はスプリングプローブから
成る。
【００４３】次に、本発明の実施例に係るＶＬＳＩ用試
験装置の動作を説明する。図７（Ａ）（Ｂ）は本発明の
実施例に係るＶＬＳＩの試験時の接続図をそれぞれ示し
ている。例えば、数千ピンを有する一般論理回路16Ａを
試験をする場合、まず、図７（Ａ）に示すように、クロ
ック用チャネルボード１１では、切り換え器105 により
ＣＫ信号の出力が選択される。この際に、制御バス８か
ら転送されてくる１パターン分のデータがパターンレジ
スタ101 に一時記憶され、タイミング発生器102 ではタ
イミング制御信号が発生され、フォーマッタ103 により
ＣＫ信号の波形が整形される。波形整形された高速なＣ
Ｋ信号が超高速ドライバ104 を介して被試験ＬＳＩ１６
に供給される。
験装置の動作を説明する。図７（Ａ）（Ｂ）は本発明の
実施例に係るＶＬＳＩの試験時の接続図をそれぞれ示し
ている。例えば、数千ピンを有する一般論理回路16Ａを
試験をする場合、まず、図７（Ａ）に示すように、クロ
ック用チャネルボード１１では、切り換え器105 により
ＣＫ信号の出力が選択される。この際に、制御バス８か
ら転送されてくる１パターン分のデータがパターンレジ
スタ101 に一時記憶され、タイミング発生器102 ではタ
イミング制御信号が発生され、フォーマッタ103 により
ＣＫ信号の波形が整形される。波形整形された高速なＣ
Ｋ信号が超高速ドライバ104 を介して被試験ＬＳＩ１６
に供給される。
【００４４】また、スキャン用チャネルボード１２で
は、被試験ＬＳＩ１６のスキャン試験をすべく、ＬＳＩ
ソケット１５のスキャンテストピンから高速のシリアル
パターンを被試験ＬＳＩ１６に印加し、そこから出力さ
れてくる高速のシリアルパターンを受信して、それが期
待値パターンと一致しているか否かを比較する。例え
ば、スキャン用チャネルボード１２では、高速テストを
連続して行えるようなスキャンパターンデータが制御バ
ス８からスキャンパターンメモリ201 に書き込まれる。
タイミング発生器202 ではスキャン入力信号Ｓinの出力
タイミングが調整され、フォーマッタ203 ではスキャン
入力信号Ｓinの波形が整形される。波形整形されたスキ
ャン入力信号Ｓinは高速ドライバ204 を介して被試験Ｌ
ＳＩ１６に供給される。シリアルなスキャン信号が被試
験ＬＳＩ１６が供給されることから、被試験ＬＳＩ１６
の各機能回路16Ａをスキャンパスしたスキャン出力信号
Ｓout が高速コンパレータ205 ，206 によりアナログ・
デジタル変換され、スキャン出力データがデジタルコン
パレータ＆フェイルメモリ207 に出力され、該出力デー
タと期待値データとがデジタルコンパレータにより比較
され、欠陥データがフェイルメモリ207 に一時記憶され
る。
は、被試験ＬＳＩ１６のスキャン試験をすべく、ＬＳＩ
ソケット１５のスキャンテストピンから高速のシリアル
パターンを被試験ＬＳＩ１６に印加し、そこから出力さ
れてくる高速のシリアルパターンを受信して、それが期
待値パターンと一致しているか否かを比較する。例え
ば、スキャン用チャネルボード１２では、高速テストを
連続して行えるようなスキャンパターンデータが制御バ
ス８からスキャンパターンメモリ201 に書き込まれる。
タイミング発生器202 ではスキャン入力信号Ｓinの出力
タイミングが調整され、フォーマッタ203 ではスキャン
入力信号Ｓinの波形が整形される。波形整形されたスキ
ャン入力信号Ｓinは高速ドライバ204 を介して被試験Ｌ
ＳＩ１６に供給される。シリアルなスキャン信号が被試
験ＬＳＩ１６が供給されることから、被試験ＬＳＩ１６
の各機能回路16Ａをスキャンパスしたスキャン出力信号
Ｓout が高速コンパレータ205 ，206 によりアナログ・
デジタル変換され、スキャン出力データがデジタルコン
パレータ＆フェイルメモリ207 に出力され、該出力デー
タと期待値データとがデジタルコンパレータにより比較
され、欠陥データがフェイルメモリ207 に一時記憶され
る。
【００４５】なお、一般用チャネルボード１３では、数
ＫHz程度の試験データが、制御バス８からパターンレジ
スタ301 に転送され、それが一時記憶され、試験データ
ＤINは低速ドライバ302 を介して被試験ＬＳＩ１６に供
給される。そして、被試験ＬＳＩ１６からの試験結果デ
ータＤOUT が低速コンパレータ304 ，305 に取り込ま
れ、そこでアナログ・デジタル変換されたデータは制御
バス８を介して上位の制御装置に転送される。これによ
り、数千ピンを有する一般論理回路16Ａを試験すること
ができる。
ＫHz程度の試験データが、制御バス８からパターンレジ
スタ301 に転送され、それが一時記憶され、試験データ
ＤINは低速ドライバ302 を介して被試験ＬＳＩ１６に供
給される。そして、被試験ＬＳＩ１６からの試験結果デ
ータＤOUT が低速コンパレータ304 ，305 に取り込ま
れ、そこでアナログ・デジタル変換されたデータは制御
バス８を介して上位の制御装置に転送される。これによ
り、数千ピンを有する一般論理回路16Ａを試験すること
ができる。
【００４６】なお、図７（Ｂ）に示すように、ＢＩＳＴ
内蔵の被試験ＬＳＩ１６Ｂを試験する場合には、ＣＫ信
号に代えてＢＣＫ信号を供給する。例えば、クロック用
チャネルボード１１では、切り換え器105 によりＢＣＫ
信号の出力が選択される。ＢＣＫ信号の出力イーブル
は、上位制御装置からのスタート信号ＳＴのアサートに
よって行われる。例えば、数百〜数千発の超高速なＢＣ
Ｋ信号が、被試験ＬＳＩ１６ＢのＢＩＳＴ回路に供給さ
れる。これにより、ＢＣＫ信号に応じて自己検査機能を
備えた被試験ＬＳＩ１６Ｂを試験することできる。
内蔵の被試験ＬＳＩ１６Ｂを試験する場合には、ＣＫ信
号に代えてＢＣＫ信号を供給する。例えば、クロック用
チャネルボード１１では、切り換え器105 によりＢＣＫ
信号の出力が選択される。ＢＣＫ信号の出力イーブル
は、上位制御装置からのスタート信号ＳＴのアサートに
よって行われる。例えば、数百〜数千発の超高速なＢＣ
Ｋ信号が、被試験ＬＳＩ１６ＢのＢＩＳＴ回路に供給さ
れる。これにより、ＢＣＫ信号に応じて自己検査機能を
備えた被試験ＬＳＩ１６Ｂを試験することできる。
【００４７】このようにして、本発明の実施例に係るＶ
ＬＳＩ用試験装置によれば、図１に示すように、被試験
ＬＳＩ１６の回路規模に応じて、例えば、２枚のクロッ
ク用チャネルボード１１が設けられ、当該ボード１１か
ら被試験ＬＳＩ１６にＣＫ信号が供給され、３枚のスキ
ャン用チャネルボード１２により、被試験ＬＳＩ１６の
スキャン試験が実行され、５枚の一般用チャネルク１３
により、スキャン試験以外の試験が実行される。
ＬＳＩ用試験装置によれば、図１に示すように、被試験
ＬＳＩ１６の回路規模に応じて、例えば、２枚のクロッ
ク用チャネルボード１１が設けられ、当該ボード１１か
ら被試験ＬＳＩ１６にＣＫ信号が供給され、３枚のスキ
ャン用チャネルボード１２により、被試験ＬＳＩ１６の
スキャン試験が実行され、５枚の一般用チャネルク１３
により、スキャン試験以外の試験が実行される。
【００４８】このため、被試験ＬＳＩ１６の高速・多ピ
ン化に対して、従来例のような多用途対応のピンエレク
トロニクスボードを各チャネル毎に多数並べる必要がな
くなる。このことで、超高速ドライバ104 ，204 及び高
速コンパレータ205, 206を専用に実装したボードと、低
速ドライバ302 及び低速コンパレータ303, 304を専用に
実装したボードとを組み合わせて試験装置を構成するこ
とができ、各ボードの実装スペースを低減化すること、
及び、試験装置の低廉化を図ることが可能となる。
ン化に対して、従来例のような多用途対応のピンエレク
トロニクスボードを各チャネル毎に多数並べる必要がな
くなる。このことで、超高速ドライバ104 ，204 及び高
速コンパレータ205, 206を専用に実装したボードと、低
速ドライバ302 及び低速コンパレータ303, 304を専用に
実装したボードとを組み合わせて試験装置を構成するこ
とができ、各ボードの実装スペースを低減化すること、
及び、試験装置の低廉化を図ることが可能となる。
【００４９】すなわち、クロック用チャネルボード１１
では、図２に示すようなパターンレジスタ101 ，タイミ
ング発生器102 ，フォーマッタ103 ，超高速ドライバ10
4 ，切り換え器105 を実装すれば良く、従来例のような
多用途対応のピンエレボード１３に比べ、高速コンパレ
ータ及びデジタルコンパレータ＆フェイルメモリを省略
することでき、実装スペースが低減化する。
では、図２に示すようなパターンレジスタ101 ，タイミ
ング発生器102 ，フォーマッタ103 ，超高速ドライバ10
4 ，切り換え器105 を実装すれば良く、従来例のような
多用途対応のピンエレボード１３に比べ、高速コンパレ
ータ及びデジタルコンパレータ＆フェイルメモリを省略
することでき、実装スペースが低減化する。
【００５０】また、一般用チャネルボード１３では、ス
キャン用チャネルボード１２の高速性を必要とする高速
ドライバ204 や高速コンパレータ205, 206に比べて、図
２に示すような低速ドライバ302 及び低速コンパレータ
303, 304で充分対処できる。また、従来例のようなデジ
タルコンパレータ＆フェイルメモリも省略することがで
き、実装スペースが低減化する。
キャン用チャネルボード１２の高速性を必要とする高速
ドライバ204 や高速コンパレータ205, 206に比べて、図
２に示すような低速ドライバ302 及び低速コンパレータ
303, 304で充分対処できる。また、従来例のようなデジ
タルコンパレータ＆フェイルメモリも省略することがで
き、実装スペースが低減化する。
【００５１】これにより、２000 〜3000本規模の入出力
ピンを有する超ＬＳＩ装置を試験する高速ＬＳＩテスタ
を効率良く構成することができる。また、本発明の実施
例に係る試験装置によれば、クロック用チャネルボード
１１には、図４に示すような同軸型のプローブピンが採
用され、その中継ボート内では、当該ボードが第１順位
により配線され、端子間が同軸ケーブルにより結線され
る。また、スキャン用チャネルボード１３では、図５に
示すようなインピーダンス整合型のプローブピンが採用
され、一般用チャネルボード１３には、図６に示すよう
な高密度型のプローブピンがそれぞれ採用され、これら
端子間がツイストペア線によりそれぞれ結線される。
ピンを有する超ＬＳＩ装置を試験する高速ＬＳＩテスタ
を効率良く構成することができる。また、本発明の実施
例に係る試験装置によれば、クロック用チャネルボード
１１には、図４に示すような同軸型のプローブピンが採
用され、その中継ボート内では、当該ボードが第１順位
により配線され、端子間が同軸ケーブルにより結線され
る。また、スキャン用チャネルボード１３では、図５に
示すようなインピーダンス整合型のプローブピンが採用
され、一般用チャネルボード１３には、図６に示すよう
な高密度型のプローブピンがそれぞれ採用され、これら
端子間がツイストペア線によりそれぞれ結線される。
【００５２】さらに、図２に示すような超高速バースト
クロック発生器１７が設けられ、被試験ＬＳＩ１６にＢ
ＣＫ信号が供給されることから、自己試験機能（ＢＩＳ
Ｔ回路）が組み込まれたＬＳＩやＭＣＭを高速に試験す
ることができる。また、本発明の実施例の試験方法によ
れば、図７（Ａ）に示したように、ある限られたピンの
みを高速に動作させることができ、全てのピンを高速動
作させる必要が無くなる。ここで、高速動作が必要なピ
ンとなるのは、スキャンテストを制御するピン及びクロ
ックピンのみであり、他の大多数のピンは低速動作で充
分である。このように、スキャンピンとクロックピンに
対応するチャネルのみを高速パターン発生回路や高速パ
ターン比較回路によって構成すれば良いことになる。
クロック発生器１７が設けられ、被試験ＬＳＩ１６にＢ
ＣＫ信号が供給されることから、自己試験機能（ＢＩＳ
Ｔ回路）が組み込まれたＬＳＩやＭＣＭを高速に試験す
ることができる。また、本発明の実施例の試験方法によ
れば、図７（Ａ）に示したように、ある限られたピンの
みを高速に動作させることができ、全てのピンを高速動
作させる必要が無くなる。ここで、高速動作が必要なピ
ンとなるのは、スキャンテストを制御するピン及びクロ
ックピンのみであり、他の大多数のピンは低速動作で充
分である。このように、スキャンピンとクロックピンに
対応するチャネルのみを高速パターン発生回路や高速パ
ターン比較回路によって構成すれば良いことになる。
【００５３】これにより、高速多ピンのＬＳＩやＭＣＭ
に対してパフォーマンスやスループットをほとんど落と
すことなく、ＶＬＳＩを高速に試験可能な装置のコスト
低減に寄与するところが大きい。
に対してパフォーマンスやスループットをほとんど落と
すことなく、ＶＬＳＩを高速に試験可能な装置のコスト
低減に寄与するところが大きい。
【００５４】
【発明の効果】以上説明したように、本発明の集積回路
試験装置によれば、被試験半導体装置の回路規模に応じ
て、クロック信号を専用に供給するピンエレクトロニク
スボード、スキャン試験をする専用に行うピンエレクト
ロニクスボード及びスキャン試験以外の試験をするピン
エレクトロニクスボードが複数設けられる。
試験装置によれば、被試験半導体装置の回路規模に応じ
て、クロック信号を専用に供給するピンエレクトロニク
スボード、スキャン試験をする専用に行うピンエレクト
ロニクスボード及びスキャン試験以外の試験をするピン
エレクトロニクスボードが複数設けられる。
【００５５】このため、被試験半導体装置の高速・多ピ
ン化に対して、従来例のような多用途対応のピンエレク
トロニクスボードを各チャネル毎に多数並べる必要がな
くなり、高速で高機能な試験回路素子を専用に実装した
ボードと、低速な試験回路素子を専用に実装したボード
とを組み合わせて装置を構成することができる。本発明
の試験装置によれば、同軸型のプローブピンが採用さ
れ、その中継ボート内では、優先順位に基づいて配線さ
れ、端子間が同軸ケーブルにより結線される。また、他
のボードではインピーダンス整合型のプローブピンや高
密度型のプローブピンが採用され、これら端子間が安価
なツイストペア線によりそれぞれ結線される。
ン化に対して、従来例のような多用途対応のピンエレク
トロニクスボードを各チャネル毎に多数並べる必要がな
くなり、高速で高機能な試験回路素子を専用に実装した
ボードと、低速な試験回路素子を専用に実装したボード
とを組み合わせて装置を構成することができる。本発明
の試験装置によれば、同軸型のプローブピンが採用さ
れ、その中継ボート内では、優先順位に基づいて配線さ
れ、端子間が同軸ケーブルにより結線される。また、他
のボードではインピーダンス整合型のプローブピンや高
密度型のプローブピンが採用され、これら端子間が安価
なツイストペア線によりそれぞれ結線される。
【００５６】本発明の他の試験装置によれば、被試験半
導体装置にバーストクロック信号を供給するクロック発
生器が設けられることから、自己試験機能が組み込まれ
たＬＳＩやＭＣＭを高速に試験することができる。本発
明の試験方法によれば、ある限られたピンのみを高速に
動作させることができ、全てのピンを高速動作させる必
要が無くなる。
導体装置にバーストクロック信号を供給するクロック発
生器が設けられることから、自己試験機能が組み込まれ
たＬＳＩやＭＣＭを高速に試験することができる。本発
明の試験方法によれば、ある限られたピンのみを高速に
動作させることができ、全てのピンを高速動作させる必
要が無くなる。
【００５７】これにより、数千ピンを有するＬＳＩやＭ
ＣＭに対してパフォーマンスやスループットを低下させ
ることなく試験を行うことができる。また、高速試験が
可能なＶＬＳＩ試験装置の提供及びその低廉化に大きく
寄与する。
ＣＭに対してパフォーマンスやスループットを低下させ
ることなく試験を行うことができる。また、高速試験が
可能なＶＬＳＩ試験装置の提供及びその低廉化に大きく
寄与する。
【図１】本発明の実施例に係るＶＬＳＩ用試験装置の外
観図である。
観図である。
【図２】本発明の実施例に係るピンエレクトロニクスボ
ードの構成図である。
ードの構成図である。
【図３】本発明の実施例に係る各ボード間及び被試験Ｌ
ＳＩとの接続図である。
ＳＩとの接続図である。
【図４】本発明の実施例に係るクロック用チャネルの同
軸プローブの構成図である。
軸プローブの構成図である。
【図５】本発明の実施例に係るスキャン用チャネルのプ
ローブの構成図である。
ローブの構成図である。
【図６】本発明の実施例に係る一般用チャネルのプロー
ブの構成図である。
ブの構成図である。
【図７】本発明の実施例に係る被試験ＬＳＩの試験方法
の説明図である。
の説明図である。
【図８】従来例に係る多ピンＬＳＩ試験装置のピンエレ
クトロニクスボードの構成図である。
クトロニクスボードの構成図である。
１０…筐体、
１１…クロック用チャネルボード、
１２…スキャン用チャネルボード、
１３…一般用チャネルボード、
１４…パフォーマンスボード、
１５…ＬＳＩソケット、
１７…超高速バーストクロック発生器、
２０…同軸ケーブル、
３０…インピーダンス整合型のプローブ、
４０…高密度型のプローブ、
101, 301…パターンレジスタ、
102, 202…タイミング発生器、
103, 203…フォーマッタ、
104 …超高速ドライバ、
105 …切り換え器、
201 …スキャンパターンメモリ、
204 …高速ドライバ、
205, 206…高速コンパレータ
207 …デジタルコンパレータ＆フェイルメモリ
302 …低速ドライバ、
303, 304…低速コンパレータ。
─────────────────────────────────────────────────────
フロントページの続き
(72)発明者 浅野 徹
神奈川県川崎市中原区上小田中1015番地
富士通株式会社内
(72)発明者 上坂 光司
神奈川県川崎市中原区上小田中1015番地
富士通株式会社内
(56)参考文献 特開 平２−51079（ＪＰ，Ａ)
特開 平３−70312（ＪＰ，Ａ)
特開 平２−96675（ＪＰ，Ａ)
(58)調査した分野(Int.Cl.7，ＤＢ名)
G01R 31/28
G01R 31/26
H01L 21/66
Claims (7)
- 【請求項１】 被試験半導体装置にクロック信号を供給
する試験回路素子を実装した第１のピンエレクトロニク
スボードと、前記被試験半導体装置のスキャン試験をす
る試験回路素子を実装した第２のピンエレクトロニクス
ボードと、前記被試験半導体装置のスキャン試験以外の
試験をする試験回路素子を実装した第３のピンエレクト
ロニクスボードとを備え、 前記被試験半導体装置の回路規模に応じて複数の前記第
１〜第３のピンエレクトロニクスボードが設けられると
共に、 前記第１のピンエレクトロニクスボードは、信号伝送ピ
ンの周りに接地ピンが配設された同軸型のプローブピン
を有し、前記第２のピンエレクトロニクスボードは、イ
ンピーダンス整合型のプローブピンを有し、前記第３の
ピンエレクトロニクスボードは、高密度型のプローブピ
ンをそれぞれ有する ことを特徴とする集積回路試験装
置。 - 【請求項２】 前記第１のピンエレクトロニクスボード
は、少なくとも、クロック信号の出力タイミングを発生
するタイミング発生器と、１パターン分のパターンデー
タを一時記憶するパターンレジスタと、前記パターンレ
ジスタからの出力信号を前記タイミング発生器からのタ
イミングにより前記クロック信号の波形を整形する整形
器と、前記波形整形されたクロック信号を前記被試験半
導体装置に供給する出力ドライバから成ることを特徴と
する請求項１記載の集積回路試験装置。 - 【請求項３】 前記第２のピンエレクトロニクスボード
は、少なくとも、被試験半導体装置に供給するスキャン
入力信号の出力タイミングを発生するタイミング発生器
と、複数のスキャン入力パターン又はスキャン出力期待
値を記憶するスキャンパターンメモリと、前記パターン
メモリからの出力信号を前記タイミング発生器からのタ
イミングにより前記スキャン入力信号の波形を整形する
整形器と、前記波形整形されたスキャン入力信号を被試
験半導体装置に供給する出力ドライバと、前記被試験半
導体装置からのスキャン出力信号をデジタル信号に変換
するコンパレータと、前記コンパレータからのデジタル
信号とスキャン出力信号の判定基準となる期待値信号と
を比較する比較回路と、前記比較回路からの比較結果を
複数のスキャンパターン分だけ記憶するフェールメモリ
から成ることを特徴とする請求項１記載の集積回路試験
装置。 - 【請求項４】 前記第３のピンエレクトロニクスボード
は、少なくとも、１パターン分のパターンデータを一時
記憶するパターンレジスタと、被試験半導体装置に試験
データを供給する出力ドライバと、前記被試験半導体装
置からの出力信号をデジタル信号に変換するコンパレー
タから成ることを特徴とする請求項１記載の集積回路試
験装置。 - 【請求項５】 バーストクロック信号を前記被試験半導
体装置に供給するバーストクロック発生器が設けられる
ことを特徴とする請求項１記載の集積回路試験装置。 - 【請求項６】 被試験半導体装置にクロック信号を供給
する試験回路素子を実装した第１のピンエレクトロニク
スボードと、前記被試験半導体装置のスキャン試験をす
る試験回路素子を実装した第２のピンエレクトロニクス
ボードと、前記被試験半導体装置のスキャン試験以外の
試験をする試験回路素子を実装した第３のピンエレクト
ロニクスボードとを備え、 前記被試験半導体装置の回路規模に応じて複数の前記第
１〜第３のピンエレクトロニクスボードが設けられると
共に、さらに、前記第１〜第３のピンエレクトロニクスボード
と前記被試験半導体装置との間を中継する中継ボートが
設けられ、 前記中継ボート内での配線は、前記第１のピンエレクト
ロニクスボードのプローブピンに対しては同軸ケーブル
により結線され、前記第２及び第３のピンエレクトロニ
クスボードのプローブピンに対してはツイストペア線に
よりそれぞれ結線されることを特徴とする 集積回路試験
装置。 - 【請求項７】 被試験半導体装置にクロック信号を供給
する試験回路素子を実装した第１のピンエレクトロニク
スボードと、前記被試験半導体装置のスキャン試験をす
る試験回路素子を実装した第２のピンエレクトロニクス
ボードと、前記被試験半導体装置のスキャン試験以外の
試験をする試験回路素子を実装した第３のピンエレクト
ロニクスボードとを備え、 前記被試験半導体装置の回路規模に応じて複数の前記第
１〜第３のピンエレクトロニクスボードが設けられると
共に、さらに、前記クロック信号又は前記第１〜第３のピンエ
レクトロニクスボードの外部から供給されるバーストク
ロック信号のいずれか一方を選択して前記被試験半導体
装置に供給する切り換え器が、前記第１のピンエレクト
ロニクスボード内に設けられていることを特徴とする 集
積回路試験装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21852894A JP3401713B2 (ja) | 1994-09-13 | 1994-09-13 | 集積回路試験装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21852894A JP3401713B2 (ja) | 1994-09-13 | 1994-09-13 | 集積回路試験装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0882655A JPH0882655A (ja) | 1996-03-26 |
| JP3401713B2 true JP3401713B2 (ja) | 2003-04-28 |
Family
ID=16721344
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP21852894A Expired - Lifetime JP3401713B2 (ja) | 1994-09-13 | 1994-09-13 | 集積回路試験装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3401713B2 (ja) |
Families Citing this family (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6476628B1 (en) * | 1999-06-28 | 2002-11-05 | Teradyne, Inc. | Semiconductor parallel tester |
| JP2002243808A (ja) * | 2001-02-09 | 2002-08-28 | Advantest Corp | アナログ・デジタル混成ｉｃ用テストシステム |
| JP4466807B2 (ja) * | 2001-04-24 | 2010-05-26 | 横河電機株式会社 | Ｉｃテスタのポゴピンブロック |
| US7768255B2 (en) * | 2008-08-28 | 2010-08-03 | Advantest Corporation | Interconnection substrate, skew measurement method, and test apparatus |
| KR102614075B1 (ko) * | 2017-12-26 | 2023-12-14 | 주식회사 탑 엔지니어링 | 기판 검사 장치 |
| KR20240026153A (ko) * | 2021-06-29 | 2024-02-27 | 니덱 어드밴스 테크놀로지 가부시키가이샤 | 스캐너 장치 및 전기 검사 장치 |
-
1994
- 1994-09-13 JP JP21852894A patent/JP3401713B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0882655A (ja) | 1996-03-26 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
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