JP2002350508A - 半導体デバイス試験装置 - Google Patents
半導体デバイス試験装置Info
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- JP2002350508A JP2002350508A JP2001161700A JP2001161700A JP2002350508A JP 2002350508 A JP2002350508 A JP 2002350508A JP 2001161700 A JP2001161700 A JP 2001161700A JP 2001161700 A JP2001161700 A JP 2001161700A JP 2002350508 A JP2002350508 A JP 2002350508A
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Abstract
(57)【要約】
【課題】ドライバから信号線路を通じて被試験半導体デ
バイスの信号端子に印加する試験信号の波形劣化を抑制
する。 【解決手段】ドライバから被試験半導体デバイスに試験
信号を印加する第１信号線路と、被試験半導体デバイス
に終端抵抗器を接続するための第２信号線路とを具備し
た半導体デバイス試験装置において、第２信号線路側に
直流試験ユニットを接続し、切離すためのスイッチ回路
を接続し、ドライバから被試験半導体デバイスに至る信
号線路からスイッチ回路を除去することによりドライバ
から被試験半導体デバイスに至る間の伝搬遅延時間を短
くし、信号の波形品質の劣化を抑えた。
バイスの信号端子に印加する試験信号の波形劣化を抑制
する。 【解決手段】ドライバから被試験半導体デバイスに試験
信号を印加する第１信号線路と、被試験半導体デバイス
に終端抵抗器を接続するための第２信号線路とを具備し
た半導体デバイス試験装置において、第２信号線路側に
直流試験ユニットを接続し、切離すためのスイッチ回路
を接続し、ドライバから被試験半導体デバイスに至る信
号線路からスイッチ回路を除去することによりドライバ
から被試験半導体デバイスに至る間の伝搬遅延時間を短
くし、信号の波形品質の劣化を抑えた。
Description
【０００１】
【発明の属する技術分野】この発明は半導体デバイス試
験装置に関し、特に被試験半導体デバイスに波形品質の
高い試験信号を印加することを可能とした信号伝送回路
の改良を提案するものである。
験装置に関し、特に被試験半導体デバイスに波形品質の
高い試験信号を印加することを可能とした信号伝送回路
の改良を提案するものである。
【０００２】
【従来の技術】図３及び図４を用いて従来の技術を説明
する。図中ＤＵＴは被試験半導体デバイスを示す。この
被試験半導体デバイスはソケットボード１０に実装され
たＩＣソケット１１に装着され、このＩＣソケットを通
じてドライバ１２に接続され、ドライバ１２から試験信
号の供給を受けて試験が行われる。ドライバ１２とソケ
ットボード１０との間は同軸ケーブルで構成される信号
線路１３で接続され、更にＩＣソケット１１側に終端抵
抗器１４が接続されてドライバ１２と被試験半導体デバ
イスＤＵＴの各端子との間がインピーダンス整合された
状態で電気的に接続される。
する。図中ＤＵＴは被試験半導体デバイスを示す。この
被試験半導体デバイスはソケットボード１０に実装され
たＩＣソケット１１に装着され、このＩＣソケットを通
じてドライバ１２に接続され、ドライバ１２から試験信
号の供給を受けて試験が行われる。ドライバ１２とソケ
ットボード１０との間は同軸ケーブルで構成される信号
線路１３で接続され、更にＩＣソケット１１側に終端抵
抗器１４が接続されてドライバ１２と被試験半導体デバ
イスＤＵＴの各端子との間がインピーダンス整合された
状態で電気的に接続される。
【０００３】尚、図３及び図４にはソケットボード１０
に１個の被試験半導体デバイスＤＵＴを搭載しているよ
うに図示しているが、実際には複数の半導体デバイスが
装着され、これら複数の半導体デバイスが一度に試験さ
れる。従ってドライバ１２及び信号線路１３から成る信
号伝送チャンネルも多数設けられる。ところでドライバ
１２から試験信号を被試験半導体デバイスＤＵＴに印加
して被試験半導体デバイスＤＵＴが正常に動作するか否
かを検査する試験を一般に機能試験と称している。
に１個の被試験半導体デバイスＤＵＴを搭載しているよ
うに図示しているが、実際には複数の半導体デバイスが
装着され、これら複数の半導体デバイスが一度に試験さ
れる。従ってドライバ１２及び信号線路１３から成る信
号伝送チャンネルも多数設けられる。ところでドライバ
１２から試験信号を被試験半導体デバイスＤＵＴに印加
して被試験半導体デバイスＤＵＴが正常に動作するか否
かを検査する試験を一般に機能試験と称している。
【０００４】これに対し、半導体デバイスの試験には直
流試験と呼ばれている試験項目がある。この直流試験と
は、被試験半導体デバイスの各端子の直流特性が所期の
特性に合致しているか否かを問う試験である。つまり、
被試験半導体デバイスの各端子に所定の電圧を印加した
状態で目的とした量の電流が流れるか否かを試験した
り、半導体デバイスの各端子から所定の電流を取り出し
ている状態で端子に所定の電圧が発生するか否かを試験
する。図３に示す１５はこの直流試験を行う直流試験ユ
ニットを示す。この直流試験ユニット１５はスイッチ回
路１６を通じて信号線路１３に接続され機能試験を行っ
ている状態では、スイッチ回路１６により信号線路１３
から電気的に切離される。
流試験と呼ばれている試験項目がある。この直流試験と
は、被試験半導体デバイスの各端子の直流特性が所期の
特性に合致しているか否かを問う試験である。つまり、
被試験半導体デバイスの各端子に所定の電圧を印加した
状態で目的とした量の電流が流れるか否かを試験した
り、半導体デバイスの各端子から所定の電流を取り出し
ている状態で端子に所定の電圧が発生するか否かを試験
する。図３に示す１５はこの直流試験を行う直流試験ユ
ニットを示す。この直流試験ユニット１５はスイッチ回
路１６を通じて信号線路１３に接続され機能試験を行っ
ている状態では、スイッチ回路１６により信号線路１３
から電気的に切離される。
【０００５】一方、直流試験を行う状態ではスイッチ回
路１６がオンの状態に制御され、直流試験ユニット１５
を信号線路１３に電気的に接続すると共に、この状態で
はドライバ１２の出力側に接続したリレー接点１７をオ
フに制御し、ドライバ１２を信号線路１３から切離し、
直流試験を行う。図３に示した半導体デバイス試験装置
によれば被試験半導体デバイスＤＵＴの各端子の直近
（ソケットボード１０上に）に終端抵抗器１４を配置し
ているから、ドライバ１２から出力した試験信号は被試
験半導体デバイスＤＵＴの各端子部分で吸収され、反射
の発生を極力抑えることができる。この点で優れている
回路構造である。
路１６がオンの状態に制御され、直流試験ユニット１５
を信号線路１３に電気的に接続すると共に、この状態で
はドライバ１２の出力側に接続したリレー接点１７をオ
フに制御し、ドライバ１２を信号線路１３から切離し、
直流試験を行う。図３に示した半導体デバイス試験装置
によれば被試験半導体デバイスＤＵＴの各端子の直近
（ソケットボード１０上に）に終端抵抗器１４を配置し
ているから、ドライバ１２から出力した試験信号は被試
験半導体デバイスＤＵＴの各端子部分で吸収され、反射
の発生を極力抑えることができる。この点で優れている
回路構造である。
【０００６】然し乍ら、この回路構造を採る場合、終端
抵抗器１４が被試験半導体デバイスＤＵＴの各端子に接
続されたままであるため、直流試験時に被試験半導体デ
バイスＤＵＴの各端子のリーク電流の有無を測定するこ
とができなく不都合が生じる。この不都合を解消するた
めに図４に示す回路構造が考えられた。つまり、ドライ
バ１２から被試験半導体デバイスＤＵＴに試験パターン
信号を印加するための第１信号線路１３Ａと、被試験半
導体デバイスＤＵＴの各端子にソケットボード１０の外
側に設けた終端抵抗器１４を接続するための第２信号線
路１３Ｂを設け、必要に応じて終端抵抗接続リレー１８
をオフの状態に制御することにより第１信号線路１３Ａ
及び第２信号線路１３Ｂから終端抵抗器１４を電気的に
切離し、被試験半導体デバイスＤＵＴの各端子の直流試
験を行うと共に、リーク電流の試験も行えるように構成
している。
抵抗器１４が被試験半導体デバイスＤＵＴの各端子に接
続されたままであるため、直流試験時に被試験半導体デ
バイスＤＵＴの各端子のリーク電流の有無を測定するこ
とができなく不都合が生じる。この不都合を解消するた
めに図４に示す回路構造が考えられた。つまり、ドライ
バ１２から被試験半導体デバイスＤＵＴに試験パターン
信号を印加するための第１信号線路１３Ａと、被試験半
導体デバイスＤＵＴの各端子にソケットボード１０の外
側に設けた終端抵抗器１４を接続するための第２信号線
路１３Ｂを設け、必要に応じて終端抵抗接続リレー１８
をオフの状態に制御することにより第１信号線路１３Ａ
及び第２信号線路１３Ｂから終端抵抗器１４を電気的に
切離し、被試験半導体デバイスＤＵＴの各端子の直流試
験を行うと共に、リーク電流の試験も行えるように構成
している。
【０００７】従って、直流試験時は終端抵抗接続リレー
１８をオフの状態に設定することにより直流試験ユニッ
ト１５は終端抵抗器１４の影響を受けることなく被試験
半導体デバイスＤＵＴの各端子のリーク電流の測定を行
うことができることになる。
１８をオフの状態に設定することにより直流試験ユニッ
ト１５は終端抵抗器１４の影響を受けることなく被試験
半導体デバイスＤＵＴの各端子のリーク電流の測定を行
うことができることになる。
【０００８】
【発明が解決しようとする課題】図４に示した回路構造
によれば終端抵抗器１４の影響を受けることなく直流試
験を行うことができ、特にリーク電流の試験を行えるこ
とができる点で優れている。然し乍ら、図に示す回路は以
下に説明する欠点が存在する。つまり、機能試験時にはド
ライバ１２から出力された試験信号はリレー接点１７
と、スイッチ回路１６と、第１信号線路１３Ａを通じてソ
ケットボード１０に到達する。このときの各部の通過特
性（立ち上り時間）を図５に示す。
によれば終端抵抗器１４の影響を受けることなく直流試
験を行うことができ、特にリーク電流の試験を行えるこ
とができる点で優れている。然し乍ら、図に示す回路は以
下に説明する欠点が存在する。つまり、機能試験時にはド
ライバ１２から出力された試験信号はリレー接点１７
と、スイッチ回路１６と、第１信号線路１３Ａを通じてソ
ケットボード１０に到達する。このときの各部の通過特
性（立ち上り時間）を図５に示す。
【０００９】つまり、ドライバ１２自体で信号の立ち上
りに要する時間がＴ１、リレー接点１７を通過するのに
要する立ち上り時間がＴ２、スイッチ回路１６を通過す
るに要する立ち上り時間がＴ３、第一信号線路１３Ａを
通過するに要する立ち上り時間がＴ４とした場合、被試
験半導体デバイスＤＵＴの各端子に伝搬された試験信号
の立ち上り時間をＴ５とすると、 Ｔ５＝ √（Ｔ１2＋Ｔ２2＋Ｔ３2＋Ｔ４2） で表わすことができる。
りに要する時間がＴ１、リレー接点１７を通過するのに
要する立ち上り時間がＴ２、スイッチ回路１６を通過す
るに要する立ち上り時間がＴ３、第一信号線路１３Ａを
通過するに要する立ち上り時間がＴ４とした場合、被試
験半導体デバイスＤＵＴの各端子に伝搬された試験信号
の立ち上り時間をＴ５とすると、 Ｔ５＝ √（Ｔ１2＋Ｔ２2＋Ｔ３2＋Ｔ４2） で表わすことができる。
【００１０】特に最近の被試験半導体デバイスは立ち上
り及び立ち下りが急峻な高速波形を要求するため、被試
験半導体デバイスＤＵＴに伝搬する試験信号の波形品質
の劣化は極力避けなければならない。 この発明の目的はドライバから被試験半導体デバイスに
至る信号試験信号伝送路の伝搬遅延時間を可及的に小さ
くし、立ち上り時間が早く波形劣化の少ない試験信号を
被試験半導体デバイスＤＵＴに印加することを可能とし
た半導体デバイス試験装置を提供しようとするものであ
る。
り及び立ち下りが急峻な高速波形を要求するため、被試
験半導体デバイスＤＵＴに伝搬する試験信号の波形品質
の劣化は極力避けなければならない。 この発明の目的はドライバから被試験半導体デバイスに
至る信号試験信号伝送路の伝搬遅延時間を可及的に小さ
くし、立ち上り時間が早く波形劣化の少ない試験信号を
被試験半導体デバイスＤＵＴに印加することを可能とし
た半導体デバイス試験装置を提供しようとするものであ
る。
【００１１】
【課題を解決するための手段】この発明の請求項１では
ソケットボードに装着された被試験半導体デバイスの信
号端子に試験信号を送給する第１信号線路と、一端がこ
の第１信号線路と信号端子側で共通接続され、他端がソ
ケットボードの外側に導出された第２信号線路と、この
第２信号線路のソケットボードの外側に設けられ、第２
信号線路を通じて被試験半導体デバイス信号端子に接続
される終端抵抗器と、この終端抵抗器を必要に応じて第
２信号線路から切離すための終端抵抗接続リレー接点と
を具備して構成される半導体デバイス試験装置におい
て、終端抵抗接続リレー接点と第２信号線路との接続点
側において、被試験半導体デバイスの信号端子に直流試
験装置を接続し、切離すためのスイッチ回路を接続した
構成とした半導体デバイス試験装置を提案する。
ソケットボードに装着された被試験半導体デバイスの信
号端子に試験信号を送給する第１信号線路と、一端がこ
の第１信号線路と信号端子側で共通接続され、他端がソ
ケットボードの外側に導出された第２信号線路と、この
第２信号線路のソケットボードの外側に設けられ、第２
信号線路を通じて被試験半導体デバイス信号端子に接続
される終端抵抗器と、この終端抵抗器を必要に応じて第
２信号線路から切離すための終端抵抗接続リレー接点と
を具備して構成される半導体デバイス試験装置におい
て、終端抵抗接続リレー接点と第２信号線路との接続点
側において、被試験半導体デバイスの信号端子に直流試
験装置を接続し、切離すためのスイッチ回路を接続した
構成とした半導体デバイス試験装置を提案する。
【００１２】作用 この発明の構成によれば直流試験ユニットを接続し、切
離すためのスイッチ回路を第２信号線路側に設けたか
ら、ドライバから被試験半導体デバイスに試験信号を伝
送する信号線路からスイッチ回路を除去することができ
る。この結果、ドライバから被試験半導体デバイスに至る
回路の信号の伝搬遅延時間をスイッチ回路の所要時間分
だけ短くすることができる。この結果として立ち上り時
間劣化も改善することができる利点が得られる。
離すためのスイッチ回路を第２信号線路側に設けたか
ら、ドライバから被試験半導体デバイスに試験信号を伝
送する信号線路からスイッチ回路を除去することができ
る。この結果、ドライバから被試験半導体デバイスに至る
回路の信号の伝搬遅延時間をスイッチ回路の所要時間分
だけ短くすることができる。この結果として立ち上り時
間劣化も改善することができる利点が得られる。
【００１３】
【発明の実施の形態】図１にこの発明による半導体デバ
イス試験装置の一実施例を示す。図３及び図４と対応す
る部分には同一符号を付して示す。この発明では第２信
号線路１３Ｂを具備した半導体デバイス試験装置におい
て、ドライバ１２の出力端子をリレー接点１７を通じて
直接第１信号線路１３Ａに接続すると共に、第２信号線
路１３Ｂの端部と終端抵抗接続リレー１８との間にスイ
ッチ回路１６を接続した構成とした点を特徴とするもの
である。
イス試験装置の一実施例を示す。図３及び図４と対応す
る部分には同一符号を付して示す。この発明では第２信
号線路１３Ｂを具備した半導体デバイス試験装置におい
て、ドライバ１２の出力端子をリレー接点１７を通じて
直接第１信号線路１３Ａに接続すると共に、第２信号線
路１３Ｂの端部と終端抵抗接続リレー１８との間にスイ
ッチ回路１６を接続した構成とした点を特徴とするもの
である。
【００１４】この構造によれば機能試験はリレー接点１
７をオン、終端抵抗接続リレー１８をオンの状態に設定
すれば、第１信号線路１３Ａ及び第２信号線路１３Ｂは
終端抵抗器１４で終端され、インピーダンス整合される。
従ってドライバ１２は反射波に影響されることなく被試
験半導体デバイスＤＵＴの各端子に試験信号を印加する
ことができる。 一方、直流試験時にはリレー接点１７をオフ、終端抵抗
接続リレー１８をオフの状態に設定すると共に、スイッ
チ回路１６により第２信号回路１３Ｂに直流試験ユニッ
ト１５を接続することにより、直接試験を行うことがで
きる。
７をオン、終端抵抗接続リレー１８をオンの状態に設定
すれば、第１信号線路１３Ａ及び第２信号線路１３Ｂは
終端抵抗器１４で終端され、インピーダンス整合される。
従ってドライバ１２は反射波に影響されることなく被試
験半導体デバイスＤＵＴの各端子に試験信号を印加する
ことができる。 一方、直流試験時にはリレー接点１７をオフ、終端抵抗
接続リレー１８をオフの状態に設定すると共に、スイッ
チ回路１６により第２信号回路１３Ｂに直流試験ユニッ
ト１５を接続することにより、直接試験を行うことがで
きる。
【００１５】この発明の構造によれば特に機能試験の状
態ではドライバ１２はリレー接点１７を通じて第１信号
線路１３Ａの一端に直流接続される。この結果、ドライ
バ１２から被試験半導体デバイスＤＵＴの各端子に伝搬
された試験信号の立ち上り時間Ｔ５は Ｔ５＝√（Ｔ１2＋Ｔ２2＋Ｔ４2） となり、スイッチ回路１６で発生した立ち上り時間Ｔ３
を除去することができる。 ドライバ１２における信号の立ち上りに要する時間Ｔ１
の違いによる立ち上り時間Ｔ５の実測例を表１に示す。
態ではドライバ１２はリレー接点１７を通じて第１信号
線路１３Ａの一端に直流接続される。この結果、ドライ
バ１２から被試験半導体デバイスＤＵＴの各端子に伝搬
された試験信号の立ち上り時間Ｔ５は Ｔ５＝√（Ｔ１2＋Ｔ２2＋Ｔ４2） となり、スイッチ回路１６で発生した立ち上り時間Ｔ３
を除去することができる。 ドライバ１２における信号の立ち上りに要する時間Ｔ１
の違いによる立ち上り時間Ｔ５の実測例を表１に示す。
【００１６】
【表１】 表１から明らかなように立ち上りの早い（高速）信号の
場合程、立ち上り時間Ｔ５の改善効果が高いことが解か
る。図２はこの発明の変形実施例を示す。この実施例で
はこの発明を被試験半導体デバイスＤＵＴの入力兼出力
端子の信号線路に適用した場合を示す。この場合には、終
端抵抗器１４と、終端抵抗器接続リレー１８との接続点
にコンパレータ１９を接続し、このコンパレータ１９で
被試験半導体デバイスＤＵＴが出力する応答出力信号を
取り込み、そのＨ論理の電圧及びＬ論理の電圧が正規の
論理値を規定する電圧になっているか否かを判定しなが
ら、被試験半導体デバイスＤＵＴの応答出力信号を取り
込む回路を具備した回路にこの発明を適用した場合を示
す。
場合程、立ち上り時間Ｔ５の改善効果が高いことが解か
る。図２はこの発明の変形実施例を示す。この実施例で
はこの発明を被試験半導体デバイスＤＵＴの入力兼出力
端子の信号線路に適用した場合を示す。この場合には、終
端抵抗器１４と、終端抵抗器接続リレー１８との接続点
にコンパレータ１９を接続し、このコンパレータ１９で
被試験半導体デバイスＤＵＴが出力する応答出力信号を
取り込み、そのＨ論理の電圧及びＬ論理の電圧が正規の
論理値を規定する電圧になっているか否かを判定しなが
ら、被試験半導体デバイスＤＵＴの応答出力信号を取り
込む回路を具備した回路にこの発明を適用した場合を示
す。
【００１７】この場合も、ドライバ１２と被試験半導体
デバイスＤＵＴとを結ぶ線路にスイッチ回路１６を接続
しないから、ドライバ１２と被試験半導体デバイスＤＵ
Ｔまでの信号の伝搬遅延時間を短くすることができる。
デバイスＤＵＴとを結ぶ線路にスイッチ回路１６を接続
しないから、ドライバ１２と被試験半導体デバイスＤＵ
Ｔまでの信号の伝搬遅延時間を短くすることができる。
【００１８】
【発明の効果】以上説明したように、この発明によれば
簡単な接続変更だけで被試験半導体デバイスＤＵＴに印
加される信号の立ち上り時間を小さくすることができ
る。この結果、高速動作する半導体デバイスに波形劣化の
少ない試験信号を印加することができるから、試験の信
用性を高めることができる大きな利点が得られ、その効
果は実用に供して頗る大である。
簡単な接続変更だけで被試験半導体デバイスＤＵＴに印
加される信号の立ち上り時間を小さくすることができ
る。この結果、高速動作する半導体デバイスに波形劣化の
少ない試験信号を印加することができるから、試験の信
用性を高めることができる大きな利点が得られ、その効
果は実用に供して頗る大である。
【図１】この発明の一実施例を説明するためのブロック
図。
図。
【図２】この説明の変形実施例を説明するためのブロッ
ク図。
ク図。
【図３】従来技術を説明するためのブロック図。
【図４】従来技術の他の例を説明するためのブロック
図。
図。
【図５】図４に示した従来技術の他に欠点を説明するた
めのブロック図。
めのブロック図。
１０ ソケットボード １１ ＩＣソケット ＤＵＴ 被試験半導体デバイス １２ ドライバ １３ 信号線路 １３Ａ 第１信号線路 １３Ｂ 第２信号線路 １４ 終端抵抗器 １５ 直流試験ユニット １６ スイッチ回路 １７ リレー接点 １８ 終端抵抗接続リレー
Claims (1)
- 【請求項１】Ａ、ソケットボードに装着された被試験半
導体デバイスの信号端子に試験信号を送給する第１信号
線路と、一端がこの第１信号線路と上記信号端子側で共
通接続され、他端が上記ソケットボードの外側に導出さ
れた第２信号線路と、この第２信号線路の上記ソケット
ボードの外側に設けられ、上記第２信号線路を通じて上
記信号端子に接続される終端抵抗器と、 この終端抵抗器を必要に応じて上記第２信号線路から切
離す終端抵抗接続リレー接点とを具備して構成される半
導体デバイス試験装置において、 Ｂ、上記第２信号線路の終端抵抗接続リレー接点との接
続点側において、上記被試験半導体デバイスの信号端子
に直流試験装置を接続し、切離すためのスイッチ回路を
接続した構成としたことを特徴とする半導体デバイス試
験装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001161700A JP4627924B2 (ja) | 2001-05-30 | 2001-05-30 | 半導体デバイス試験装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001161700A JP4627924B2 (ja) | 2001-05-30 | 2001-05-30 | 半導体デバイス試験装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2002350508A true JP2002350508A (ja) | 2002-12-04 |
| JP4627924B2 JP4627924B2 (ja) | 2011-02-09 |
Family
ID=19004937
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001161700A Expired - Fee Related JP4627924B2 (ja) | 2001-05-30 | 2001-05-30 | 半導体デバイス試験装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP4627924B2 (ja) |
Cited By (2)
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|---|---|---|---|---|
| JP2006250941A (ja) * | 2005-03-11 | 2006-09-21 | Agilent Technol Inc | 集積回路をテストするための自動テスト装置内で使用するピンエレクトロニクス |
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Citations (9)
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