KR20120023616A

KR20120023616A - 타이밍 발생기 및 시험 장치

Info

Publication number: KR20120023616A
Application number: KR1020117024956A
Authority: KR
Inventors: 마사카츠 수다
Original assignee: 가부시키가이샤 어드밴티스트
Priority date: 2009-06-22
Filing date: 2009-06-22
Publication date: 2012-03-13
Also published as: JPWO2010150303A1; US20120262215A1; WO2010150303A1; JP5274660B2; US8441296B2; KR101285287B1

Abstract

입력 신호를 지연시킨 타이밍 신호를 출력하는 타이밍 발생기에 있어서, 주어지는 동작 클록의 주기의 정수배에 따른 지연량으로, 입력 신호를 각각 지연시킨 레이트 신호를 출력하는 제1 주기 지연부 및 제2 주기 지연부와, 입력되는 신호를 동작 클록의 주기 미만의 지연량으로 지연시킨 타이밍 신호를 출력하는 제1 고정밀도 지연부와, 제1 고정밀도 지연부에 대해서, 제1 주기 지연부가 출력하는 레이트 신호를 입력하는 저속 모드로 동작하는지, 또는 제1 주기 지연부가 출력하는 레이트 신호 및 제2 주기 지연부가 출력하는 레이트 신호를 인터리브한 신호를 입력하는 고속 모드로 동작하는지를 스위칭하는 모드 스위칭부를 포함하는 타이밍 발생기 및 해당 타이밍 발생기를 이용한 시험 장치를 제공한다.

Description

타이밍 발생기 및 시험 장치{TIMING GENERATOR AND TESTER}

본 발명은, 타이밍 발생기 및 시험 장치에 관한 것이다.

펄스 타이밍을 조정하여, 소정 위상의 펄스를 가지는 타이밍 신호를 생성하는 타이밍 발생기가 알려져 있다(예를 들면, 특허 문헌 1 참조). 예를 들면, 입력 신호의 각 펄스를, 기준 클록의 주기의 정수배로 지연시키는 광범위 지연부와 기준 클록의 주기 이하로 지연시키는 고정밀도 지연부를 조합하는 것으로, 타이밍 신호에서의 각 펄스의 위상을, 광범위하게 그리고 고정밀도로 조정할 수 있다.

일본특허공개 평 8-320360호 공보

또한, 보다 높은 주파수의 타이밍 신호를 생성하기 위해서, 펄스 타이밍이 다른 2 개의 타이밍 신호를 합성하는 것도 생각할 수 있다. 예를 들면, T, 3T, 5T,???의 각 타이밍에 펄스를 가지는 제1 타이밍 신호와, 2T, 4T, 6T,???의 각 타이밍에 펄스를 가지는 제2 타이밍 신호를 합성하는 것으로, T, 2T, 3T, 4T,???의 각 타이밍에 펄스를 가지는 고주파의 타이밍 신호를 생성할 수 있다.

그러나, 각각의 타이밍 신호는, 별도 계통의 타이밍 발생기로 생성된다. 각각의 타이밍 발생기에서의 광범위 지연부는, 동일한 기준 클록을 이용하는 것으로, 계통 사이에 정합한 지연을 생성할 수 있다. 그러나, 고정밀도 지연부는, 각각 주어지는 설정값에 따른 지연량을 독립하여 생성하므로, 소자의 불균형 등에 의해, 계통 사이에 지연 오차가 생긴다.

예를 들면, 제2 타이밍 신호의 지연에 ΔT의 오차가 생기는 경우, 합성되는 타이밍 신호의 펄스 타이밍은, T, 2T＋ΔT, 3T, 4T＋ΔT,???가 된다. 이 경우, 해당 타이밍 신호에 지터가 인가된다.

상기 과제를 해결하기 위해서, 본 발명의 제1 태양에 있어서는, 입력 신호를 지연시킨 타이밍 신호를 출력하는 타이밍 발생기에 있어서, 주어지는 동작 클록의 주기의 정수배에 따른 지연량으로, 입력 신호를 각각 지연시킨 레이트 신호를 출력하는 제1 주기 지연부 및 제2 주기 지연부와, 입력되는 신호를 동작 클록의 주기 미만의 지연량으로 지연시킨 타이밍 신호를 출력하는 제1 고정밀도 지연부와, 제1 고정밀도 지연부에 대해서, 제1 주기 지연부가 출력하는 레이트 신호를 입력하는 저속 모드로 동작하는지, 또는 제1 주기 지연부가 출력하는 레이트 신호 및 제2 주기 지연부가 출력하는 레이트 신호를 인터리브한 신호를 입력하는 고속 모드로 동작하는지를 스위칭하는 모드 스위칭부를 포함하는 타이밍 발생기 및 해당 타이밍 발생기를 이용한 시험 장치를 제공한다.

덧붙여 상기의 발명의 개요는, 본 발명의 필요한 특징의 모두를 열거한 것은 아니다. 또한, 이러한 특징군의 서브 콤비네이션도 또한 발명이 될 수 있다.

도 1은 실시 형태에 관한 시험 장치(100)의 구성을, 피시험 디바이스(200)와 함께 도시하는 도면이다.
도 2는 타이밍 발생기(20)의 개요를 설명하는 도면이다.
도 3은 주기 지연부(40)의 구성례를 나타내는 도면이다.
도 4는 모드 스위칭부(70)의 구성을, 고정밀도 지연부(34)와 함께 도시하는 도면이다.
도 5는 타이밍 발생기(20)의 동작예의 타이밍 차트를 나타낸다.
도 6은 타이밍 발생기(20)의 동작예의 타이밍 차트를 나타낸다.
도 7은 제1 데이터 인터리브부(74) 및 제2 데이터 인터리브부(78)의 동작예의 타이밍 차트를 나타낸다.
도 8은 제1 데이터 인터리브부(74) 및 제2 데이터 인터리브부(78)의 동작예의 타이밍 차트를 나타낸다.
도 9는 제1 다입력 논리합 회로(72)의 구성례를 나타내는 도면이다.
도 10은 시험 장치(100)의 다른 구성례를 나타내는 도면이다.
도 11은 위상 검출부(44)의 구성례를 나타내는 도면이다.
도 12는 위상 검출부(44)의 동작예를 나타낸다.

이하, 발명의 실시의 형태를 통해서 본 발명을 설명하지만, 이하의 실시 형태는 청구의 범위에 따른 발명을 한정하는 것은 아니다. 또한, 실시 형태 중에서 설명되는 특징의 조합의 모두가 발명의 해결 수단에 필수이라고는 할 수 없다.

도 1은 실시 형태에 관한 시험 장치(100)의 구성을, 피시험 디바이스(200)와 함께 도시하는 도면이다. 시험 장치(100)는, 반도체 회로 등의 피시험 디바이스(200)에 대해서 소정의 시험 신호를 인가하는 것으로, 피시험 디바이스(200)를 시험한다. 본 예의 시험 장치(100)는, 동작 모드를 스위칭하는 것으로, 시험 신호의 주파수를 스위칭한다.

시험 장치(100)는, 패턴 발생기(10), 클록 발생부(12), 타이밍 발생기(20), 및 판정부(14)를 구비한다. 패턴 발생기(10)는, 시험 패턴을 생성한다. 시험 패턴은, 피시험 디바이스(200)에 인가해야 할 시험 신호의 논리 패턴을 포함한다.

예를 들면 시험 패턴은, 피시험 디바이스(200)의 각 핀에 펄스를 입력하는지 여부를, 각 시험 사이클에 대해 순차적으로 나타내는 패턴이어도 된다. 또한, 패턴 발생기(10)는, 피시험 디바이스(200)에 입력되는 각 펄스가, 각 시험 사이클 내의 어느 위상으로 배치되는지를 나타내는 설정 데이터를 더 생성한다. 예를 들면, 시험 사이클과 동일 주기의 레이트 신호에 대해서, 각 시험 사이클에 펄스를 제거하는지 여부를 시험 패턴에 따라 결정하고, 각 시험 사이클에서의 레이트 신호의 펄스를 설정 데이터에 따라 지연시키는 것으로, 소정의 시험 신호를 생성할 수 있다.

클록 발생부(12)는 소정 주파수의 기준 클록을 생성한다. 타이밍 발생기(20)는 입력 신호를 지연시킨 타이밍 신호를 출력한다. 본 예의 타이밍 발생기(20)는 패턴 발생기(10)가 생성한 시험 패턴에 따른 레이트 신호를 입력 신호로서 수취하여, 해당 입력 신호의 각 펄스를, 설정 데이터에 따라 지연시킨다. 이에 의해, 타이밍 발생기(20)는, 소정의 논리 패턴을 소정의 타이밍에 피시험 디바이스(200)에 인가한다.

타이밍 발생기(20)는, 로직부(30), 체배기(32), 주기 지연부(40), 고정밀도 지연부(34) 및 모드 스위칭부(70)를 가진다. 로직부(30)는, 패턴 발생기(10)로부터 시험 패턴 및 설정 데이터를 수취한다. 로직부(30)는, 시험 패턴에 따른 레이트 신호 및 설정 데이터를, 클록 발생부(12)가 생성한 기준 클록에 동기하여 출력한다. 로직부(30)는, 복수 개 병렬로 설치되어, 레이트 신호 및 설정 데이터를, n 개(way)씩 병렬로 출력한다.

주기 지연부(40)는, 로직부(30)가 출력한 레이트 신호 및 설정 데이터를 수취한다. 주기 지연부(40)는, 설정 데이터로 나타나는 지연량 중, 주어지는 동작 클록의 주기의 정수배의 성분에 따른 지연량으로, 레이트 신호의 각 펄스를 지연시킨다. 또한, 주기 지연부(40)는, 레이트 신호에 대한 지연량과 동일한 지연량으로, 설정 데이터의 적어도 일부를 지연시켜 출력한다.

주기 지연부(40)는, 예를 들면 동작 클록에 따라 동작하는 종속 접속된 플립플롭과, 어느 플립플롭이 출력하는 신호를 취출할 지 선택함으로써, 지연량을 조정하는 선택부를 가져도 된다. 주기 지연부(40)는, 복수 개 병렬로 설치되어 레이트 신호 및 설정 데이터를, n 개씩 병렬로 출력한다.

체배기(32)는, 클록 발생부(12)가 출력하는 기준 클록의 주파수를 L 체배한 동작 클록을 출력한다. 체배기(32)는 기준 클록을 참조 신호로서 수취하는 PLL 회로를 가져도 된다. 체배기(32)는 동작 클록을 주기 지연부(40), 모드 스위칭부(70) 및 고정밀도 지연부(34)에 분배한다.

모드 스위칭부(70)는, 주기 지연부(40)가 출력하는 n 개의 레이트 신호 및 설정 데이터를 수취한다. 모드 스위칭부(70)는, 설정되는 동작 모드에 따라, 출력하는 신호의 개수 m과 출력하는 각 신호의 주파수를 스위칭한다. 예를 들면 저속 모드의 경우, 모드 스위칭부(70)는, 수취한 n 개의 레이트 신호 및 설정 데이터를 통과시켜도 된다(즉, m=n).

또한, 고속 모드의 경우, 모드 스위칭부(70)는, 입력되는 신호의 개수보다 적은 m 개의 신호를 출력한다. 예를 들면 고속 모드의 경우, 모드 스위칭부(70)는, 제1 주기 지연부(40) 및 제2 주기 지연부(40)가 출력하는 2 개의 레이트 신호를 인터리브한 1 개의 레이트 신호를 출력하여도 된다. 마찬가지로, 모드 스위칭부(70)는, 제1 주기 지연부(40) 및 제2 주기 지연부(40)가 출력하는 2 개의 설정 데이터를 인터리브한 1 개의 설정 데이터를 출력한다. 출력 신호의 개수 m은, 입력 신호의 개수 n의 약수인 것이 바람직하다.

여기서 인터리브란, 예를 들면 복수의 신호의 논리합을 취하는 것으로, 복수의 신호의 펄스를, 각 펄스의 상대 위상의 관계를 유지하여 동일한 시간축에 배열한 신호를 생성하는 처리이어도 된다. 데이터 신호에 대해서도, 각 데이터값을, 각 데이터값의 상대 위상의 관계를 유지하여 동일한 시간축에 배열하는 것으로, 고주파의 데이터 신호를 생성할 수 있다. 이 때, 시간축으로 인접한 데이터가 겹치는 경우, 각 데이터의 시간 길이를 조정하는 것이 바람직하다.

보다 구체적으로는, T, 3T, 5T,???의 각 타이밍에 펄스를 가지는 신호와 2T, 4T, 6T,???의 각 타이밍에 펄스를 가지는 신호를 인터리브하는 것으로, T, 2T, 3T, 4T,???의 각 타이밍에 펄스를 가지는 고주파의 신호를 생성할 수 있다. 고정밀도 지연부(34)는, 모드 스위칭부(70)가 출력하는 레이트 신호의 각 펄스를, 모드 스위칭부(70)가 출력하는 설정 데이터의 각 데이터값에 따라 지연시킨다. 고정밀도 지연부(34)는, 동작 클록의 주기 미만의 지연을 생성한다.

또한, 타이밍 발생기(20)는, 모드 스위칭부(70)가 출력하는 레이트 신호의 개수의 최대값 n에 따른 개수의 고정밀도 지연부(34)를 병렬로 가지는 것이 바람직하다. 이에 의해, 모드 스위칭부(70)가, 어떠한 개수의 레이트 신호를 출력하여도, 각각의 레이트 신호에 대해서 고정밀도 지연부(34)를 할당할 수 있다.

타이밍 발생기(20)는, 고정밀도 지연부(34)가 출력하는 레이트 신호에 기초하여, 피시험 디바이스(200)에 시험 신호를 인가한다. 예를 들면 타이밍 발생기(20)는, 해당 레이트 신호를 시험 신호로서 피시험 디바이스(200)에 인가하여도 되고, 2 개의 레이트 신호를 세트 신호 및 리세트 신호로서 세트 리세트 래치 회로에 입력하는 것으로, 시험 신호를 생성하여도 된다.

이러한 구성에 의해, 하드웨어를 변경하지 않고, 출력 주파수가 다른 복수 종류의 타이밍 발생기(20)를 실현할 수 있다. 또한, 로직부(30) 및 주기 지연부(40)의 동작 가능 주파수보다도 높은 주파수의 레이트 신호를 출력할 수 있다.

더욱이, 고정밀도 지연부(34)보다 전단에서 레이트 신호를 인터리브하므로, 고정밀도 지연부(34)의 소자 불균형에 의한, 인터리브 후의 레이트 신호에서의 지터의 발생을 저감할 수 있다. 또한, 설정 데이터에 대해서도 인터리브하므로, 고주파의 레이트 신호에서의 각 펄스의 지연량을 제어할 수 있다.

판정부(14)는, 시험 신호가 인가된 피시험 디바이스(200)의 동작에 기초하여, 피시험 디바이스(200)의 양부를 판정한다. 예를 들면 판정부(14)는, 피시험 디바이스(200)가 출력하는 응답 신호의 논리 패턴이, 소정의 기대값 패턴과 일치하는지 여부에 근거하여, 피시험 디바이스(200)의 양부를 판정하여도 된다. 또한, 판정부(14)는 피시험 디바이스(200)에 인가되는 전압 또는 전류에 기초하여, 피시험 디바이스(200)의 양부를 판정하여도 된다.

도 2는 타이밍 발생기(20)의 개요를 설명하는 도면이다. 본 예에서는, 도 1에서 설명한 신호의 개수 n를 8로 한다. 또한, 저속 모드에서는 m = 2로서 2 개의 레이트 신호를 출력하고, 고속 모드에서는 m = 1로서 1 개의 레이트 신호를 출력한다. 또한, 클록 발생부(12)로부터 타이밍 발생기(20)에게 주어지는 기준 클록의 주파수를 500 MHz로 한다. 또한, 체배기(32)는, 기준 클록을 8 체배한 4 GHz의 동작 클록을 출력한다.

본 예의 타이밍 발생기(20)는, 2 개의 로직부(30), 2 개의 주기 지연부(40), 모드 스위칭부(70), 체배기(32), 및 2 개의 고정밀도 지연부(34)를 가진다. 각각의 로직부(30)는, 4 개의 논리 회로(36)를 가진다. 각각의 논리 회로(36)는, 1 조의 레이트 신호 및 설정 데이터를, 기준 클록에 동기하여 출력한다. 즉, 각각의 로직부(30)는, 500 MHz(500 Mbps)의 레이트 신호 및 설정 데이터를 4 조씩 출력한다.

제1 주기 지연부(40-1)는, 제1 로직부(30-1)가 출력하는 4 조의 레이트 신호 및 설정 데이터를 수취한다. 또한, 제2 주기 지연부(40-2)는, 제2 로직부(30-2)가 출력하는 4 조의 레이트 신호 및 설정 데이터를 수취한다. 각각의 주기 지연부(40)는 각각의 레이트 신호를 대응하는 설정 데이터에 따라 지연시킨다.

상술한 바와 같이, 주기 지연부(40)는, 설정 데이터에 나타나는 지연량 가운데, 동작 클록의 정수배의 성분을 생성한다. 즉, 주기 지연부(40)는, 250 ps의 분해능으로, 대응하는 레이트 신호를 지연시킨다. 이에 의해, 제1 주기 지연부(40-1) 및 제2 주기 지연부(40-2)는, 펄스 및 데이터의 위상을 250 ps의 분해능으로 조정한 500 MHz의 레이트 신호 및 설정 데이터를, 각각 4 조 출력한다.

모드 스위칭부(70)는, 제1 주기 지연부(40-1) 및 제2 주기 지연부(40-2)가 출력하는 8 조의 레이트 신호 및 설정 데이터를 수취하여, 1 개 또는 2 개의 레이트 신호를 출력한다. 모드 스위칭부(70)는, 제1 고정밀도 지연부(34-1)에 대해서, 제1 주기 지연부(40-1)가 출력하는 레이트 신호만으로부터 생성한 2 GHz의 레이트 신호를 입력하는지, 또는 제1 주기 지연부(40-1) 및 제2 주기 지연부(40-2)가 출력하는 레이트 신호를 인터리브하여 생성한 4 GHz의 레이트 신호를 입력하는지를 스위칭한다.

예를 들면 저속 모드의 경우, 모드 스위칭부(70)는, 각각의 주기 지연부(40)로부터 수취한 4 개의 레이트 신호를, 각각 1 개의 레이트 신호로 변환한다. 모드 스위칭부(70)는, 병렬로 수취하는 4 개의 레이트 신호를, 각각 1 개의 시리얼 신호로 변환하는 시리얼라이저를 가져도 되고, 또한, 4 개의 레이트 신호의 논리합을 출력하는 논리합 회로를 가져도 된다. 이에 의해, 2 GHz의 레이트 신호를 2 개 생성할 수 있다.

저속 모드의 경우, 모드 스위칭부(70)는, 제1 주기 지연부(40-1)가 출력하는 레이트 신호로부터 생성한 2 GHz의 레이트 신호를, 제1 고정밀도 지연부(34-1)에 입력한다. 또한, 모드 스위칭부(70)는, 제2 주기 지연부(40-2)가 출력하는 레이트 신호로부터 생성한 2 GHz의 레이트 신호를, 제2 고정밀도 지연부(34-2)에 입력한다.

또한, 고속 모드의 경우, 모드 스위칭부(70)는, 2 개의 주기 지연부(40)로부터 수취한 8 개의 레이트 신호를, 1 개의 레이트 신호로 변환한다. 이에 의해, 4 GHz의 레이트 신호를 1 개 생성할 수 있다. 모드 스위칭부(70)는, 4 GHz의 레이트 신호를, 제1 주기 지연부(34-1)에 입력한다. 이 때, 제2 주기 지연부(34-2)에는, 레이트 신호가 입력되지 않아도 된다. 또한, 모드 스위칭부(70)는, 제2 주기 지연부(34-2)에, 제1 주기 지연부(34-1)와 동일한 신호를 분배하여도 된다.

또한, 모드 스위칭부(70)는, 설정 데이터에 대해서도, 레이트 신호와 같이 처리한다. 이에 의해, 모드 스위칭부(70)는, 저속 모드로 동작하는 경우에, 제1 고정밀도 지연부(34-1)의 지연량을, 제1 주기 지연부(40-1)가 출력하는 설정 데이터에 의해 제어시키고, 제2 고정밀도 지연부(34-2)의 지연량을, 제2 주기 지연부(40-1)가 출력하는 설정 데이터에 의해 제어시킨다.

또한, 모드 스위칭부(70)는, 고속 모드로 동작하는 경우에, 제1 고정밀도 지연부(40-1)의 지연량을, 제1 주기 지연부(40-1)가 출력하는 설정 데이터 및 제2 주기 지연부(40-2)가 출력하는 설정 데이터를 인터리브한 데이터로 제어시킨다. 이 때, 제2 주기 지연부(40-2)에는, 설정 데이터가 주어지지 않아도 된다.

제1 고정밀도 지연부(34-1) 및 제2 고정밀도 지연부(34-2)는, 모드 스위칭부(70)로부터 주어지는 레이트 신호의 각 펄스를, 대응하는 설정 데이터의 각 데이터값에 따라 지연시킨다. 이에 의해, 다양한 주파수의 레이트 신호를, 동일한 회로 구성으로 생성할 수 있다.

도 3은 주기 지연부(40)의 구성례를 나타내는 도면이다. 또한 도 3에서는, 제1 주기 지연부(40-1)의 구성을 도시하지만, 각각의 주기 지연부(40)는 동일한 구성을 가진다. 주기 지연부(40)는, 로직부(30)로부터 입력되는 입력 신호(본 예에서는 레이트 신호)의 개수에 따른 개수의 회로 모듈(60)을 가진다. 본 예에서는, 각각의 주기 지연부(40)는, 4 개의 회로 모듈(60)을 가진다. 각각의 회로 모듈(60)은, 대응하는 입력 신호를 지연시킨 레이트 신호를 각각 출력한다.

회로 모듈(60)은, 클록 변환부(42), 위상 검출부(44), 신호 리타이밍 회로(46), 하위 리타이밍 회로(48), 상위 리타이밍 회로(50), 신호 지연부(52) 및 데이터 지연부(54)를 가진다. 클록 변환부(42)는, 체배기(32)로부터 동작 클록을 수취하여, 동작 클록을 L 분주한 분주 클록을 생성한다. 즉, 클록 변환부(42)는, 클록 발생부(12)가 발생한 기준 클록과 동일한 주파수의 분주 클록을 생성한다.

위상 검출부(44)는, 클록 변환부(42)가 생성한 분주 클록의 엣지 타이밍이, 로직부(30)로부터 주어지는 신호의 아이 개구의 실질적으로 중앙에 배치되도록, 분주 클록의 위상을 제어한다. 본 예의 위상 검출부(44)는, 예를 들면 설정 데이터 및 분주 클록의 위상차를 검출하여, 해당 위상차를 시험 장치(100)의 제어계에 통지한다. 해당 제어계는, 위상 검출부(44)로부터 통지되는 위상차가 소정의 값이 되도록, 클록 변환부(42)가 출력하는 분주 클록의 위상을 제어한다.

신호 리타이밍 회로(46)는, 로직부(30)로부터 입력되는 입력 신호를, 분주 클록에 의해 리타이밍한다. 또한, 하위 리타이밍 회로(48)는, 로직부(30)로부터 입력되는 설정 데이터(예를 들면 10 비트) 가운데, 하위의 소정 비트(예를 들면 하위 7 비트)를 수취하고, 수취한 하위 비트를 분주 클록에 의해 리타이밍 한다.

또한, 상위 리타이밍 회로(50)는, 로직부(30)로부터 입력되는 설정 데이터 가운데, 상위의 소정 비트(예를 들면 상위 3 비트)를 수취하고, 수취한 상위 비트를 분주 클록에 의해 리타이밍 한다. 각각의 리타이밍 회로는, 분주 클록에 따라 동작하는 플립플롭이어도 된다.

신호 지연부(52)는, 신호 리타이밍 회로(46)에 의해 리타이밍된 레이트 신호를, 상위 리타이밍 회로(50)가 출력하는 설정 데이터의 상위 비트에 따라 지연시킨다. 또한, 데이터 지연부(54)는, 하위 리타이밍 회로(48)에 의해 리타이밍된 설정 데이터의 하위 비트를, 상위 리타이밍 회로(50)가 출력하는 설정 데이터의 상위 비트에 따라 지연시킨다.

신호 지연부(52) 및 데이터 지연부(54)는, 동작 클록의 주기에, 설정 데이터의 상위 비트에 의해 지정되는 수를 곱한 지연량으로, 각각의 신호를 지연시켜도 된다. 이러한 구성에 의해, 각각의 회로 모듈(60)은, 레이트 신호와, 레이트 신호에 대해서 고정밀도 지연부(34)에서 생성시켜야 하는 지연량을 나타내는 7 비트의 설정 데이터를 출력한다. 본 예의 주기 지연부(40)는, 회로 모듈(60)을 4 개 가지므로, 레이트 신호 및 설정 데이터를 4 조 출력한다.

도 4는 모드 스위칭부(70)의 구성을, 고정밀도 지연부(34)와 함께 도시하는 도면이다. 본 예의 모드 스위칭부(70)는, 제1 다입력 논리합 회로(72), 제1 데이터 인터리브부(74), 제2 다입력 논리합 회로(76), 제2 데이터 인터리브부(78), 신호 바이패스부(80), 데이터 바이패스부(82), 신호 통과부(84), 데이터 통과부(86), 제1 전력 제어부(90), 및 제2 전력 제어부(88)를 가진다.

또한, 본 예의 모드 스위칭부(70)에는, 시험 장치(100)의 제어계로부터, 모드 선택 신호 ENB 및 전력 제어 신호 PC가 주어진다. 일례로서 ENB = 0이 저속 모드를 나타내고, ENB = 1이 고속 모드를 나타낸다.

신호 바이패스부(80)는, 고속 모드의 경우에, 제2 주기 지연부(40-2)가 출력하는 레이트 신호를, 제1 다입력 논리합 회로(72)에 바이패스하여 입력한다. 또한, 신호 바이패스부(80)는, 저속 모드의 경우에, 제2 주기 지연부(40-2)가 출력하는 레이트 신호를, 제1 다입력 논리합 회로(72)에 입력하지 않는다.

데이터 바이패스부(82)는, 고속 모드의 경우에, 제2 주기 지연부(40-2)가 출력하는 설정 데이터를, 제1 데이터 인터리브부(74)에 바이패스하여 입력한다. 또한, 데이터 바이패스부(82)는, 저속 모드의 경우에, 제2 주기 지연부(40-2)가 출력하는 설정 데이터를, 제1 데이터 인터리브부(74)에 입력하지 않는다.

제1 다입력 논리합 회로(72)는, 입력되는 신호를 인터리브한 신호(예를 들면, 입력된 신호의 논리합)를 출력한다. 저속 모드의 경우, 본 예의 제1 다입력 논리합 회로(72)에는, 제1 주기 지연부(40-1)가 출력하는 레이트 신호만이 입력된다. 또한, 고속 모드의 경우, 본 예의 다입력 논리합 회로(72)에는, 제1 주기 지연부(40-1)가 출력하는 레이트 신호에 더하여 제2 주기 지연부(40-2)가 출력하는 레이트 신호가, 신호 바이패스부(80)를 통해서 입력된다. 이에 의해, 제1 다입력 논리합 회로(72)는, 동작 모드에 따른 주파수의 레이트 신호를, 제1 고정밀도 지연부(34-1)에 입력한다.

제1 데이터 인터리브부(74)는, 입력되는 설정 데이터를 인터리브하여 출력한다. 여기서, 인터리브란, 입력되는 설정 데이터의 논리합을 생성하는 처리이어도 된다. 저속 모드의 경우, 본 예의 제1 다입력 논리합 회로(72)에는, 제1 주기 지연부(40-1)가 출력하는 설정 데이터만이 입력된다. 또한, 고속 모드의 경우, 본 예의 다입력 논리합 회로(72)에는, 제1 주기 지연부(40-1)가 출력하는 설정 데이터에 더하여 제2 주기 지연부(40-2)가 출력하는 설정 데이터가, 데이터 바이패스부(82)를 통해서 입력된다. 이에 의해, 제1 데이터 인터리브부(74)는, 동작 모드에 따른 주파수로, 제1 고정밀도 지연부(34-1)의 지연량을 제어한다.

제2 다입력 논리합 회로(76)는, 입력되는 신호를 인터리브한 신호(예를 들면, 입력된 신호의 논리합)를 출력한다. 저속 모드의 경우, 본 예의 제2 다입력 논리합 회로(76)에는, 제2 주기 지연부(40-2)가 출력하는 레이트 신호가, 신호 통과부(84)를 통해서 입력된다. 또한, 고속 모드의 경우, 신호 통과부(84)는, 제2 다입력 논리합 회로(76)에의 레이트 신호의 입력을 차단한다. 이에 의해, 제2 다입력 논리합 회로(76)는, 동작 모드에 따라, 제2 고정밀도 지연부(34-2)에 레이트 신호를 입력하는지 여부를 스위칭한다.

제2 데이터 인터리브부(78)는, 입력되는 설정 데이터를 인터리브하여 출력한다. 저속 모드의 경우, 본 예의 제2 데이터 인터리브부(78)에는, 제2 주기 지연부(40-2)가 출력하는 설정 데이터가, 데이터 통과부(86)를 통해서 입력된다. 또한, 고속 모드의 경우, 데이터 통과부(86)는, 제2 데이터 인터리브부(78)에의 설정 데이터의 입력을 차단한다. 이에 의해, 제2 데이터 인터리브부(78)는, 동작 모드에 따라, 제2 고정밀도 지연부(34-2)의 지연량을 제어하는지 여부를 스위칭한다.

제1 전력 제어부(90)는, 전력 제어 신호 PC에 기초하여, 제1 고정밀도 지연부(34-1)에 전력을 공급하는지 여부를 스위칭한다. 예를 들면 제1 전력 제어부(90)는, 전력 제어 신호 PC가 논리값 1을 나타내는 경우에, 제1 고정밀도 지연부(34-1)에의 전력 공급을 정지시킨다.

제2 전력 제어부(88)는, 전력 제어 신호 PC 및 모드 선택 신호 ENB에 기초하여, 제2 고정밀도 지연부(34-2)에 전력을 공급하는지 여부를 스위칭한다. 예를 들면 제2 전력 제어부(88)는, 전력 제어 신호 PC 및 모드 선택 신호 ENB의 어느 하나가 논리값 1을 나타내는 경우에, 제2 주기 지연부(34-2)에의 전원 전력의 공급을 정지시킨다.

이러한 구성에 의해, 동작 모드에 따른 주파수의 레이트 신호를 생성할 수 있다. 또한, 고속 모드의 경우에, 동작하지 않는 제2 고정밀도 지연부(34-2)에의 전력 공급을 정지시키므로, 전력 소비를 저감할 수 있다.

도 5는 타이밍 발생기(20)의 동작예의 타이밍 차트를 나타낸다. 본 예에서는, 고속 모드에서의 타이밍 발생기(20)의 동작을 설명한다. 또한, 이하의 예에서는, 실질적으로 등간격으로 펄스가 배치된 레이트 신호를 생성하는 경우의 동작을 설명한다.

도 5에서의 레이트 신호 1 내지 4는, 제1 주기 지연부(40-1)가 출력하는 레이트 신호를 나타내고, 레이트 신호 5 내지 8은, 제2 주기 지연부(40-2)가 출력하는 레이트 신호를 나타낸다. 또한, 합성 신호 A는, 제1 고정밀도 지연부(34-1)에 입력되는 신호를 나타내고, 합성 신호 B는, 제2 고정밀도 지연부(34-2)에 입력되는 신호를 나타낸다.

고속 모드의 경우, 도 5에 도시된 바와 같이, 제1 주기 지연부(40-1) 및 제2 주기 지연부(40-2)는, 서로 다른 타이밍에 펄스를 가지는 레이트 신호를 생성한다. 또한, 각 레이트 신호는, 기준 클록과 동일한 주기를 가진다.

제1 주기 지연부(40-1) 및 제2 주기 지연부(40-2)는, 기준 클록의 주기(2 ns)를, 레이트 신호의 개수(8)로 분할한 각각의 타이밍에, 어느 하나의 레이트 신호가 펄스를 가지도록, 각각의 레이트 신호의 펄스 타이밍을 설정한다. 해당 펄스 타이밍은, 주기 지연부(40)에서, 각각의 레이트 신호를, 동작 클록(기준 클록을 8 체배한 클록)의 주기의 정수배로 지연시키는 것으로 조정할 수 있다.

모드 스위칭부(70)는, 해당 8 개의 레이트 신호의 논리합을 생성하는 것으로, 고주파의 합성 신호 A를 생성하여, 제1 고정밀도 지연부(34-1)에 입력한다. 또한, 모드 스위칭부(70)는, 합성 신호 B를 생성하지 않아도 된다.

도 6은 타이밍 발생기(20)의 동작예의 타이밍 차트를 나타낸다. 본 예에서는, 저속 모드에서의 타이밍 발생기(20)의 동작을 설명한다. 저속 모드의 경우, 제1 주기 지연부(40-1) 및 제2 주기 지연부(40-2)는, 서로 독립하여 레이트 신호를 생성하여도 된다. 즉, 도 6에 도시된 바와 같이, 제1 주기 지연부(40-1) 및 제2 주기 지연부(40-2)는, 동일한 타이밍에 펄스를 가지는 레이트 신호를 생성하여도 된다.

각각의 주기 지연부(40)는, 기준 클록의 주기(2 ns)를, 자기가 출력하는 레이트 신호의 개수(4)로 분할한 각각의 타이밍에, 어느 하나의 레이트 신호가 펄스를 가지도록, 각각의 레이트 신호의 펄스 타이밍을 설정한다. 모드 스위칭부(70)는, 레이트 신호 1 내지 4의 논리합에 기초하여 합성 신호 A를 생성하고, 레이트 신호 5 내지 8의 논리합에 기초하여 합성 신호 B를 생성한다.

도 7은 제1 데이터 인터리브부(74) 및 제2 데이터 인터리브부(78)의 동작예의 타이밍 차트를 나타낸다. 본 예에서는, 고속 모드에서의 동작예를 설명한다. 또한 도 7에서, 설정 데이터 1 내지 4는, 제1 주기 지연부(40-1)가 출력하는 설정 데이터를 나타내고, 설정 데이터 5 내지 8은, 제2 주기 지연부(40-2)가 출력하는 설정 데이터를 나타낸다. 또한, 각각의 주기 지연부(40)는, 각각의 설정 데이터를, 대응하는 레이트 신호와 동기하여 출력한다. 또한, 각각의 데이터 지연부(54)는, 동작 클록과 실질적으로 동일한 주기(본 예에서는 250 ps)의 설정 데이터를 출력한다. 본 예의 설정 데이터는, 도 5에 나타낸 레이트 신호와 동기한다.

또한, 합성 데이터 A는, 제1 고정밀도 지연부(34-1)의 지연량을 제어하는 데이터를 나타내고, 합성 데이터 B는, 제2 고정밀도 지연부(34-2)의 지연량을 제어하는 데이터를 나타낸다. 고속 모드의 경우, 제1 데이터 인터리브부(74)에는, 설정 데이터 1 내지 8이 입력된다.

상술한 바와 같이, 제1 데이터 인터리브부(74)는, 설정 데이터의 논리합을 출력한다. 각 설정 데이터는, 대응하는 데이터 지연부(54)에서, 로직부(30)로부터 입력된 상태에서의 상위 비트에 따른 지연량으로 지연되므로, 제1 데이터 인터리브부(74)는, 각 설정 데이터의 해당 상위 비트의 값에 따른 차례로, 각 설정 데이터를 출력한다. 이에 의해, 비교적으로 고주파수의 합성 신호 A에 동기한, 합성 데이터 A를 생성할 수 있다. 또한, 제2 데이터 인터리브부(78)에는, 설정 데이터가 입력되지 않기 때문에, 합성 데이터 B는 생성되지 않는다.

도 8은 제1 데이터 인터리브부(74) 및 제2 데이터 인터리브부(78)의 동작예의 타이밍 차트를 나타낸다. 본 예에서는, 저속 모드에서의 동작예를 설명한다. 또한, 본 예의 설정 데이터는, 도 6에 나타낸 레이트 신호와 동기한다.

저속 모드의 경우, 제1 데이터 인터리브부(74)에는, 설정 데이터 1 내지 4가 입력되고, 제2 데이터 인터리브부(78)에는, 설정 데이터 5 내지 8이 입력된다. 이에 의해, 비교적으로 저주파의 2 개의 합성 신호에 동기한, 합성 데이터 A 및 합성 데이터 B가 생성된다.

도 9는 제1 다입력 논리합 회로(72)의 구성례를 나타내는 도면이다. 또한, 제2 다입력 논리합 회로(76)도, 제1 다입력 논리합 회로(72)와 같은 구성을 가진다. 제1 다입력 논리합 회로(72)는, P 채널 트랜지스터(92) 및 복수의 N 채널 트랜지스터(94)를 가진다.

P 채널 트랜지스터(92)는, 복수의 N 채널 트랜지스터(94)의 각각과 고압측 전원 라인의 사이에 접속된다. P 채널 트랜지스터(92)는, 제1 고정밀도 지연부(34-1)에 전원 전력이 공급되고 있는 경우에 온 상태로 제어되어, 고압측 전원 라인으로부터, 복수의 N 채널 트랜지스터(94)에 전류를 흘린다. P 채널 트랜지스터(92)는, 제1 고정밀도 지연부(34-1)에 전원 전력이 공급되어 있지 않은 경우에 오프 상태로 제어되어, 고압측 전원 라인으로부터 복수의 N 채널 트랜지스터(94)에 전류를 공급시키지 않는다.

복수의 N 채널 트랜지스터(94)는, P 채널 트랜지스터(92)와 저전압측 전원 라인의 사이에 서로 병렬로 설치된다. 또한, N 채널 트랜지스터(94)는, 다입력 논리합 회로(72)에 입력되는 레이트 신호의 개수에 따른 개수가 설치된다. 각각의 N 채널 트랜지스터(94)는, 대응하는 레이트 신호가 H 논리인 경우에 온 상태로 제어되고, L 논리인 경우에 오프 상태로 제어된다.

제1 다입력 논리합 회로(72)는, 복수의 N 채널 트랜지스터(94) 및 P 채널 트랜지스터(92)의 접속점에서의 전위를, 제1 고정밀도 지연부(34-1)에 출력한다. 이러한 구성에 의해, 복수의 레이트 신호의 논리합을 생성할 수 있다. 또한, 입력되는 레이트 신호의 개수에 의하지 않고, 각각의 레이트 신호가 통과하는 트랜지스터의 단수는 1 단이 된다. 이 때문에, 저전압의 전원으로, 제1 다입력 논리합 회로(72)를 동작시킬 수 있다.

도 10은 시험 장치(100)의 다른 구성례를 나타내는 도면이다. 또한 도 10에서는, 판정부(14)의 기재를 생략한다. 본 예의 시험 장치(100)는, 패턴 발생기(10), 클록 발생부(12), 제1 타이밍 발생기(20-1), 제2 타이밍 발생기(20-2), 및 논리합 회로(96)을 가진다. 제1 타이밍 발생기(20-1) 및 제2 타이밍 발생기(20-2)는, 각각 다른 타이밍에 펄스를 가지는 레이트 신호를 출력한다.

논리합 회로(96)는, 제1 타이밍 발생기(20-1) 및 제2 타이밍 발생기(20-2)가 출력하는 레이트 신호의 논리합을 출력한다. 이에 의해, 1 개의 타이밍 발생기(20)를 이용하는 시험 장치(100)에 비해, 2 배의 주파수의 레이트 신호를 생성할 수 있다.

또한, 클록 발생부(12)에서, 기준 클록의 주파수를 변경하여도 된다. 예를 들면, 클록 발생부(12)는, 500 MHz의 기준 클록, 또는 250 MHz의 기준 클록의 어느하나를 출력하여도 된다.

시험 장치(100)는, 클록 발생부(12)에서의 기준 클록의 주파수, 타이밍 발생기(20)의 동작 모드, 및 복수의 타이밍 발생기(20)의 출력의 논리합을 생성하는지 여부의 조합을 제어하여도 된다. 이에 의해, 시험 장치(100)는, 생성하는 레이트 신호의 주파수 및 개수에 대해, 다양한 조합을 생성할 수 있다.

도 11은 위상 검출부(44)의 구성례를 나타내는 도면이다. 위상 검출부(44)는, 분주 클록의 펄스와 로직부(30)로부터 주어지는 레이트 신호의 하강 엣지의 위상차를, 해당 펄스를 검출하고 나서 해당 하강 엣지를 검출할 때까지의 기간의 동작 클록의 펄스를 계수하는 것으로 측정한다. 본 예의 위상 검출부(44)는, 논리곱 회로(102) 및 카운터(104)를 가진다.

도 12는 위상 검출부(44)의 동작예를 나타낸다. 논리곱 회로(102)는, 체배기(32)가 출력하는 동작 클록, 및 로직부(30)가 출력하는 레이트 신호의 출력의 논리곱을 카운터(104)에 공급한다. 즉, 논리곱 회로(102)는, 레이트 신호가 H 논리를 나타내는 기간, 카운터(104)에 동작 클록을 공급한다.

카운터(104)는, 논리곱 회로(102)로부터의 클록이, 클록 단자에 입력되어, 해당 클록의 펄스를 계수한다. 또한, 카운터(104)는, 클록 변환부(42)로부터의 분주 클록이 리세트 단자에 입력되어, 분주 클록의 펄스마다, 계수값을 리세트한다. 이에 의해, 카운터(104)는, 분주 클록의 펄스와 로직부(30)로부터 주어지는 레이트 신호의 하강 엣지와의 위상차에 따른 계수값을 출력한다.

시험 장치(100)의 제어계는, 해당 계수값이 소정의 값이 되도록, 클록 변환부(42)가 출력하는 분주 클록의 위상을 조정한다. 이에 의해, 분주 클록의 위상을, 레이트 신호 및 설정 데이터의 데이터 기간의 실질적으로 중앙으로 설정할 수 있다.

이상, 본 발명을 실시의 형태를 이용해 설명했지만, 본 발명의 기술적 범위는 상기 실시의 형태에 기재의 범위에는 한정되지 않는다. 상기 실시의 형태에, 다양한 변경 또는 개량을 더하는 것이 가능하다라고 하는 것이 당업자에게 분명하다. 그와 같은 변경 또는 개량을 더한 형태도 본 발명의 기술적 범위에 포함될 수 있는 것이, 청구의 범위의 기재로부터 분명하다.

청구의 범위, 명세서, 및 도면 중에서 나타낸 장치, 시스템, 프로그램, 및 방법에 있어서의 동작, 순서, 스텝, 및 단계 등의 각 처리의 실행 순서는, 특별히 「보다 전에」, 「앞서며」등으로 명시하고 있지 않고, 또한, 전의 처리의 출력을 후의 처리로 이용하지 않는 한, 임의의 순서로 실현할 수 있는 것에 유의해야 한다. 청구의 범위, 명세서, 및 도면 중의 동작 플로우에 관해서, 편의상 「우선,」, 「다음으로,」등을 이용하여 설명했다고 해도, 이 순서로 실시하는 것이 필수인 것을 의미하는 것은 아니다.

10???패턴 발생기
12???클록 발생부
14???판정부
20???타이밍 발생기
30???로직부
32???체배기
34???고정밀도 지연부
36???로직 회로
40???주기 지연부
42???클록 변환부
44???위상 검출부
46???신호 리타이밍 회로
48???하위 리타이밍 회로
50???상위 리타이밍 회로
52???신호 지연부
54???데이터 지연부
60???회로 모듈
70???모드 스위칭부
72, 76???다입력 논리합 회로
74, 78???데이터 인터리브부
80???신호 바이패스부
82???데이터 바이패스부
84???신호 통과부
86???데이터 통과부
88, 90???전력 제어부
92???P 채널 트랜지스터
94???N 채널 트랜지스터
96???논리합 회로
100???시험 장치
102???논리곱 회로
104???카운터
200???피시험 디바이스

Claims

입력 신호를 지연시킨 타이밍 신호를 출력하는 타이밍 발생기에 있어서,
주어지는 동작 클록의 주기의 정수배에 따른 지연량으로, 상기 입력 신호를 각각 지연시킨 레이트 신호를 출력하는 제1 주기 지연부 및 제2 주기 지연부;
입력되는 신호를 상기 동작 클록의 주기 미만의 지연량으로 지연시킨 상기 타이밍 신호를 출력하는 제1 고정밀도 지연부; 및
상기 제1 고정밀도 지연부에 대해서, 상기 제1 주기 지연부가 출력하는 상기 레이트 신호를 입력하는 저속 모드로 동작하는지, 또는 상기 제1 주기 지연부가 출력하는 상기 레이트 신호 및 상기 제2 주기 지연부가 출력하는 상기 레이트 신호를 인터리브한 신호를 입력하는 고속 모드로 동작하는지를 스위칭하는 모드 스위칭부
를 포함하는,
타이밍 발생기.
제1항에 있어서,
입력되는 신호를 상기 동작 클록의 주기 미만의 지연량으로 지연시킨 상기 타이밍 신호를 출력하는 제2 고정밀도 지연부
를 더 포함하고,
상기 모드 스위칭부는, 상기 저속 모드로 동작하는 경우, 상기 제2 고정밀도 지연부에 대해서, 상기 제2 주기 지연부가 출력하는 상기 레이트 신호를 입력하고, 상기 고속 모드로 동작하는 경우, 상기 제2 고정밀도 지연부에 대해서 상기 레이트 신호를 입력하지 않는,
타이밍 발생기.
제2항에 있어서,
상기 제1 주기 지연부 및 상기 제2 주기 지연부는, 후단의 고정밀도 지연부 에서 생성해야 할 지연량의 설정 데이터를, 상기 레이트 신호와 동기하여 출력하고,
상기 모드 스위칭부는, 상기 저속 모드로 동작하는 경우에, 상기 제1 고정밀도 지연부의 지연량을, 상기 제1 주기 지연부가 출력하는 상기 설정 데이터에 의해 제어시키고, 상기 고속 모드로 동작하는 경우에, 상기 제1 고정밀도 지연부의 지연량을, 상기 제1 주기 지연부가 출력하는 상기 설정 데이터 및 상기 제2 주기 지연부가 출력하는 상기 설정 데이터를 인터리브한 데이터로 제어시키는,
타이밍 발생기.
제3항에 있어서,
상기 모드 스위칭부는, 상기 고속 모드로 동작하는 경우에, 상기 제2 고정밀도 지연부에의 전원 전력의 공급을 정지시키는,
타이밍 발생기.
제1항 내지 제4항 중 어느 한 항에 있어서,
상기 제1 주기 지연부 및 상기 제2 주기 지연부는, 각각 복수 개의 상기 레이트 신호를 출력하고,
상기 모드 스위칭부는, 상기 제1 주기 지연부가 출력하는 상기 레이트 신호 및 상기 제2 주기 지연부가 출력하는 상기 레이트 신호의 논리합을 출력하는 것으로, 2 개의 상기 레이트 신호를 인터리브하는 다입력 논리합 회로를 포함하고,
상기 다입력 논리합 회로는,
각각의 상기 레이트 신호에 대응하여 병렬로 설치된 복수의 N 채널 트랜지스터;
상기 복수의 N 채널 트랜지스터의 각각과 고압측 전원 라인의 사이에 접속되는 P 채널 트랜지스터
를 포함하여 상기 복수의 N 채널 트랜지스터 및 상기 P 채널 트랜지스터의 접속점에서의 전위를 출력하는,
타이밍 발생기.
피시험 디바이스를 시험하는 시험 장치에 있어서,
시험 패턴을 생성하는 패턴 발생기;
상기 시험 패턴을, 소정의 타이밍에 상기 피시험 디바이스에 인가하는, 제1항 내지 제5항 중 어느 한 항에 기재된 타이밍 발생기; 및
상기 시험 패턴이 인가된 상기 피시험 디바이스의 동작에 기초하여, 상기 피시험 디바이스의 양부를 판정하는 판정부
를 포함하는,
시험 장치.