CN103684435A - 延迟线电路、延迟锁相回路及其测试系统 - Google Patents

延迟线电路、延迟锁相回路及其测试系统 Download PDF

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Abstract

本发明提供一种延迟线电路、延迟锁相回路以及测试系统，延迟线电路包括延迟线部及反馈选择部。延迟线部接收输入时脉信号以及反馈时脉信号，延迟输入时脉信号及反馈时脉信号之一以产生输出时脉信号，其中延迟线部包括多个延迟单元互相串联连接。反馈选择部耦接延迟线部，基于选择信号反馈输出时脉信号至延迟单元中之一作为反馈时脉信号。其中，基于选择信号，特定数量的延迟单元延迟输入时脉信号及反馈时脉信号之一以改变输出时脉信号的频率。

Description

延迟线电路、延迟锁相回路及其测试系统
技术领域
本发明是有关于一种延迟线电路、延迟锁相回路以及测试系统，且特别是有关于一种频率可调整的延迟线电路、延迟锁相回路以及测试系统。
背景技术
在双倍速率同步动态随机存取存储器(Double Data Rate SynchronousDynamic Random Access Memory，DDR SDRAM)的运作中，经常使用多个相同频率但不同相位的参考时脉信号。延迟锁相回路(Delay Locked Loop，DLL)则被用以锁定输入参考时脉信号以由所述的输入参考时脉信号产生不同相位的多个输出时脉信号。
基于延迟锁相回路的特性，在许多的应用中，延迟锁相回路被用以维持由其输出的时脉信号的工作周期(duty cycle)于一预设值。
然而，现有技术中的延迟锁相回路并无法改变输出时脉信号的频率。如果设计者欲同时在单一集成电路(IC)应用倍频功能以及维持工作周期功能，锁相回路(Phase Locked Loop，PLL)则必须被加入所述IC中以提供倍频的功能。这么一来，此IC芯片的大小将会增加，以及延迟锁相回路以及锁相回路之间的时脉信号也会互相影响，而主导了被影响的回路的效能。
发明内容
本发明提供一种延迟线回路、延迟锁相回路以及测试系统。
本发明提供一种延迟线电路，提供了调整由延迟线电路输出的输出时脉信号的频率的功能。
本发明提供一种延迟锁相回路可同时锁定输出时脉信号的频率及工作周期。
本发明提供一种测试系统，可验证所述延迟线电路的调整频率的功能。
本发明提供一种延迟线电路，包括：一延迟线部及一反馈选择部。延迟线部接收一输入时脉信号以及一反馈时脉信号，延迟输入时脉信号及反馈时脉信号之一以产生一输出时脉信号。其中，延迟线部包括多个延迟单元互相串联连接。反馈选择部耦接延迟线部，基于一选择信号反馈输出时脉信号至延迟单元中之一作为反馈时脉信号。其中，基于选择信号，一特定数量的延迟单元延迟输入时脉信号及反馈时脉信号之一以改变输出时脉信号的频率。
在本发明一实施例中，延迟线部还被一控制电压所控制，延迟线部基于控制电压产生输出时脉信号。控制电压被调整以改变输出时脉信号的频率。
在本发明一实施例中，反馈选择部包括至少一多路转换单元。至少一多路转换单元包括一第一输入端、一第二输入端以及一输出端，其中至少一多路转换单元的第一输入端耦接延迟单元中的一第一个延迟单元，输出端耦接延迟单元中的一第二个延迟单元，以及第二输入端基于选择信号接收输出时脉信号以作为反馈时脉信号。
在本发明一实施例中，至少一多路转换单元基于选择信号的第一状态输出输出时脉信号作为反馈时脉信号，以及特定数量的延迟单元延迟反馈时脉信号以改变输出时脉信号的频率。
在本发明一实施例中，至少一多路转换单元基于选择信号的第二状态输出由第一个延迟单元至第二个延迟单元所延迟及输出的输入时脉信号，以及所有的延迟单元延迟输入时脉信号以产生输出时脉信号的频率。
在本发明一实施例中，选择信号包括多个多路转换控制信号。反馈选择部包括多个多路转换单元。各多路转换单元包括一第一输入端、一第二输入端以及一输出端，以及各多路转换单元由对应的多路转换控制信号所控制。其中，多路转换单元中的第m个多路转换单元的第一输入端耦接延迟单元中的第一延迟单元，第m个多路转换单元的输出端耦接延迟单元中的第二延迟单元，以及第m个多路转换单元的第二输入端基于第m个多路转换控制信号接收输出时脉信号作为反馈时脉信号。第m+1个多路转换单元的第一输入端耦接迟单元中的第三延迟单元，第m+1个多路转换单元的输出端耦接延迟单元中的第四延迟单元，以及第m+1个多路转换单元的第二输入端基于第m+1个多路转换控制信号，接收输出时脉信号作为反馈时脉信号。
在本发明一实施例中，第m个多路转换单元基于第m个多路转换控制信号的第一状态输出输出时脉信号作为反馈时脉信号。第m+1个多路转换单元基于m+1个多路转换控制信号的第二状态输出由第三延迟单元至第四延迟单元所延迟及输出的反馈时脉信号，以及延迟单元中的一第一数量的延迟单元延迟反馈时脉信号以改变输出时脉信号的频率。
在本发明一实施例中，第m+1个多路转换单元基于第m+1个多路转换控制信号的第一状态输出输出时脉信号作为反馈时脉信号，以及延迟单元中的一第二数量的延迟单元延迟反馈时脉信号以改变输出时脉信号的频率。
本发明提供一种延迟锁相回路，包括：一延迟线电路、一电压产生部以及一相位检测部。延迟线电路接收一输入时脉信号以及一反馈时脉信号，延迟输入时脉信号以及反馈时脉信号之一以产生一输出时脉信号。其中延迟线电路包括多个延迟单元互相串联连接。基于一选择信号，一特定数量的延迟单元延迟输入时脉信号以及反馈时脉信号之一以改变输出时脉信号的频率。电压产生部耦接延迟线电路，提供一控制电压至延迟线电路。其中，延迟线电路基于控制电压产生输出时脉信号，以及控制电压被调整以改变输出时脉信号的频率。相位检测部耦接电压产生部及延迟线电路，用以比较输出时脉信号以及一参考时脉信号之间的相位差，其中电压产生部基于相位检测部的一比较结果产生控制电压。
本发明提供一种测试系统，包括一延迟线电路以及一测试部。延迟线电路接收一输入时脉信号及一反馈时脉信号，并且延迟输入时脉信号及该反馈时脉信号之一以产生一输出时脉信号，其中延迟线电路包括多个延迟单元互相串联连接，基于一选择信号，一特定数量的延迟单元延迟输入时脉信号及反馈时脉信号之一以改变输出时脉信号的频率。测试部耦接延迟线电路，比较输出时脉信号以及一参考时脉信号，以及基于一比较结果调整一控制电压以改变输出时脉信号的频率。
在本发明一实施例中，测试部包括一比较单元以及一电压设定单元。比较单元连接延迟线电路，比较输出时脉信号及参考时脉信号以提供比较结果。电压设定单元耦接比较单元以及延迟线电路，基于比较结果调整控制电压以改变输出时脉信号的频率。
在本发明一实施例中，比较单元包括：一频分器、一相位检测器以及一计数器。频分器耦接延迟线电路，接收输出时脉信号，并且将输出时脉信号的频率除以N，以产生一频分输出时脉信号，其中N为自然数。相位检测器耦接频分器，比较频分输出时脉信号与参考时脉信号，以及基于频分输出时脉信号与参考时脉信号的一相位差产生比较结果。计数器耦接相位检测器，接收比较结果以及参考时脉信号，根据比较结果记数参考时脉信号以输出一计数值，其中记数器基于比较结果增加或减少计数值。
在本发明一实施例中，电压设定单元包括一控制电压生成器。控制电压生成器耦接比较单元及延迟线电路，基于比较结果设定控制电压，以及输出控制电压至延迟线电路以改变输出时脉信号的频率。
在本发明一实施例中，当频分输出时脉信号的相位领先参考时脉信号的相位时，计数器基于比较结果增加计数值，使得控制电压生成器降低控制电压以降低输出时脉信号的频率。以及当频分输出时脉信号的相位落后参考时脉信号的相位时，计数器基于比较结果减少计数值，使得控制电压生成器增加控制电压以增加输出时脉信号的频率。
基于上述，在本发明一实施例中，所述的延迟线电路及其延迟锁相回路提供了额外的功能，在所述的延迟线电路加入了反馈的机制来增加调整频率的功能。因此，设计者便可以在所述的延迟锁相回路中实现PLL的功能，而不需要增加芯片的尺寸。
为让本发明的上述特征和优点能更明显易懂，下文特举实施例，并配合附图作详细说明如下。
附图说明
图1为根据本发明一实施例所示出的延迟锁相回路；
图2为根据本发明一实施例所示出的延迟线电路；
图3为根据本发明一实施例所示出的延迟线电路的电路图；
图4为根据本发明一实施例所示出的测试系统。
附图标记说明：
100：延迟锁相回路；
110、210：延迟线电路；
212：延迟线部；
214：反馈选择部；
120：电压产生部；
130：相位检测部；
400：测试系统；
420：测试部；
422：比较单元；
424：电压设定单元；
FD：频分器；
PD：相位检测器；
CT：计数器；
VG：控制电压生成器；
DU_1～DU_n：延迟单元；
DG1～DGk：延迟组；
MX1～MXm：多路转换单元；
TP：测试仪垫；
CLK_i：输入时脉信号；
CLK_f：反馈时脉信号；
CLK_ref：参考时脉信号；
CLK_o：输出时脉信号；
RC：比较结果；
V_dll：控制电压；
s_se：选择信号；
s_se1～s_sem：多路转换选择信号。
具体实施方式
图1为根据本发明一实施例所示出的延迟锁相回路。请参照图1，在本实施例中，延迟锁相回路100包括延迟线电路110、电压产生部120以及相位检测部130。延迟线电路110接收输入时脉信号CLK_i以及内部的反馈时脉信号，延迟输入时脉信号CLK_i以及反馈时脉信号之一以产生输出时脉信号CLK_o。其中，延迟线电路110包括多个延迟单元DU_1～DU_n互相串联连接。基于选择信号s_se，一特定数量的延迟单元延迟输入时脉信号CLK_i以及反馈时脉信号之一以改变输出时脉信号的频率CLK_o，其中n为整数。
电压产生部120耦接延迟线电路110，提供控制电压V_dll至延迟线电路110。其中，延迟线电路110基于控制电压V_dll产生输出时脉信号CLK_o，以及控制电压V_dll被调整以改变输出时脉信号CLK_o的频率。
相位检测部130耦接电压产生部120及延迟线电路110。相位检测部130用以比较输出时脉信号CLK_o以及参考时脉信号CLK_ref之间的相位差以控制电压产生部120，使得电压产生部120基于相位检测部的比较结果RC产生控制电压V_dll。
具体而言，延迟锁相回路100布景可以维持输出时脉信号CLK_o的工作周期(duty cycle)，还利用延迟线电路100的作动提供了倍频的功能。
为了更清楚的解释本发明的实施例，图2所示为延迟线电路的示意图。图2为根据本发明一实施例所示出的延迟线电路。请参照图2，延迟线电路210包括延迟线部212及反馈选择部214。延迟线部接收输入时脉信号CLK_i以及反馈时脉信号CLK_f，延迟输入时脉信号CLK_i及反馈时脉信号CLK_f之一以产生输出时脉信号CLK_o。其中，延迟线部212包括多个延迟单元DU_1～DU_n互相串联连接。
反馈选择部214耦接延迟线部212，基于选择信号s_se反馈输出时脉信号CLK_o至延迟单元DU_1～DU_n中之一作为反馈时脉信号CLK_f。其中，基于选择信号s_se，特定数量的延迟单元DU_1～DU_n延迟输入时脉信号CLK_i及反馈时脉信号CLK_f之一以改变输出时脉信号CLK_o的频率。
此外，延迟线部212可被控制电压V_dll所控制，以基于控制电压V_dll产生输出时脉信号CLK_o，以及控制电压可被调整V_dll以改变输出时脉信号CLK_o的频率。其中，控制电压V_dll可由上述的电压产生部及相位检测部，或其他电压控制装置所产生，本发明并不限定于此。
更详细地，当反馈选择部214根据选择信号s_se反馈输出时脉信号CLK_o至延迟单元DU_1～DU_n之一作为反馈时脉信号CLK_f时，接续于上述延迟单元DU_1～DU_n之一的延迟单元DU_1～DU_n则根据反馈时脉信号进行CLK_f如同压控振荡器(Voltage Control Oscillator，VCO)的振荡动作。由此，通过上述的振荡动作，输出时脉信号CLK_o可被放大为输入时脉信号CLK_i的m倍，其中m的数值对应于接续所述延迟单元的延迟单元数量，以及m的数值为非零实数。换句话说，延迟线电路210提供了调整频率的功能。
另一方面，控制电压V_dll可被调整，小范围地调频输出时脉信号CLK_o的频率，上述的小范围指的是比反馈输出时脉信号CLK_o进行振荡的动作还要小的范围。于是，通过检测输出时脉信号CLK_o与一参考时脉信号的相位差，输出时脉信号CLK_o的频率可被维持在近似于一预设值。也就是说，延迟线电路210如同锁相回路(Phase Locked Loop，PLL)的功能般锁定了输出时脉信号CLK_o的频率。
为了使得解释更清楚，所示在图3的为延迟线电路的电路图。图3为根据本发明一实施例所示出的延迟线电路的电路图。
请参照图3，延迟线电路310包括具有多个串联连接的延迟单元DU_1～DU_n的延迟线部以及由多个多路转换单元MX1～MXm所实现的反馈选择部，其中m为整数。其中，选择信号包括多个多路转换选择信号s_se1～s_sem。每个延迟单元DU_1～DU_n受到控制电压V_dll所控制，而多路转换单元MX1～MXm则分别受到多路转换控制信号s_se1～s_sem所控制。在此，多路转换单元MX1～MXm与延迟单元DU_4～DU_n可被划分为多个延迟组DG1～DGk，其中k为整数。每个延迟组DG1～DGk包括1个多路转换单元及3个延迟单元，例如，延迟组DG1包括多路转换器MX2以及延迟单元DU_4、DU_5、DU_6，而延迟组DGk则包括多路转换单元MXm以及延迟单元DU_n-2、DU_n-1以及DU_n。上述延迟组中的延迟单元的数量为图3所示实施例的一种实施方式，本发明并不限定于此。
在本实施例中，各多路转换单元MX1～MXm包括一第一输入端、一第二输入端以及一输出端。多路转换单元MX1的第一输入端耦接延迟单元DU_1的输出端，多路转换单元MX1的输出端第二延迟单元DU_2的输入端，以及多路转换单元MX1的第二输入端接收输出时脉信号CLK_o作为反馈时脉信号。
延迟组DG1～DGk以串联方式耦接延迟单元DU_3的输出端。更详细的说，延迟组DG1包括多路转换器MX2以及延迟单元DU_4、DU_5和DU_6。多路转换器MX2的第一输入端耦接延迟单元DU_3的输出端，多路转换器MX2的输出端耦接延迟单元DU_4的输入端，以及多路转换器MX2的第二输入端接收输出时脉信号CLK_o作为反馈时脉信号。延迟单元DU_5和DU_6依序延迟所接收的信号并且输出至下个延迟组的多路转换器的第一输入端。
相似地，延迟组DG2～DGk的结构可参照上述的说明，例如，延迟组DGk包括多路转换单元MXm，以及延迟单元DU_n-2、DU_n-1和DU_n。换句话说，第m个多路转换单元MXm的第一输入端耦接延迟单元中的第一个延迟单元的输出端(即前一个延迟组的延迟单元)，第m个多路转换单元MXm的输出端耦接延迟单元中的第二个延迟单元(即延迟单元DU_n-2)，以及第m个多路转换单元MXm的第二输入端接收输出时脉信号CLK_o作为反馈时脉信号。延迟单元DU_n-1和DU_n依序延迟所接收的信号并且输出输出时脉信号CLK_o。
具体而言，延迟线电路310可根据选择信号输出不同频率的输出时脉信号CLK_o。例如，当多路转换控制信号s_se1～s_sem被禁能(disable)时，延迟线电路310可作动如现有的延迟线，并且产生与输入时脉信号CLK_i相同频率的输出时脉信号CLK_o。另一方面，当多路转换控制信号s_se1～s_sem被致能(enable)时，输出时脉信号CLK_o则基于设计要求而改变。
例如，当多路转换控制信号s_se1为第一状态(即，致能状态)，而剩下的多路转换控制信号s_se2～s_sem为第二状态(即，禁能状态)时，多路转换单元MX1基于多路转换控制信号s_se1的第一状态，输出输出时脉信号CLK_o作为反馈时脉信号，以及每个延迟组DG1～DGk的多路转换单元MX2～MXm基于对应的多路转换控制信号s_se2～s_sem的第二状态，依序延迟并输出反馈时脉信号。于是，延迟单元DU_2～DU_n依序地延迟并输出输出时脉信号CLK_o以进行振荡来调整输出时脉信号CLK_o的频率。换句话说，在上述的情况，n-1个延迟单元延迟反馈时脉信号以改变输出时脉信号CLK_o的频率。
另一方面，当多路转换控制信号s_se2为第一状态而盛下的都多路转换控制信号皆为第二状态时，多路转换单元MX2基于多路转换控制信号s_se2的第一状态输出输出时脉信号CLK_o作为反馈时脉信号。于是，延迟单元DU_4～DU_n依序地延迟并输出输出时脉信号CLK_o以进行振荡来调整输出时脉信号CLK_o的频率。在上述的情况，n-3个延迟单元延迟反馈时脉信号以改变输出时脉信号CLK_o的频率。
也就是说，反馈选择部可利用至少一多路转换单元来实现，其中所述的至少一多路转换单元耦接在2个邻近的延迟单元之间。其中，至少一多路转换单元的第一输入端耦接延迟单元中的第一个延迟单元，输出端耦接延迟单元中的第二个延迟单元，以及第二输入端基于选择信号接收输出时脉信号作为反馈时脉信号。于是，当选择信号为第一状态时，至少一多路转换单元基于选择信号的第一状态输出输出时脉信号作为反馈时脉信号，以及特定数量的延迟单元延迟反馈时脉信号以改变输出时脉信号的频率，其中延迟单元的特定数量决定于所述至少一多路转换单元的位置。当选择信号为第二状态时，多路转换单元基于选择信号的第二状态，输出由第一个延迟单元至第二个延迟单元所延迟及输出的输入时脉信号，而所有的延迟单元延迟输入时脉信号以产生输出时脉信号的频率。
图4为根据本发明一实施例所示出的测试系统。请参照图4，测试系统400包括延迟线电路410以及测试部420。其中，延迟线410的架构及功能与上述的延迟线电路410相似，在此则不赘述。
测试部420耦接延迟线410。测试部420接收并比较输出时脉信号CLK_o以及参考时脉信号CLK_ref，并且基于比较结果调整控制电压V_dll以改变输出时脉信号的频率。
测试部420包括比较单元422以及电压设定单元424。比较单元422比较输出时脉信号CLK_o及该参考时脉信号CLK_ref以提供比较结果。电压设定单元耦接比较单元422，基于比较结果调整控制电压V_dll以改变该输出时脉信号CLK_o的频率。
更详细而言，比较单元422以及电压设定单元424可由图4所示的功能方块所实现。其中，在本实施例中，比较单元422包括频分器FD、相位检测器PD及计数器CT，以及电压设定单元424包括控制电压生成器VG。
在比较单元422中，频分器FD耦接延迟线电路410以接收输出时脉信号CLK_o。频分器FD将输出时脉信号CLK_o的频率除以N，以产生频分输出时脉信号CLK_d，其中N为自然数。相位检测器PD耦接频分器FD，比较频分输出时脉信号CLK_d与参考时脉信号CLK_ref，以及基于频分输出时脉信号CLK_d与参考时脉信号CLK_ref的相位差产生比较结果RC。计数器CT还根据比较结果RC接收并计数参考时脉信号CLK_ref以输出计数值VC，其中记数器CT基于比较结果RC增加或减少计数值VC。
在电压设定单元424中，控制电压生成器VG耦接比较单元420及延迟线电路410。控制电压生成器VG基于比较结果RC设定控制电压V_dll，以及输出控制电压V_dll至延迟线电路410以改变输出时脉信号CLK_o的频率。
详细而言，测试系统400用来测试延迟线电路410的功能。在这样的目的下，延迟线电路410输出输出时脉信号CLK_o至测试部420的测试仪垫TP，使得测试部420可根据输出时脉信号CLK_o与参考时脉信号CLK_ref之间的相位差改变控制电压V_dll以调整输出时脉信号CLK_o的频率。这么一来，设计者便能验证延迟线电路410的锁定功能。
例如，在频分器FD除频输出时脉信号CLK_o的频率并且产生具有与参考时脉信号CLK_ref相同频率的频分输出时脉信号CLK_d之后，相位检测器PD将检测频分输出时脉信号CLK_d与参考时脉信号CLK_ref之间的相位差。当频分输出时脉信号CLK_d的相位领先参考时脉信号CLK_ref的相位时，计数器CT根据比较结果RC增加计数值VC的值，使得控制电压生成器VG降低控制电压V_dll以降低输出时脉信号CLK_o的频率。
另一方面，当频分输出时脉信号CLK_d的相位落后参考时脉信号CLK_ref的相位时，计数器CT基于比较结果RC减少计数值VC的值，使得控制电压生成器VG增加控制电压V_dll以增加输出时脉信号CLK_o的频率。
也就是说，测试部420的功能近似于图1所示的延迟锁相回路中的电压产生部120以及相位检测部130。
综上所述，在本发明一实施例中，延迟线电路及其延迟锁定回路利用了在所述延迟线电路中加入反馈的机制提供额外可调整频率的功能。因此，设计者便可在不增加芯片尺寸大小的情况下，在上述的延迟锁相回路中，多实现了PLL的功能。进一步地，本发明一实施例中所述测试系统还提供了上述延迟线电路的验证平台。
最后应说明的是：以上各实施例仅用以说明本发明的技术方案，而非对其限制；尽管参照前述各实施例对本发明进行了详细的说明，本领域的普通技术人员应当理解：其依然可以对前述各实施例所记载的技术方案进行修改，或者对其中部分或者全部技术特征进行等同替换；而这些修改或者替换，并不使相应技术方案的本质脱离本发明各实施例技术方案的范围。

Claims (28)

1.一种延迟线电路，其特征在于，包括：
一延迟线部，接收一输入时脉信号以及一反馈时脉信号，延迟该输入时脉信号及该反馈时脉信号之一以产生一输出时脉信号，其中该延迟线部包括多个延迟单元互相串联连接；以及
一反馈选择部，耦接该延迟线部，基于一选择信号反馈该输出时脉信号至该些延迟单元中之一作为该反馈时脉信号，
其中，基于该选择信号，一特定数量的该些延迟单元延迟该输入时脉信号及该反馈时脉信号之一以改变该输出时脉信号的频率。
2.根据权利要求1所述的电路，其特征在于，
该延迟线部还被一控制电压所控制，该延迟线部基于该控制电压产生该输出时脉信号，其中，该控制电压被调整以改变该输出时脉信号的频率。
3.根据权利要求1所述的电路，其特征在于，该反馈选择部包括：
至少一多路转换单元，包括一第一输入端、一第二输入端以及一输出端，其中该至少一多路转换单元的该第一输入端耦接该些延迟单元中的一第一延迟单元，该输出端耦接该些延迟单元中的一第二延迟单元，以及该第二输入端基于该选择信号接收该输出时脉信号以作为该反馈时脉信号。
4.根据权利要求3所述的电路，其特征在于，
该至少一多路转换单元基于该选择信号的一第一状态输出该输出时脉信号作为该反馈时脉信号，以及该特定数量的该延迟单元延迟该反馈时脉信号以改变该输出时脉信号的频率。
5.根据权利要求3所述的电路，其特征在于，该至少一多路转换单元基于该选择信号的一第二状态输出由该第一延迟单元至该第二延迟单元所延迟及输出的该输入时脉信号，以及所有的该些延迟单元延迟该输入时脉信号以产生该输出时脉信号的频率。
6.根据权利要求1所述的电路，其特征在于，该选择信号包括多个多路转换控制信号，以及该反馈选择部包括：
多个多路转换单元，各该多路转换单元包括一第一输入端、一第二输入端以及一输出端，以及各该多路转换单元由对应的该多路转换控制信号所控制，
其中，该些多路转换单元中的一第m个多路转换单元的该第一输入端耦接该些延迟单元中的一第一个延迟单元，该第m个多路转换单元的该输出端耦接该些延迟单元中的一第二个延迟单元，以及该第m个多路转换单元的该第二输入端基于一第m个多路转换控制信号接收该输出时脉信号作为该反馈时脉信号；以及
一第m+1个多路转换单元的该第一输入端耦接该些延迟单元中的一第三个延迟单元，该第m+1个多路转换单元的该输出端耦接该些延迟单元中的一第四个延迟单元，以及该第m+1个多路转换单元的该第二输入端基于一第m+1个多路转换控制信号，接收该输出时脉信号作为该反馈时脉信号。
7.根据权利要求6所述的电路，其特征在于，该第m个多路转换单元基于该第m个多路转换控制信号的一第一状态输出该输出时脉信号作为该反馈时脉信号，该第m+1个多路转换单元基于该m+1个多路转换控制信号的一第二状态输出由该第三延迟单元至该第四延迟单元所延迟及输出的该反馈时脉信号，以及该延迟单元中的一第一数量的该些延迟单元延迟该反馈时脉信号以改变该输出时脉信号的频率。
8.根据权利要求6所述的电路，其特征在于，该第m+1个多路转换单元基于该第m+1个多路转换控制信号的一第一状态输出该输出时脉信号作为该反馈时脉信号，以及该些延迟单元中的一第二数量的该些延迟单元延迟该反馈时脉信号以改变该输出时脉信号的频率。
9.一种延迟锁相回路，其特征在于，包括：
一延迟线电路，接收一输入时脉信号以及一反馈时脉信号，延迟该输入时脉信号以及该反馈时脉信号之一以产生一输出时脉信号，其中该延迟线电路包括多个延迟单元互相串联连接，基于一选择信号，一特定数量的该延迟单元延迟该输入时脉信号以及该反馈时脉信号之一以改变该输出时脉信号的频率；
一电压产生部，耦接该延迟线电路，提供一控制电压至该延迟线电路，其中该延迟线电路基于该控制电压产生该输出时脉信号，以及该控制电压被调整以改变该输出时脉信号的频率；以及
一相位检测部，耦接该电压产生部及该延迟线电路，用以比较该输出时脉信号以及一参考时脉信号之间的相位差，其中该电压产生部基于该相位检测部的一比较结果产生该控制电压。
10.根据权利要求9所述的延迟锁相回路，其特征在于，该延迟线电路包括：
一延迟线部，接收该输入时脉信号以及该反馈时脉信号，延迟该输入时脉信号以及该反馈时脉信号以产生该输出时脉信号，其中该延迟线部包括互相串联连接的该些延迟单元；以及
一反馈选择部，耦接该延迟线部以及基于该选择信号反馈该输出时脉信号至该些延迟单元之一作为该反馈时脉信号，
其中，基于该选择信号，该特定数量的延迟单元延迟该输入时脉信号以及该反馈时脉信号以改变该输出时脉信号的频率。
11.根据权利要求10所述的延迟锁相回路，其特征在于，该反馈选择部包括：
至少一多路转换单元，包括一第一输入端、一第二输入端以及一输出端，其中该至少一多路转换单元的该第一输入端耦接该些延迟单元中的一第一个延迟单元，该输出端耦接该些延迟单元中的一第二个延迟单元，以及该第二输入端基于该选择信号接收该输出时脉信号作为该反馈时脉信号。
12.根据权利要求11所述的延迟锁相回路，其特征在于，
该至少一多路转换单元基于该选择信号的一第一状态输出该输出时脉信号作为反馈时脉信号，以及该特定数量的该些延迟单元延迟该反馈时脉信号以改变该输出时脉信号的频率。
13.根据权利要求11所述的延迟锁相回路，其特征在于，
该至少一多路转换单元基于该选择信号的一第二状态输出由该第一个延迟单元至该第二个延迟单元所延迟并输出的该输入时脉信号，以及所有的该些延迟单元该输入时脉信号以产生该输出时脉信号的频率。
14.根据权利要求10所述的延迟锁相回路，其特征在于，该选择信号包括多个多路转换控制信号，以及该反馈选择部包括：
多个多路转换单元，各该多路转换单元包括一第一输入端、一第二输入端以及一输出端，以及每一多路转换单元由该对应的该多路转换控制信号所控制，
其中，该些多路转换单元中的一第m个多路转换单元的该第一输入端耦接该些延迟单元中的一第一个延迟单元，该第m个多路转换单元的该输出端耦接该些延迟单元中的一第二个延迟单元，以及该第m个多路转换单元的该第二输入端基于一第m个多路转换控制信号接收输出时脉信号作为反馈时脉信号；以及
该些多路转换单元中的一第m+1个多路转换单元的该第一输入端耦接该些延迟单元中的一第三个延迟单元，该第m+1个多路转换单元的该输出端耦接该些延迟单元中的一第四个延迟单元，以及该第m+1个多路转换单元的该第二输入端基于一第m+1个多路转换控制信号接收输出时脉信号作为该反馈时脉信号。
15.根据权利要求14所述的延迟锁相回路，其特征在于，
每一多路转换单元由对应的该多路转换控制信号所控制，该第m个多路转换单元基于该第m个多路转换控制信号的一第一状态输出该输出时脉信号作为反馈时脉信号，该第m+1个多路转换单元基于该第m+1个多路转换控制信号的一第二状态输出由第三个延迟单元至第四个延迟单元延迟并输出的该反馈时脉信号，以及一第一数量的该些延迟单元延迟该反馈时脉信号以产生该输出时脉信号的频率。
16.根据权利要求14所述的延迟锁相回路，其特征在于，
该m+1多路转换单元基于该第m+1个多路转换控制信号的一第一状态输出该输出时脉信号作为该反馈时脉信号，以及一第二数量的延迟单元延迟该反馈时脉信号以产生该输出时脉信号的频率。
17.一种测试系统，其特征在于，包括：
一延迟线电路，接收一输入时脉信号及一反馈时脉信号，并且延迟该输入时脉信号及该反馈时脉信号之一以产生一输出时脉信号，其中该延迟线电路包括多个延迟单元互相串联连接，基于一选择信号，一特定数量的该些延迟单元延迟该输入时脉信号及该反馈时脉信号之一以改变该输出时脉信号的频率：以及
一测试部，耦接该延迟线电路，比较该输出时脉信号以及一参考时脉信号，以及基于一比较结果调整一控制电压以改变该输出时脉信号的频率。
18.根据权利要求17所述的测试系统，其特征在于，该测试部包括：
一比较单元，连接该延迟线电路，比较该输出时脉信号及该参考时脉信号以提供该比较结果；以及
一电压设定单元，耦接该比较单元以及该延迟线电路，基于该比较结果调整该控制电压以改变该输出时脉信号的频率。
19.根据权利要求18所述的测试系统，其特征在于，该比较单元包括：
一频分器，耦接该延迟线电路，接收该输出时脉信号，并且将该输出时脉信号的频率除以N，以产生一频分输出时脉信号，其中N为一自然数；
一相位检测器，耦接该频分器，比较该频分输出时脉信号与该参考时脉信号，以及基于该频分输出时脉信号与该参考时脉信号的丨相位差产生该比较结果；以及
一计数器，耦接该相位检测器，接收该比较结果以及该参考时脉信号，根据该比较结果记数该参考时脉信号以输出一计数值，其中该记数器基于该比较结果增加或减少该计数值。
20.根据权利要求19所述的测试系统，其特征在于，该电压设定单元包括：
一控制电压生成器，耦接该比较单元及该延迟线电路，基于该比较结果设定该控制电压，以及输出该控制电压至该延迟线电路以改变该输出时脉信号的频率。
21.根据权利要求20所述的测试系统，其特征在于，
当该频分输出时脉信号的相位领先该参考时脉信号的相位时，该计数器基于该比较结果增加该计数值，使得该控制电压生成器降低该控制电压以降低该输出时脉信号的频率，以及当该频分输出时脉信号的相位落后该参考时脉信号的相位时，该计数器基于该比较结果减少该计数值，使得该控制电压生成器增加该控制电压以增加该输出时脉信号的频率。
22.根据权利要求17所述的测试系统，其特征在于，该延迟线电路包括：
一延迟线部，接收该输入时脉信号及该反馈时脉信号，延迟该输入时脉信号及该反馈时脉信号之一以产生该输出时脉信号，其中该延迟线部包括多个延迟单元互相串联连接；以及
一反馈选择部，耦接该延迟线部，基于该选择信号反馈该输出时脉信号至该些延迟单元中之一作为该反馈时脉信号，
其中，基于该选择信号，该特定数量的延迟单元延迟该输入时脉信号及该反馈时脉信号之一以改变该输出时脉信号的频率。
23.根据权利要求22所述的测试系统，其特征在于，该反馈选择部包括：
至少一多路转换单元，包括一第一输入端、一第二输入端以及一输出端，其中该至少一多路转换单元的该第一输入端耦接该些延迟单元中的一第一个延迟单元，该输出端耦接该些延迟单元中的一第二个延迟单元，以及该第二输入端基于该选择信号接收该输出时脉信号作为该反馈时脉信号。
24.根据权利要求23所述的测试系统，其特征在于，
该至少一多路转换单元基于该选择信号的一第一状态输出该输出时脉信号作为该反馈时脉信号，以及该特定数量的该些延迟单元延迟该反馈时脉信号以改变该输出时脉信号的频率。
25.根据权利要求23所述的测试系统，其特征在于，
该至少一多路转换单元基于该选择信号的一第二状态输出由该第一延迟单元至该第二延迟单元延迟并输出的该输入时脉信号，以及所有的该些延迟单元延迟该输入时脉信号以产生该输出时脉信号的频率。
26.根据权利要求22所述的测试系统，其特征在于，该选择信号包括多个多路转换控制信号，以及该反馈选择部包括：
多个多路转换单元，各该多路转换单元包括一第一输入端、一第二输入端以及一输出端，以及各该多路转换单元由对应的该多路转换控制信号所控制，
其中，该些多路转换单元中的一第m个多路转换单元的该第一输入端耦接该些延迟单元中的一第一延迟单元，该第m个多路转换单元的该输出端耦接该些延迟单元中的一第二延迟单元，以及该第m个多路转换单元的该第二输入端基于一第m个多路转换控制信号接收该输出时脉信号作为该反馈时脉信号；以及
一第m+1个多路转换单元的该第一输入端耦接该些延迟单元中的一第三个延迟单元，该第m+1个多路转换单元的该输出端耦接该些延迟单元中的一第四个延迟单元，以及该第m+1个多路转换单元的该第二输入端基于一第m+1个多路转换控制信号，接收该输出时脉信号作为该反馈时脉信号。
27.根据权利要求26所述的测试系统，其特征在于，该第m个多路转换单元基于该第m个多路转换控制信号的一第一状态输出该输出时脉信号作为该反馈时脉信号，该第m+1个多路转换单元基于该m+1个多路转换控制信号的一第二状态输出由该第三延迟单元至该第四延迟单元所延迟及输出的该反馈时脉信号，以及该延迟单元中的一第一数量的该些延迟单元延迟该反馈时脉信号以改变该输出时脉信号的频率。
28.根据权利要求26所述的测试系统，其特征在于，该第m+1个多路转换单元基于该第m+1个多路转换控制信号的一第一状态输出该输出时脉信号作为该反馈时脉信号，以及该些延迟单元中的一第二数量的该些延迟单元延迟该反馈时脉信号以改变该输出时脉信号的频率。
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