CN1797954B - 时钟信号产生装置及方法 - Google Patents

Abstract

一种时钟信号产生装置及方法，应用于一系统，以产生一输出时钟信号。其装置包括：一延迟电路，用以产生一预定相位的延迟时钟信号；一延迟模块，用以产生延迟时间相同的一个以上的延迟信号；以及一检测电路，选择性用以比较延迟时钟信号与延迟信号以得到该延迟时间与该预定相位的一相对应关系，以及用以依据该相对应关系而输出延迟信号中之一。

Description

时钟信号产生装置及方法

技术领域

本发明关于一种时钟信号产生装置及方法，特别是具有校正的时钟信号产生装置及方法。

背景技术

在数据传输过程中，数据输出与系统时钟信号保持同步相当重要的。然而，当数据或时钟信号经过电路板(PCB)传输时，通常会被耦合(couple)而产生噪声(noise)，且信号本身的抖动(jitter)，以及电路板上信号线长度的不同所造成的时间差(skew)，因此使得较佳锁定(latch)相位缩短，也就是，数据与数据控制信号(DQS)之间的锁定时间会减少。因此，如何产生一个较佳的相位来锁定数据，已成为许多研究人员极力研究方向之一。尤其是在高速应用的电路，此更为一极重要的研究课题。

请参照图1，公知的时钟信号产生系统包括一延迟锁定回路110、一延迟模块120以及一多路转换器130。该延迟锁定回路(Delay lucked loop；DLL)110，其包括一电压控制延迟线(Voltage Controller Delay Line；VCDL)118。其中，该电压控制延迟线118由多个电压控制延迟元件(Delay cell)119串联而成。延迟模块120包括多个电压控制延迟线。当系统时钟信号CKin输入至延迟电路110时，延迟锁定回路110产生一电压控制信号Vc，并且将该电压控制信号Vc施加给延迟模块120的每一电压控制延迟线。组成该延迟模块120的电压控制延迟线的电压控制延迟元件122与延迟锁定回路110中的电压控制延迟元件119相同，即这些电压控制延迟元件119、122对电压控制信号Vc具有相同的特性。如此，系统时钟信号CKin与输出时钟信号CKout保持锁定，进而达到数据输出与系统时钟信号保持同步。

此外，该延迟锁定回路亦可由一锁相环(Phase lucked loop；PLL)210所取代，如图2所示。参照图2，该时钟信号产生系统包括锁相环(Phase luckedloop；PLL)210、延迟模块220以及多路转换器230。该锁相环210包括一压控振荡器(Voltage Controller Oscillator；VCO)218。

然而，无论延迟锁定回路或锁相环均利用电压控制信号来控制延迟元件的延迟时间，因此整个系统需要持续耗电，并且其延迟元件所占的面积也较大。

发明内容

鉴于以上的问题，本发明的目的之一在于提供一种时钟信号产生装置及方法，以此解决先前技术所存在的诸多限制与缺点。

本发明的目的之一在于提供一种时钟信号产生装置及方法，可降低电源消耗量。

本发明的目的之一在于提供一种时钟信号产生装置及方法，以正确锁定数据信号。

因此，为达上述目的，本发明公开一种时钟信号产生装置，包括：一延迟电路；一检测装置；以及一延迟模块，以及一第一多路转换器。延迟电路将一第一输入时钟信号延迟一预定相位，以产生一延迟时钟信号。延迟模块连接至检测装置，其包括多个延迟元件，用以产生一个以上的延迟信号。检测装置连接至延迟电路，当延迟模块接收第一输入信号时，检测装置比较延迟时钟信号与延迟信号，以得到延迟时间与预定相位的一相对应关系；而当延迟模块接收第二输入信号时，检测装置则依据相对应关系输出这些延迟信号中之一。所述第一多路转换器连接至该延迟模块，用以根据该系统的模式选择性输出该第一输入信号和该第二输入信号给该延迟模块。

其中，延迟模块产生的延迟信号可具有相同的延迟时间，或者是具有相同的频率而不同的相位。

另外，本发明还公开一种时钟信号产生方法，应用于一系统中，包括下列步骤：提供一预定相位的一延迟时钟信号和相位相异的至少一延迟信号；比较延迟时钟信号与延迟信号，以得到一比较结果；以及根据比较结果而得到一延迟相差。根据该系统的模式选择性输出该第一输入信号和该第二输入信号。

根据本发明的时钟信号产生装置及方法，利用系统空闲时进入系统的校正模式，以执行相位锁定调整程序，进而得到一延迟相位。因此，当数据传输时系统进入工作模式，此时即可根据延迟相位及欲延迟的相位而产生一精准相位或延迟时钟信号，以此能正确锁定数据或输入/输出数据。并且，于调整完后即可将延迟电路关断，以节省电源的消耗。此外，根据本发明的时钟信号产生装置及方法可于一固定时间时即执行一次调整程序，以避免温度对各元件产生影响。

并且，延迟模块中包括的延迟元件可为反相器(invcrter)，因此，延迟模块的面积可较先前技术约小十倍，如此一来，即可缩小整个装置的尺寸。

有关本发明的特征与实作，配合附图对最佳实施例详细说明如下。

附图说明

图1为说明先前技术的一实施例的时钟信号产生装置的系统结构图；

图2为说明先前技术的另一实施例的时钟信号产生装置的系统结构图；

图3为说明根据本发明的一实施例的时钟信号产生装置的系统结构图；

图4为说明于图3中延迟模块的一实施例的结构图；

图5为说明于图3中检测电路的一实施例的结构图；

图6为说明于图3中的检测电路的另一实施例的结构图；以及

图7为说明于图3中延迟模块的另一实施例的结构图。

主要元件符号说明

110             延迟锁定回路

112             相位检测器

114             电流泵

116             低通滤波器

118             电压控制延迟线

119             电压控制延迟元件

120             延迟模块

122             电压控制延迟元件

130             多路转换器

210             锁相环

212             相位检测器

214             电流泵

216             低通滤波器

217             分频装置

218             压控振荡器

220             延迟模块

222             电压控制延迟元件

230             多路转换器

310             延迟电路

320             延迟模块

322             延迟线

323             延迟元件

330             第一多路转换器

340             检测电路

342             比较器

344             第一控制器

345             第二控制器

346             第二多路转换器

CKa             延迟时钟信号

CKf             反馈信号

CKin            第一输入时钟信号

CK_DDR           第二输入时钟信号

CKout           输出时钟信号

D1-Dk-Dn        延迟信号

P               相位差信号

Vc              电压控制信号

具体实施方式

本发明的一实施例如图3所示。于本实施例中，时钟信号产生装置包括：一延迟电路310、一延迟模块320以及一检测电路340。

延迟电路310接收第一输入时钟信号CKin并产生一已知相位差的延迟时钟信号CKa，即将第一输入时钟信号CKin延迟一预定相位，以产生延迟时钟信号CKa。于此，该延迟电路310可为一延迟锁定回路(DLL)亦可为一锁相环(PLL)，或是其他可延迟一已知相位差的装置。而此第一输入时钟信号CKin可为一系统时钟信号。

延迟模块320由多个数字延迟线322所构成，其每一数字延迟线322分别由至少一延迟元件323所组成，如图4所示。于此，延迟模块320可产生多个延迟信号D1-Dn，然后输入至检测装置340，其中，每一延迟信号D1-Dn的延迟时间皆不同，但每一延迟元件323的延迟时间相同。于此，延迟元件323可为任意能产生延迟的元件或逻辑单元或其组合，较常使用的元件是反相器。

检测装置340用以比较延迟时钟信号CKa与延迟信号D1-Dn，以得到延迟时间与预定相位的相对应关系，并依据相对应关输出一输出时钟信号CKout。其中，该检测装置340包括多个比较器342以及一第一控制器344，如图5所示。于此，延迟信号D1-Dn分别输入至相对应的比较器342中，此时，比较器342分别比较每一延迟信号D1-Dn与延迟时钟信号CKa，进而得知每一延迟元件323的延迟时间与延迟时钟信号CKa的已知相位差的相对关系，因而，第一第一控制器344即可藉由得知的相对关系而输出适当的输出时钟信号CKout。

并且，于该实施例中，该时钟信号产生装置还包括：一第一多路转换器330，用以接收一第一输入时钟信号CKin和一第二输入时钟信号CK_DDR，并选择性输出第一输入时钟信号CKin和第二输入时钟信号CK_DDR给延迟模块320。换句话说，在该实施例中，该时钟信号产生装置的操作模式可分为一工作模式与一校正模式，当于校正模式时，第一多路转换器330选择第一输入时钟信号CKin输入至延迟模块320；而于工作模式时，第一多路转换器330则选择第二输入时钟信号CK_DDR输入至延迟模块320。

具体来说，请参照第3-5图，当根据本发明一实施例的时钟信号产生装置于校正模式时，延迟电路310依据第一输入时钟信号CKin而产生一延迟相位差为90度的延迟时钟信号CKa，而第一多路转换器330将第一输入时钟信号CKin输入至延迟模块320。此时，第一输入时钟信号CKin经由延迟模块320内各个延迟线322的作用而产生n个延迟信号D1-Dn。而检测电路340内n个比较器342分别比较延迟参考时钟信号CKa与延迟信号D1-Dn，而得到第k个延迟信号Dk的相位最接近延迟时钟信号CKa的相位，进而可得知每一延迟元件323的延迟时间与延迟时钟信号CKa的已知相位差的相对关系。此时，当于工作模式下，第一多路转换器330将第二输入时钟信号CK_DDR输入至延迟模块320，而第一控制器344可藉由上述的相对关系而输出适当的输出时钟信号CKout。也就是，若假定k为10，即比较后得到第10个延迟信号D₁₀的相位最接近延迟时钟信号的相位，而由于延迟时钟信号相差90度，因此得到每一延迟元件342会延迟9度的相位。于工作模式下，假定该输出时钟信号需延迟相位36度时，此时，第一控制器344则输出第四数字延迟线经由延迟第二输入时钟信号CK_DDR36度(9度×4)的延迟相位而产生的时钟信号。

此外，延迟模块320的另一实施例如图6所示，其包括一延迟线322。该延迟线322由多个延迟元件323彼此串接而成，其中，当延迟线322延迟一输入时钟信号(即，第一输入时钟信号CKin或第二输入时钟信号CK_DDR)时，每一延迟元件会分别输出一延迟信号，而形成上述的延迟信号D1-Dn。并且，每一延迟信号的频率相同，而其相位不同。同样，该延迟元件323可为任意能产生延迟的元件或逻辑单元或其组合，较常使用的元件是反相器。

此外，检测装置340的另一实施例如图6所示，其包括：一第二多路转换器346、一比较器342、以及一第二控制器345。参照图7，于第二多路转换器346用以接收延迟信号D1-Dn，并依据来自第二控制器345的一选择信号SS而选择延迟信号D1-Dn中的一延迟信号，并将其输出至比较器342。此时，比较器342依次比较输入的延迟信号与延迟时钟信号CKa，并依次输出比较结果至第二控制器345。而第二控制器345会依据比较结果输出一输出时钟信号CKout。

并且，上述的时钟信号产生装置利用系统空闲时执行相位锁定调整(此时即为校正模式)，并且于调整完后即可将延迟电路关断，即完成于校正模式后将延迟电路关断，进而能降低电源的消耗量。

综合以上所述，本发明亦公开一种时钟信号产生方法，包括下列步骤：提供一预定相位的一延迟时钟信号；提供多个延迟信号；比较延迟时钟信号与延迟信号以得到一比较结果；以及根据比较结果选择输出一输出时钟信号。

另外，本发明所公开的产生精准时钟信号的调整装置及方法除了应用于双数据传送率(DDR)存储器之外，尚可应用于其他种类的存储器装置或者其他时序的电子装置。

本发明虽以优选实施例公开如上，然其并非用以限定本发明，任何本领域技术人员，在不脱离本发明的精神和范围的情况下，可进行更动与修改，因此本发明的保护范围以所提出的权利要求所限定的范围为准。

Claims (9)

1.一种时钟信号产生装置，应用于一系统中，包括：

一延迟电路，用以将一第一输入信号延迟一预定相位，以产生一延迟时钟信号；

一延迟模块，包括多个延迟元件，用以延迟该第一输入信号以产生一延迟信号，该些延迟元件的延迟时间相同；

一检测装置，连接至该延迟电路以及该延迟模块，该检测装置比较该延迟时钟信号与该延迟信号，以得到该延迟时间与该预定相位的一相对应关系，该检测装置依据该相对应关系，来控制一第二输入信号的延迟时间；以及

一第一多路转换器，连接至该延迟模块，用以根据该系统的模式选择性输出该第一输入信号和该第二输入信号给该延迟模块。

2.如权利要求1所述的时钟信号产生装置，其中于该系统的校正模式下取得该相对应关系，所述校正模式用于执行相位锁定调整。

3.如权利要求2所述的时钟信号产生装置，其中，该系统空闲时或是该系统每隔一预定时间间隔后，该系统启动该校正模式。

4.如权利要求1所述的时钟信号产生装置，其中该延迟电路为一延迟锁定回路(DLL)或是一锁相环(PLL)。

5.如权利要求1所述的时钟信号产生装置，其中该延迟元件为一反相器。

6.如权利要求1所述的时钟信号产生装置，其中该检测装置包括：

比较器，用以比较该延迟时钟信号与该延迟信号，并输出一比较结果；以及

一第一控制器，连接至该比较器，选择性用以根据该比较结果得到该相对应关系和用以根据该相对应关系输出该延迟信号之一。

7.一种时钟信号产生方法，应用于一系统中，包括下列步骤：

接收一第一输入信号；

对该第一输入信号延迟一预定相位，以输出一延迟时钟信号；

对该第一输入信号延迟至少一固定延迟时间，以输出至少一延迟信号；

比较该延迟时钟信号与该至少一延迟信号，以得到一相对应关系；以及

根据该相对应关系，控制一第二输入信号的延迟相位，

其中，根据该系统的模式选择性输出该第一输入信号和该第二输入信号。

8.如权利要求7所述的时钟信号产生方法，其中还包括：于调整该第二输入信号的延迟相位时，停止提供该延迟时钟信号。

9.如权利要求7所述的时钟信号产生方法，其中该系统于一校正模式下，获得该相对应关系，所述校正模式用于执行相位锁定调整。

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